KR0174125B1 - 대략 및 미세 스텝사이즈 가변 지연 라인들을 갖는 디지탈 pll - Google Patents

대략 및 미세 스텝사이즈 가변 지연 라인들을 갖는 디지탈 pll Download PDF

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KR0174125B1
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Abstract

디지털 PLL에 있어서, 대략 스텝사이즈 가변 지연 라인 및 미세 스텝사이즈 가변 지연 라인은 기준 클럭 펄스를 수신하고 대략 스텝사이즈 가변 지연 라인에 제공된 상위 비트들 및 미세 스텝사이즈 가변 지연 라인에 제공된 하위 비트들에 따라 가변 지연들을 부여하기 위해 직렬로 연결된다. 지연된 클럭 펄스는 클럭 펄스가 전달되는 클럭 트리의 입력에 전달되고 직접 회로 칩의 다수의 부품들에 제공된다. 위상 검출기는 기준 펄스 및 클럭 트리의 출력들 중 한 출력에서 발생하는 지연된 클럭 펄스간의 위상을 비교한다. 지연 컨트롤러는 카운트 값을 발생하기 위해 기준 클럭 펄스를 카운트하고, 위상 검출기의 출력에 따라 카운트 값을 증가 또는 감소한다. 업-다운 카운트 값은 기준 클럭 펄스가 발생하는 간격 보다 긴 간격으로 대략 및 미세 스텝사이즈 가변 지연 라인들에 상위 및 하위 비트들로서 제공되어서 지연된 클럭 펄스가 클럭 트리를 통해 충분한 시간 동안 전달하게 한다.

Description

대략 및 미세 스텝사이즈 가변 지연 라인들을 갖는 디지털 PLL
제1도는 종래 기술의 디지털 PLL의 블럭도.
제2a도 및 제2b도는 종래 기술의 PLL과 관련된 타임도.
제3도는 본 발명에 따른 디지털 PLL의 블럭도.
제4도는 제3도의 위상 검출기와 관련된 타임도.
제5도는 제3도의 대략 스텝사이즈 가변 지연 라인을 상세히 도시한 블럭도.
제6도는 제3도의 미세 스텝사이즈 가변 지연 라인을 상세히 도시한 블록도.
제7a도는 본 PLL의 전체 동작을 설명하기 위한 플로우챠트.
제7b도는 제3의 시퀀스 컨트롤러의 상태 전이도.
제8도는 시퀀스 컨트롤러를 상세히 도시한 블록도.
제9도는 시퀀스 컨트롤러의 동작을 설명하기 위한 타임도.
제10도는 제3도의 업-다운 카운터를 상세히 도시한 블록도.
제11a도, 제11b도 및 제11c도는 업-다운 카운터의 내부 카운터 회로들과 관련된 타임도.
제12도는 본 발명의 PLL의 일반적인 동작을 설명하기 위한 타임도.
제13도는 갱신된 타이밍 카운터의 블록도.
제14도는 제3도의 클럭 트리의 허용 가능 지연 시간에 대한 갱신된 타이밍카운터의 로드 값의 그래프.
제15도는 갱신된 업-다운 카운터의 블록도.
제16도는 제15도의 갱신된 업-다운 카운터의 내부 카운터 회로와 관련된 타임도.
* 도면의 주요부분에 대한 부호의 설명
11 : 대략 스텝사이즈 가변 지연 라인
12 : 미세 스텝사이즈 가변 지연 라인
20 : 클럭 트리 30 : 위상 검출기
41 : 시퀀스 컨트롤러 43 : 래치
본 발명은 ASIC(주문형 직접 회로) 칩과 같은 회로와 함께 사용되는 디지털 PLL(phase locked loop) 회로에 관한 것이다.
종래의 디지털 PLL에서, 기준 클럭 펄스는 업-다운 카운터의 출력에 대응하는 양만큼 가변 지연 라인에 의해 지연되다. 지연된 클럭은 클럭 트리로 인가되어 상이한 경로들을 통해 클럭 트리의 출력들로 전달되고 LSI 칩의 다수의 부품들에 인가된다. 클럭 트리의 출력들 중 한 출력은 위상 검출기에 제공되어 기준 클럭과 비교된다. 위상 검출기의 출력은 업-다운 카운터의 업/다운 커맨드 입력으로서 제공되어, 응답으로, 위상 검출기 출력의 논리 레벨에 따라 카운트 값을 증가 또는 감소시킨다. 그러나, 종래 기술의 PLL은 기준 클럭에 도입된 지연들의 편차의 결과로서 생성되는 지터(jitter)로 피해를 본다. 게다가, 지터의 크기가 한계 내로 제한되면, PLL 로크(lock) 범위의 상한은 클럭 트리의 지연 시간에 의해 제한된다.
따라서 본 발명의 목적을 감소된 지터를 갖는 디지털 PLL을 제공하는데 있다.
본 발명에 따르면, 하나의 입력과 이 입력으로부터 다수의 출력들로 연장되는 다수의 클럭 전달 경로들을 갖는 클럭 트리와 함께 사용하기 위한 디지털 PLL이 제공된다. 디지털 PLL은 기준 클럭 펄스를 수신하고, 대략 스텝사이즈 가변 지연 라인(coarse stepsize delay line)에 인가된 상위 비트들 및 미세 스텝사이즈(fine stepsize) 지연 라인에 인가된 하위 비트들에 따라 가변 지연을 부여하고, 클럭 트리의 입력에 지연된 클럭 펄스를 전달하기 위해 직렬로 연결된 대략 스텝사이즈 가변 지연 라인 및 미세 스텝사이즈 가변 지연 라인을 포함한다. 위상 검출기는 기준 클럭펄스와 클럭 트리의 출력들 중 한 출력에서 나타나는 지연된 클럭 펄스간의 위상 차이를 결정하기 위해 위상 비교한다. 지연 컨트롤러가 제공되어, 카운트 값을 산출하기 위해 기준 클럭 펄스를 카운트한다. 컨트롤러는 위상 검출기의 출력에 따라 카운트 값을 증가 또는 감소시키고, 이 카운트 대략 및 미세 스텝사이즈 가변 지연 라인에 상위 비트 및 하위 비트로서 공급하는데 지연된 클럭 펄스가 클럭 트리를 통과하는데 있어서 충분한 시간이 허용되도록 기준 클럭 펄스가 발생하는 간격보다 더 긴 간격으로 공급한다.
본 발명의 상세한 설명에 앞서, 제1도, 제2a도 및 제2b도를 참조하여 종래 기술의 디지털 PLL에 대해 설명하겠다.
종래 기술의 디지털 PLL은 가변 지연 라인(1)을 포함하는데, 상기 가변 지연 라인에 의해 기준 클럭 펄스가 업-다운 카운터(4)의 출력에 대응하는 양만큼 지연된다. 지연된 클럭은 클럭 트리(2)에 제공되어서, 트리 형태로 연결된 다수의 버퍼 증폭기로 형성된 상이한 경로들을 통해 전달되어서, 동일한 위상의 클럭 펄스들이 도시되지 않은 ASIC(주문형 IC) 칩과 같은 LSI 칩의 다수의 구성 소자들에 제공되기 위해 클럭 트리의 출력에서 발생한다. 클럭 트리(2)의 출력들 중 한 출력은 기준 클럭과의 위상 비교를 위해 단일 D형 플립플롭을 포함하는 위상 검출기(3)에 제공된다. 위상 검출기(3)의 출력은 기준 클럭 펄스와 지연 클럭 펄스간의 위상 동기를 달성하기 위해 위상 검출기 출력의 논리 레벨에 따라 카운트 출력을 증가 또는 감소 시키도록 기준 클럭 펄스를 카운트하는 업-다운 카운터(4)의 업/다운 커맨드 입력에 제공된다.
기준 클럭 및 지연된 클럭간의 위상 차이량이 한 클럭 간격 보다 작으면, 제2a도에 도시된 바와 같이, 업-다운 카운터(4)는 시간 t1,t5및 t6에서 출력 R을 감소하고 시간 t2,t3및 t4에서 출격 R을 증가하는데, 이 변화 패턴은 반복된다. 이것은 지터로 공지된 것을 야기하고 지터 크기는 기준 클럭에 대해 지연된 클럭의 최대 위상 어드밴스(advance)와 최대 위상 래그(lag) 간의 차이로서 정의된다. 제2a도의 경우에서, 최대 위상 어드밴스 및 최대 위상 래그는 각각 R+2 및 R-1에 대응하고 지터 크기는 가변 지연 라인(1)의 유니트 지연 시간으로 곱해진{(R+2)-(R-1)}, 즉 유니트 지연 시간의 3배로 정해진다.
위상 차이가 한 클럭 간격을 초과하면, 제2b도에 도시된 바와 같이, 업-다운 카운터(4)는 시간 t1내지 t5에서 출력을 증가시키고 시간 t6내지 t10에서 출력을 감소시키는데, 이 변화 패턴은 반복된다. 이러한 경우에, 지터의 크기는 가변 지연 라인(1)의 유니트 지연 시간으로 곱해진 {(R+4)-(R-1)}, 즉 유니트 지연 시간의 5배로 정해진다. 클럭 간격이 T로 표시되고 클럭의 총 지연 시간이 DT로 표시되면, 클럭 트리에 허용된 지연량은 T-DT보다 작다.
기준 클럭에 도입된 지연 편차에 의해 결정된, 종래 기술의 PLL의 지터는 상당한 크기이다. 지터의 크기가 한계 내로 제한되면, PLL의 로크 범위의 상한은 클럭 트리의 지연 시간에 의해 제한된다.
제3도를 참조하면, 본 발명에 따른 디지털 PLL이 도시되어 있다. 도시된 바와 같이, 가변 지연 라인(10), 클럭 트리(20), 위상 검출기(30) 및 지연 컨트롤러(40)를 포함한다. 가변 지연 라인(10)은 도시되지 않은 기준 클럭 소스와 클럭 트리(20)의 입력 사이에 직렬로 연결된 대략 스텝사이즈 가변 지연라인(11) 및 미세 스텝사이즈 가변 지연 라인(12)으로 구성된다. 대략 스텝사이즈 가변 지연 라인(11)은 7개의 제어 비트들 X0-X6에 의해 제어되고 미세스텝사이즈 가변 지연 라인(12)은 3개의 제오 비트들 Y0-Y2에 의해 제어된다.
위상 검출기(30)는 기준 클럭 펄스와 대응하기 위해 연결된 클럭 입력을 각각 갖고 있는 D형 플립플롭(31 및 32)을 포함한다. 플립플롭(31)의 데이터 입력은 클럭 트리(20)의 출력들 중 한 출력에 연결되고 플립플롭(32)의 데이터 입력은 위상-검출기 출력 PD를 발생하기 위해 플립플롭(31)의 Q 출력에 연결된다. 기준 클럭의 위상이 제4도에 도시된 바와 같이 시간 t0및 t2에서 클럭 트리(2)로부터 클럭 펄스의 위상에 대해 어드밴스(advance)하면, 플립플롭(31)은 시간 t0에서 제1기준 클럭의 리딩 에지(leading adge)에 응답하여 로우 출력 상태로 전환되고 플립플롭(32)은 시간 t1에서의 기준 클럭의 다음 리딩 에지에 응답하여 로우로 된다. 기준 클럭의 위상이 시간 t2및 t3에서 클럭 트리 출력의 뒤에서 래그(lag)하면, 플립플롭(31)은 시간 t2에서 기준 클럭의 리딩 에지에 응답하여 하이로 되고 플립플롭(32)은 시간 t3서 기준 클럭의 리딩 에지에 응답하여 하이로 된다. 위상 검출기(30)의 출력 펄스 PD가 기준 클럭에 대해 클럭 트리 출력에서 발생하는 어드밴스 -래그 전이(advance-lag transition) 후의 한 클럭 간격의 상태를 변경시키는 것을 알 수 있다.
지연 컨트롤러(40)는 시퀀스 컨트롤로(41), 기준 클럭을 카우트하기 위한 업-다운 카운터(42), 지연 제어 비트들 X 및 Y를 래치하기 위해 연결된 래치(43), 클럭 펄스들이 클럭 트리(20)를 통해 전달될 수 있는 기간의 개시 타이밍을 정의하기 위한 제1타이밍 펄스(T1)를 발생시키기 위한 제1타이밍 카운터(44), 스퀀스 개시 펄스 ST를 발생하기 위한 D형 플립플롭(45), 및 기간의 종료 타이밍을 정의하고 래치(43)에서 X/Y 값들을 갱신하기 위해 제2타이밍 펄스 T2를 발생하기 위한 제2타이밍 카운터(46)을 포함한다.
제1타이밍 카운터(44)는 기준 클럭 펄스를 카운트하기 위한 리셋 펄스 RST에 응답하여 초기화되는 3-비트 카운터이고, 8-클럭 간격마다 제7클럭 펄스를 카운트할 때 타이밍 펄스 T1을 발생하는 디코딩 논리를 포함한다. 카운터(44)의 출력은 시퀀스 컨트롤러(41)뿐만 아니라 플립플롭(45)의 데이터 입력에도 제공된다. D형 플립플롭(45)는 기준 클럭 펄스의 리딩 에지에 응답하여 시퀀스 개시 펄스 ST를 발생하고 펄스 ST를 제2타이밍 카운터(46) 및 시퀀스 컨트롤러(41)에 제공한다. 제2타이밍 카운터(46)는 대략 스텝사이즈 가변 지연 라인(11)의 출력을 카운트하고 2개의 클럭 펄스들을 카운트할 때 제2타이밍 펄스 T2를 발생하기 위해 펄스 ST에 의해 인에이블 된다. 제2타이밍 펄스 T2는 제어 비트들 X0-X6 및 Y0-Y2를 업-다운 카운터(42)로부터 제공된 새로운 제어 비트들 Z0-Z9로 갱신하기 위해 래치(43)에 제공된다. 업-다운 카운터(42)는 또한 기준 클럭 펄스들로 오버플로우될 때 오버플로우 펄스 OVF를 발생한다.
시퀀스 컨트롤러(41)는 시퀀스 펄스 S1(리셋 펄스로 사용됨), 업-다운 제어 펄스 U/D 및 인에이블 펄스들 EN0-EN2를 발생하기 위해 펄스들 RST, PD, T1, ST 및 OVF를 수신한다. 이러한 출력 펄스들을 사용하여, 시퀀스 컨트롤러(41)는 업-다운 카운터(42)를 제어한다.
제5도에 도시된 바와 같이, 대략 스텝사이즈 가변 지연 라인(11)은 제1그룹의 가변 지연 라인들(110) 및 제2그룹의 가변 지연 라인들(111), 및 제1 및 제2그룹들의 가변 지연 라인들은 동일한 구성으로 되어 있고, 직렬로 된 8개의 유니트 지연 소자들(115)로 형성된 탭-지연 라인(tapped-delay line) 및 선택기(116)를 각각 포함한다. 대략 지연 제어 비트들 X0-X6 중 하위 비트들 X0, X1 및 X2는 관련된 선택기들(112 및 113)의 8개의 입력 단자들 D0 내지 D7 중 대응 단자에 결합되기 위한 각 지연 라인의 8개의 연속 탭들 중 한 탭을 선택하기 위해 모든 가변 지연 라인들(110 및 111)의 선택기들(116)에 동시에 제공된다. 각 가변 라인의 탭-지연 라인들의 단부는 출력이 선택기(113)의 입력 단자 D7에 연결된 최종 가변 지연 라인을 제외하고는 다음 가변 지연 라인의 입력에 연결되어서, 최대 128개의 지연-라인 탭들이 기준 클럭 소스와 선택기(113)의 D7 입력 사이에 직렬로 연결된다. 한편, 대략 제어 비트들 X0-X6 중 상위 비트들 X3, X4 및 X5는 입력 단자들 중 한 단자를 2-위치선택기(114)에 선택적으로 연결하기 위해 선택기들(112 및 113)에 제공되는데, 선택기들(112 및 113)의 출력들 중 한 출력은 미세 스텝사이즈 가변 지연 라인(12)에 결합되기 위해 최상위 비트 X6에 의해 선택된다. 7-비트 제어 데이터 X0-X6을 사용하여, 128개의 지연-라인 탭들중 어느 한 탭이 미세 스텝사이즈 가변 지연 라인(12)의 입력에 선택적으로 연결될 수 있다.
각 지연-라인 소자(115)는 대략 스텝사이즈 가변 지연 라인(11)의 최소 스텝사이즈를 표시하는 유니트 지연 시간 D1을 갖는다. 총 128개의 지연-라인 소자들에 있어서, 최소 지연(=D1) 및 최대지연(=D1×128) 간의 차이 DV는 PLL의 로크범위의 최저 주파수에 대응하는 DV=D1×127이다.
제6도에 도시된 바와 같이, 미세 스텝사이즈 가변 지연 라인(12)은 동일한 구조의 직렬로 된 7개의 지연-라인 유니트들(120-0 내지 120-6)로 구성된다. 각 지연 라인 유니트(120)는 인버터들(121 및 122)의 제1직렬 회로 및 클럭 인버터들(123 및 124)의 제2직렬 회로를 갖는데, 제1 및 제2 직렬 회로들은 함께 연결된 각각의 회로 접점들과 병렬로 연결된다. 클럭 인버터들(123, 124)은 대응 지연 제어 비트 Y를 수신하기 위해 함께 연결된 제어 입력들을 갖고 있다. 특히, 최상위 제어 비트 Y2는 지연-라인 소자들(120-0 내지 120-3)에 제공되고, 제어비트 Y1은 지연-라인 소자들(120-4 및 120-5)에 제공되고, 최하위 비트 Y0은 지연-라인 소자(120-6)에 제공된다.
소정의 지연-라인 소자에 제공된 제어 비트 Y가 0일 때, 클럭 인버터들(123,124)은 유도 상태로 되어, 소정의 지연-라인 소자는 짧은 지연 시간을 갖게 된다. 제어 비트 Y가 1일 때, 인버터들은 비유도 상태로 전환되어, 지연-라인 소자는 더욱 긴 지연 시간을 갖게 된다. 3개의 모든 Y비트들이 0일 때, 미세 스텝사이즈 가변 지연 라인(12)은 D0으로 표시된 최소 지연 시간을 제공한다. 따라서, 지연 라인(12)은 최소 D0및 최대 D0+D2×7 사이의 지연 시간에서 변할 수 있는데, 여기서 D2는 각 소자(120)의 지연 시간, 즉 미세 스텝사이즈 가변 지연 라인(12)의 최소 스텝사이즈이다.
지연 컨트롤러(40) 및 시퀀스 컨트롤러(41)의 동작을 각각 제7a도 및 제7b도를 참조하여 간략하게 설명하겠다.
제7a도에서, 지연 컨트롤러(40)의 동작은 리셋 펄스가 응답으로 내부 상태를 초기화하고 업-다운 카운터(42)를 초기 상태로 리셋하기 위해 시퀀스 펄스 S1을 발생하는 시퀀스 컨트롤러(41)에 제공되는 단계(1)로 시작된다. 단계(2)에서, 시퀀스 컨트롤러(41)는 클럭 트리를 통해 클럭 펄스가 전달되게 한다. 단계(3)에서, 시퀀스 컨트롤러(41)는 시간에 따라 변하는 위상 검출기(30)의 PD 출력의 논리 레벨에 따라 스퀀스들 S2 내지 S5를 결정한다. 시퀀스 컨트롤러는 초기 단계(1)로 복귀하기 위해 업-다운 카운터(42)로부터의 출력 OVF의 존재에 또한 응답한다. 단계(4)에서, 시퀀스 컨트롤러(41)는 제1 타이밍 펄스 T1에 대한 제1 타이밍 카운터(44)의 출력을 체크하고, 제1 타이밍 펄스 T1이 발생할 때 업-다운 카운터(42)의 동작을 개시하고 단계(3)에 의해 결정된 시퀀스에 따라 출력을 발생한다. 단계(5)에서, 제2 타이밍 펄스 T2가 발생되고 래치(43)는 X/Y 제어 비트들을 업-다운 카운터로부터의 새로운 값들로 갱신한다. 다음 단계(5)에서, 지연 컨트롤러(40)는 지연된 클럭이 클럭 트리(20)를 통해 전달되게 하는 단계(2)로 복귀하여 프로세스를 반복한다.
제7b도에서, 스퀀스 컨트롤러(41)는 펄스 RST에 의해 리셋될 때 제1 스퀀스 S1의 상태로 된다. 업-다운 카운터(42)가 오버플로우 상태가 되면, 스퀀스 컨트롤러(41)는 스퀀스 S1을 유지한다. 오버플로우 상태가 아니면, 스퀀스 컨트롤러들은 시퀀스 S1을 종료하고 위상 검출기 출력PD가 1이면 스퀀스 S2로 되거나, PD 출력이 0이면 스퀀스 S3으로 된다. 상태 OVF=0 및 PD=1이 계속되는 한, 시퀀스 컨트롤러는 시퀀스 S2로 유지되고 OVF=0 및 PD=0 이 우세(prevail)하면, 시퀀스 S3에서 유지된다. 시퀀스 S3으로부터 시퀀스 S4로의 전이는 PD값이 1일 때 발생하고 시퀀스 컨트롤러 OVF=0 및 PD=0 인한 상태 S4로 유지된다. PD 값이 1로부터 0으로 변할 때 시퀀스 S5가 되고, 이 시퀀스는 PD 값에 관계없이 OVF=0 인 한 계속된다. 상태들 S2 내지 S5들 중 어느 상태에서든지, 시퀀스 컨트롤러는 OVF 값이 1로 변하면 리셋 상태 S1으로 복귀한다.
상세히 기술된 바와 같이, 시퀀스 컨트롤러(41)는 시퀀스에 따라 인에이블 펄스들 EN2, EN1 및 EN0을 발생하고 상이한 스텝사이즈로 가변 지연 라인(10)을 구동하는 출력들을 발생한다. 시퀀스들 S2 및 S3 동안, 시퀀스 컨트롤러는 인에이블 펄스 EN2를 발생하고 출력은 D1×4인 최대 스텝사이즈를 정의하는데, 여기서 D1은 대략 스텝사이즈 가변 지연 라인(11)의 유니트 지연 시간이다. 시퀀스 S4 동안, 시퀀스 컨트롤러는 인에이블 펄스 EN1을 발생하고 출력은 중간 스텝사이즈 D1을 정의한다. 시퀀스 S5 동안, 인에이블 펄스 EN0을 발생하고 미세 스텝 사이즈 가변 지연 라인(12)의 유니트 스텝사이즈와 동일한 최소 스텝사이즈 D2를 정의한다.
상이한 인에이블 상태들에서 업-다운 카운터(42)를 동작시키기 위해, 시퀀스 컨트롤러(41)는 결정된 시퀀스에 따라 인에이블 펄스들 EN2, EN1 및 EN0을 발생시킨다. 특히, 시퀀스 상태들 S2 및 S3은 인에이블 펄스 EN2에 대응하고, 상태들 S4 및 S5는 인에이블 펄스들 EN1 및 EN0에 각각 대응한다.
시퀀스 컨트롤러(41)는 제8도에 상세히 도시되어 있다. 시퀀스 컨트롤러(41)는 시퀀스들 S1 내지 S5에 각각 대응하는 D형 플립플롭(440 내지 444)을 포함한다. 각 D형 플립플롭은 클럭 입력 C에서 제3도의 플립플롭(45)으로부터 개시 타이밍 펄스 ST를 수신한다. 플립플롭(440)은 세트 입력 S를 갖고 있고 다른 모든 플립플롭들은 리셋 입력 R을 갖고 있는데, 이들 S 및 R 입력 단자들은 리셋 펄스 RST를 수신하기 위해 함께 연결된다. 따라서, 리셋 펄스에 응답하여, 플립플롭(440)은 1 상태로 설정되어, 제1 시퀀스를 정의하기 위한 펄스 S1을 발생하는데, 다른 모든 플립플롭들은 0 상태로 리셋 된다.
플립플롭(440)의 S1 출력은 AND 게이트들(433, 435)을 인에이블하기 위해 OR 게이트들(432, 434)으르 통해 업-다운 카운터(42) 및 AND 게이트들(433, 435)에 제공된다. 업-다운 카운터로부터의 오버플로우 펼스 OVF는 플립플롭(440)의 데이터 입력에 제공된다. 따라서, 플립플롭(440)의 S1 출력은 리셋 단자 RST의 논리 상태가 로우로 되면 개시 타이밍 펄스 ST에 응답하여 0으로 변경되고 OVF=1일 때 펄스 ST에 응답하여 1로 변경된다.
S1=1 일 때 OVF=0 및 PD=1이면 AND 게이트(433)의 출력이 1이 되고 이때 플립플롭(441)은 제2 시퀀스를 정의하기위해 펄스 S2를 발생한다. OVF=0 및 PD=1인한 시퀀스 컨트롤러를 상태 S2로 유지하기 위해, 플립플롭(441)의 출력은 다시 OR 게이트(432)를 통해 AND 게이트(433)로 제공된다. 플립플롭(441)의 S2 출력은 인버터(452)를 통해 AND 게이트(446)에 결합됨으로써 업-다운 카운터(42)의 업/다운 모드를 결정하여, PD=1 출력에 의해 인에이블될 때 업/다운 커맨드 펄스를 발생한다.
S1=1 또는 S2=1일 때 OVF=0 이고 PD=0이면 AND 게이트(435)의 출력이 1이 되고 이 때 플립플롭(442)은 제3 스퀀스를 정의하기 위해 펄스 S3을 발생한다. OVF=0 및 PD=0 인한 시퀀스 컨트롤러를 상태 S3으로 유지하기 위해, 플립플롭(442)의 출력은 다시 OR 플립플롭(434)를 통해 AND 게이트(435)로 제공된다. S3 출력은 출력이 플립플롭(443)의 데이터 입력에 결합되는 AND 게이트(437)에 OR 게이트(436)를 통해 더 결합된다.
S2 또는 S3 출력들 각각은 AND 게이트(446)가 제1 타이밍 펄스 T1에 의해 인에이블될 때 인에이블 펄스 EN2를 발생하기 위해 OR 게이트(445)를 통해 AND 게이트 (447)에 결합된다.
S3=1 일 때 OVF=0 이고 PD=1 이면 AND 게이트(437)의 출력이 1이 되고 이 때 플립플롭(443)은 제4 시퀀스를 정의하기 위해 펄스 S4를 발생한다. OVF=0 및 PD=1 인한 시퀀스 컨트롤러를 상태 S4로 유지하기 위해, 플립플롭(443)의 출력은 다시 OR 게이트(436)를 통해 AND 게이트(437)로 제공된다. S4 출력은 AND 게이트(448)가 제1 타이밍 펄스 T1에 의해 인에이블될 때 인에이블 펄스 EN1을 발생하기 위해 AND 게이트(448)에 제공되고, 출력이 OR 게이트(439)를 통해 플립플롭(444)의 데이터 입력에 결합되는 AND 게이트(438)에 또한 제공된다.
S4=1 일 때 OVF=0 이고 PD=0이면 AND 게이트(438)의 출력이 1이 되고 이때 플립플롭(444)은 제5 시퀀스를 정의하기 위해 펄스 S5를 발생한다. OVF=0 인한 시퀀스 컨트롤러를 상태 S5로 유지하기 위해, 플립플롭(444)의 출력은 플립플롭(444)의 데이터 입력을 구동하기 위해 인버터(430)의 출력에 의해 인에이블 되는, AND 게이트(435)에 다시 제공된다. S5 출력은 AND 게이트(449)가 제1 타이밍 펄스 T1에 의해 인에이블될 때 인에이블 펄스 EN0을 발생하기 위해 AND 게이트(449)에 제공된다.
제8도의 타임도는 제1 타이밍 카운터(44) 및 플립플롭(45)의 동작과 함께 기간 t1내지 t5동안 시퀀스 컨트롤러(41)의 동작을 상세히 도시하는데, 타이밍 펄스 ST 및 T1은 제1 타이밍 카운터(44) 및 플립플롭(45)에 의해 각각 발생된다. 시퀀스 컨트롤러의 동작은 시간 t0으로부터 제5 시간 t5의 제6 클럭 펄스까지의 기간 동안 오버플로우 입력 OVF가 0이라는 가정하에 설명될 것이다. 또한 위상 검출기 PD=1은 제1 기간 t1일 때 발생하고 제2 기간 t2의 제6 클럭까지 계속되어서, 펄스 PDa를 발생하고, 기간 t3및 t4의 제6 클럭 펄스들 사이의 기간 동안(PDb를) 다시 발생한다고 가정하면, 모든 시퀀스들 S1 내지 S5는 기간 t1내지 t5동안 이러한 순서로 나타난다. 타이밍 펄스들 T1a 내지 T1e는 각각 제1 내지 제5 기간들의 제6 기준 클럭 펄스에 응답하여 발생되고, 개시 타이밍 펄스들 STa 내지 STe는 대응 펄스들 T1a 내지 T1e의 트레일링 에지(tariling edge)를 따라 즉시 발생된다.
제1 기간 t1동안, 시퀀스 컨트롤러는 리셋 펄스 RST에 의해 초기화되어, S1 출력의 논리 레벨이 1로 전환된다. 지연 라인(10)으로부터의 클럭 펄스들은 클럭트리(20)를 통해 전달되게 되고 기준 클럭과 비교되어, 그 결과로 위상 검출기(30)가 PD=1 출력을 발생하고 업/다운 출력을 1로 설정한다. 제2 기간 t2동안, 플립프롭(441)의 S2 출력이 PD=1 및 S1=1이기 때문에 개시 타이밍 펄스 STa의 리딩 에지에 응답하여 1로 전환된다. 피드백 경로를 사용하여, 플립플롭(441)은 S2 출력을 1 상태로 자체 유지한다. S2=1일 때, 업-다운 커맨드 U/D는 0으로 전환되고 인에이블 펄스 EN2a는 타이밍 펄스 T1b에 응답하여 발생된다. S1 출력은 펄스 STa에 응답하여 0으로 전환된다.
제3 기간 t3동안, 플립플롭(442)의 S3 출력은 PD=0 및 S2=1이기 때문에 개시 타이밍 펄스 STb의 리딩 에지에 응답하여 1로 전환된다. 피드백 경로를 사용하여, 플립플롭(442)은 S3 출력을 1 상태로 자체 유지한다. S3=1 일 때, PD 입력은 다시 1로 전환되어서, 인에이블 펄스 EN2b는 타이밍 펄스 T1c에 응답하여 발생되고 업/다운 커맨드 단자는 1로 다시 전환된다. S2 출력은 펄스 STb에 응답하여 0으로 전환된다.
제4 기간 t4동안, 플립플롭(443)의 S4 출력은 PDb=1 및 S3=1이기 때문에 개시 타이밍 펄스 STc의 리딩 에지에 응답하여 1로 전환된다. 피드백 경로를 사용하여, 플립플롭(443)은 S4 출력을 1상태로 자체 유지한다. S4=1일 때, 인에이블 펄스 EN1a는 타이밍 펄스 T1d에 응답하여 발생되고, 업/다운 커맨드 단자는 펄스 PDb의 트레일링 에지에서 0으로 전환된다. S3 출력은 펄스 STc에 응답하여 0으로 전환된다.
제5 기간 t5동안, 플립플롭(444)의 S5 출력은 PD=0 및 S4=1이기 때문에 개시 타이밍 펄스 STd의 리딩 에지에 응답하여 1로 전환된다. AND 게이트(453)을 통한 피드백 경로를 사용하여, 플립플롭(444)은 S5 출력을 1 상태로 자체 유지한다. S5=1일 때, 인에이블 펄스 EN0a는 타이밍 펄스 T1e에 응답하여 발생된다. S4 출력은 펄스 STd에 응답하여 0으로 전환된다.
제6 기간 t6동안, 오버플로우 입력 OVF는 1이고 플립플롭(440)의 S1 출력은 개시 타이밍 펄스 STe의 리딩 에지에 응답하여 다시 1로 전환된다. OVF=1 일 때, AND 게이트(453) 출력은 0으로 전환되어, 플립플롭(444)의 S5 출력이 0으로 복귀된다.
제9도로부터 인에이블 펄스들 EN0, EN1 및 EN3 각각은 연속 기준 클럭 펄스들의 리딩 에지들 사이의 간격에 대응하는 존속 기간을 갖는다는 것을 알 수 있다. 시퀀스 컨트롤러(41)의 고유 지연으로 인해, 각 인에이블 펄스의 리딩 에지는 대응 기준 클럭 펄스의 리딩 에지의 약간 뒤에서 래그한다.
제10도를 참조하면, 업-다운 카운터(42)는 카운터들(460,461 및 462), OR 게이트들(463 및 464), 및 AND 게이트(465)를 포함한다. 카운터들(460,461 및 462) 각각은 시퀀스 신호 S1이 하이(high)일 때 리셋되고 각 카운터의 Q 출력 단자들에서의 출력 펄스들 Z 및 캐리/바로우 출력 C/B를 발생하기 위해 업-다운 커맨드 U/D의 논리 레벨에 따라 카운트 값을 증가 또는 감소시키는 대응 기준 클럭 펄스를 카운트하기 위해 인에이블 펄스가 존재할 때 인에이블 된다.
U/D=0일 때, 각 카운터는 카운트-다운 모드에서 동작하고, U/D=1일 때, 각 카운터는 카운트-업모드에서 동작한다. 각 카운터에서 UD=0, C/B=1 인 것은 바로우(borrow) 출력을 발생하는 것을 의미하고, U/D=1, C/B=1인 것은 캐리 출력을 발생하는 것을 의미한다. 각 카운터의 C/B 출력의 논리 상태는 카운터가 인에이블 되지 않더라도 업-다운 커맨드 펄스 U/D의 리딩 또는 트레일링 에지에 따라 변한다.
카운터들(460,461 및 462)의 동작들은 시간 t2내지 t8일 때 각 카운터가 인에이블 된다는 가정 하에서, 제11a도, 제11b도 및 제11c도의 타임도를 각각 참조하여 설명될 것이다. 연속 시간 t2내지 t8사이의 각 간격 동안, 인에이블 펄스들의 발생에 따라 클럭 펄스들의 수가 변한다. 각 카운터는 대응 인에이블 펄스가 존재할때만 기준 클럭 펄스의리딩 에지에서 U/D 커맨드의 논리 레벨에 따라 증가 또는 감소된다. 업-다운 커맨드 U/D는 제11a도의 시간 t2및 t6사이, 제11b도의 시간 t2및 t5사이일 때 1이고, 제11c도에서 적어도 시간 t6일 때까지 0이라고 또한 가정한다.
(제11a에서)카운터(460)의 동작의 초기 기간 동안, 업-다운 커맨드 U/D는 0이고 캐리/바로우 출력 C/B1은 1인데, 이것은 바로우 출력이 시간 t0및 t1사이일 때 발생되고 모든 Q 출력들이 0임을 의미한다.
시간 t2일 때, 카운터(460)는 Q0 출력이 하이(1)가 되도록 증가되고, 시간 t3일 때 증가되어서, Q0이 로우(0)가 되고 Q1이 하이가 된다. t3 다음의 시간 동안에도 유사한 상황이 발생하여 Q0은 0이 되고 다음 시간 t4직후에 Q1 및 Q2는 1이 된다. 따라서, 시간 t4일 때, 카운터(460)는 풀 카운트 값으로 증가되고 Q0은 하이가 된다. U/D=1이기 때문에 캐리 출력 C/B1=1이 발생한다.
시간 t5일 때, 카운터(460)는 또 증가되어서 Q0, Q1, Q3이 동시에 로우가 되고 캐리 출력 C/B1은 0으로 변경된다. 시간 t6일 때, 카운터(460)가 증가되어 Q0은 1로 변경되어서 시간 t7일 때까지 계속되어서, 카운터(460)는 U/D=0이기 때문에 0으로 감소된다. Q0, Q1 및 Q3이 모두 0이기 때문에, C/B1 출력은 1로 변경되어서, 바로우 출력을 발생한다. 시간 t8에서 바로우 출력이 존재할 때, 카운터(460)는 감소되어 카운트 값이 풀 카운트 111에 대응하게 되고 C/B1 출력은 로우가 된다.
카운터(460)의 출력들 Q0, Q1 및 Q2는 지연 제어 비트들 Z0, Z1 및 Z2로서 래치(43)에 제공되어 래치되고 제어 비트들 Y0, Y1 및 Y2로서 지연 라인(12)에 전달된다.
제11b도에서, 카운터(461)의 동작은 카운터(460)의 캐리/바로우 출력 C/B1로부터의 1 출력에 응답해서 뿐만 아니라 인에이블 펄스 EN1 에 응답해서 인에이블 된다는 점에서 카운터(460)의 동작과 상이하다. C/B1=1 출력이 없다고 가정하면, 카운터(461)는 각 인에이블 펄스 EN1에 응답해서만 인에이블 된다. 시간 t2일 때, 카운터(461)는 증가되어서, Q3 출력에서 1을 발생한다. 시간 t3일 때, 카운터(461)는 더 증가되어, Q3이 로우가 되고 Q4가 하이가 되어, 시간 t4일 때까지 계속되어서, 카운터(461)는 Q3을 1로 변경시키도록 증가되어서, 풀 카운트를 발생하고, 따라서 캐리 출력 C/B2=1이 된다. 시간 t5일 때, 카운터(461)가 증가되어서, 카운트 값 0을 발생하고 C/B2 출력이 로우가 된다. 시간 t5'일 때 업-다운 커맨드 U/D의 트레일링 에지에 응답해서, C/B2 출력은 1로 변경되어서, 바로우 출력을 발생한다. 시간 t6일 때, 카운터(461)가 감소되어서, 풀 카운트 값 11을 발생한다. U/D=0 일 때, 카운터(461)는 각각 시간 t7및 t8일 때 10 및 1로 연속적으로 감소된다.
제11c도에서, 카운터(462)는 카운터(461)의 C/B2=1 출력에 응답해서 뿐만 아니라 인에이블 펄스 EN2에 응답해서 인에이블 된다. C/B2=1 출력이 없다고 가정하면, 카운터(462)는 각 인에이블 펄스 EN2에 응답해서만 인에이블 된다. U/D=0이기 때문에, 카운터(462)는 풀 카운트 값11111로부터 연속적으로 감소되어 다음 시간 t4일 때 0으로 되어서, 바로우 출력 C/B3=1을 발생한다. C/B3=1일 때, 카운터(462)는 감소되어, 시간 t5일 때 풀 카운트 11111이 발생되어서, C/B3 출력이 0으로 변경된다. 시간 t6에서 U/D 입력이 여전히 0일 때, 카운터(462)는 11110으로 감소된다. U/D 커맨드가 시간 t7전에 1로 변경되었기 때문에, 카운터(462)는 시간 t7일 때 풀 카운트로 증가되어서 캐리 출력이 발생된다. 시간 t8일 때, 카운터(462)는 제로 카운트 값으로 증가되어서, C/B3 출력이 0으로 변경된다.
모든 카운터들의 캐리/바로우 출력들 C/B1, C/B2 및 C/B3은 상술된 바와 같이 시퀀스 컨트롤러(41)에 오버플로우 펄스 OVF를 제공하기 위해 AND 게이트 (465)에 제공된다.
카운터(460)의 Q0 내지 Q2 출력들은 3-비트 신호를 구성하는데, Q0 및 Q2는 각각 최하위 비트 및 최상위 비트이다. 이러한 3개의 비트들은 래치(43)에 Z0 내지 Z2로서 제공되어 래치되고 제어 비트들 Y0 내지 Y2로서 미세 스텝사이즈 가변 지연 라인(12)에 제공되어서, 지연 라인(12)에 의해 도입된 지연 시간은 유니트 지연 시간 D2의 증가에 따라 변한다. 한편, 카운터(461)의 Q3 및 Q4 출력들 및 카운터(462)의 Q5 내지 Q9 출력들은 7-비트 신호를 구성하는데, Q3은 최하위 비트이고 Q9는 최상위 비트이다. 이러한 Q3 내지 Q9 출력들은 Z3 내지 Z9로서 래치(43)에 저장되고 대략 스텝사이즈 가변 지연 라인(11)에 제어 비트들 X0 내지 X6으로서 제공되어서, 지연 라인(11)에 의해 도입된 지연 시간은 유니트 지연 시간 D1의 증가에 따라 변한다.
제7b도를 참조하여 기술된 바와 같이, 시퀀스 컨트롤러(41)가 초기 시퀀스 S1에서 리셋될 때, 4개의 시퀀스들 S2 내지 S5 중 한 시퀀스에서 동작하여, 시퀀스 S2 또는 S3으로 시작한 후 제8도에 도시된 위상 검출기 출력 PD의 논리 레벨에 따라 시퀀스들 S4 및 S5로 이동하고, 인에이블 펄스들 EN0, EN1 및 EN2 중 대응 인에이블 펄스가 발생되고(제9도 참조), 카운터들(460, 461 및 462)에 제공된다(제10도 참조).
시퀀스들 S2 및 S3 동안, 인에이블 펄스 EN2가 발생되고 카운터(462)가 동작되는 반면 카운터들(460 및 461)은 초기 상태로 유지된다. 따라서 미세 스텝사이즈 가변 지연 라인(12)에는 최소 지연 D2를 도입하기 위해 제어 비트들 0이 제공되고 대략 스텝사이즈 가변 지연 라인(11)에는 5개의 상위 비트들 X3 내지 X6이 제공되고 2개의 하위 제로 비트들 X0=X1=0 이 된다. 따라서, 가변 지연 라인(10)에 의해 도입된 총 지연량은 시퀀스들 S2 및 S3 동안 유니트 지연 시간 D1의 4배인 해상도로 변한다.
시퀀스 S4동안, 인에이블 펄스 EN1이 발생되고 카운터들(461 및 462)은 캐리/바로우 출력 C/B2에 의해 연결된 단일 카운터로서 동작되는 반면, 카운터(460)는 초기 상태고 유지된다. 따라서, 미세 스텝사이즈 가변 지연 라인(12)에는 여전히 모든 0 비트들이 제공되고 대략 스텝사이즈 가변 지연 라인(11)에는 모든 7개의 비트들 X0 내지 X6이 제공된다. 따라서, 가변 지연 라인(10)에 의해 도입된 총 지연량은 시퀀스 S4 동안 유니트 지연 시간 D1과 동일한 해상도로 변한다.
시퀀스 S5동안, 인에이블 펄스 EN0이발생되고 캐리/바로우 C/B1 및 C/B2에 의해 연결된 모든 카운터들(460, 461 및 462)은 단일 카운터로서 동작된다. 따라서, 미세 스텝사이즈 가변 지연 라인(12)에는 여전히 3개의 제어 비트들 Y0 내지 Y2이 제공되고 대략 스텝사이즈 가변 지연 라인(11)에는 모든 7개의 비트들 X0 내지 X6이 제공된다. 따라서, 가변 지연 라인(10)에 의해 도입된 총 지연량은 시퀀스 S5 동안 유니트 지연 시간 D2와 도일한 해상도로 변한다.
따라서 가변 지연 라인(10)의 해상도는 시퀀스 컨트롤러(41)의 동작 상태가 시퀀스 S2로부터 변경됨에 따라 단계적으로 증가함을 알 수 있다.
상술된 바로부터 3-비트 카운터(44)가 기준 클럭과 지연된 클럭 사이의 위상 비교 타이밍 설정함을 알 수 있다. 이러한 타이밍 카운터를 사용하여 이 클럭 펄스들 간의 위상 동기를 달성하는 시간을 연장시킬 수 있다. 그러나, 시퀀스 컨트롤러(41) 하부의 업-다운 카운터(42)의 해상도가 단계적으로 감소하면 위상 동기를 성취하는데 걸리는 시간이 감소된다.
기준 클럭의 리딩 에지에서 위상 비교할 수 있기 위해서는, 지연 D1×4가 기준 클럭 펄스의 최소 펄스 존속 기간 보다 짧아야 한다.
양적인 면에서, 카운터(461)의 Q3 출력이 카운터(460)의 캐리/바로우 출력 C/B1의 변경에 응답해서 증가 또는 감소되는 경우, (즉, Q3, Q2, Q1, Q0은 111로부터 1000으로 또는 그 반대로 변경되는 경우), D1- D2× N의 총 지연 시간이 변경되는데, 여기서 N은 미세 스텝사이즈 가변 지연 라인(12)의 지연 소자들의 수이고, 카운터(460)의 최대 카운트 값 보다 작다. 도시된 실시예에서, 비트 전이 동안의 총 지연 시간 편차는 D1- D2× 7이다. 이 지연량이 D2를 초과하는 경우 지터를 야기시키기 때문에, 지연 라인들 (11 및 12) 둘 다의 지연 유니트들 D1및 D2는 지터가 D2를 초과하지 않도록 하기 위해 D1- D2× N≤D2, 즉 D1≤(N+1)D2인 관계를 갖도록 결정된다. 따라서, 관계식 N×D2〈 D1≤ (N+1)D2(즉, 7×D2〈 D1≤ 8×D2)가 성립되어야 한다.
PLL은, 대략 지연 라인(11)의 각 소자의 유니트 지연 시간이 제조 오차 또는 주위 상황들로 인해 감소되고 하나의 기준 클럭 간격을 대응하는 PLL의 최대위상 차이가 존재하는 겨우 최장 동기 획득 시간을 갖는다. D1이 0.18 나노세컨드(nanosecond)이고, 기준 클럭 간격 T가 20 NS인 경우, 가변 지연 회로(10)가 시퀀스들 S2 및 S3 동안 최대 위상 차이에 대해 최대 스텝사이즈, 즉, D1×4로 제어되면 8×T/(D1×4), 즉 222개의 클럭 펄스들(4440 나노세컨드에 대응)이 동기를 달성하는데 필요하다. 32(=8×4)개의 클럭 펄스들이 D1×4에 대응하는 위상 차이들을 최소 스텝사이즈 D2로 결정하는데 필요하고, 64(=8×8) 클럭 펄스들이 상술된 바와 같이 D1이 D2×7 보다 크고 D2×8보다 같거나 작다는 조건을 만족시켜야 할 필요가 있기 때문에, 가변 지연 라인(10)이 시퀀스 S5 동안 최소 스텝사이즈 D2로 제어될 때 동기 인식하기 위해 최대 318개의 클럭 펄스들(6360 나노세컨드에 대응)이 필요하다.
본 발명의 이해를 돕기 위해서, 예를 들어, 시퀀스 S5 동안의 디지털 PLL의 일반적인 동작이 제12도에 도시되어 있다.
시간 t0일 때, 업-다운 카운터(42)의 Z0 내지 Z9 출력들은 값 P로 가정된다. 시간 t1일 때, 제1 타이밍 카운터(44)는 제6 기준 클럭 펄스의 리딩 에지에 응답해서 T1 타이밍 펄스 a를 발생하여, 시퀀스 컨트롤러(41)가 EN0 인에이블 펄스 b를 발생하게 한다. 인에이블 펄스 b가 존재할 때, 위상 검출기 출력 PD가 0이기 때문에, 시간 t2에 발생된 제7 클럭 펄스는 업-다운 카운터(42)가 출력들을 P-1로 감소하게 된다. 제2 타이밍 카운터(46)는 대략 스텝사이즈 가변 지연 라인(11)의 출력 펄스들 c 및 d를 카운트하고 래치(43)가 P-1 값을 지연 라인(10)에 X 및 Y 출력들로서 저장 및 전송하게 하는 T2 타이밍 펄스 e를 시간 t3일 때 발생한다. X, Y의 갱신 후 시간 t4일 때 발생하는 지연 라인(11)으로부터의 클럭 펄스는 지연 라인(12)에 의해 더 지연되고 클럭 트리(20)를 통해 전달되고 시간 t5일 때 위상 검출기(30)의 입력에서 나타난다. 다음 제7 클럭 펄스(시간 t6)일 때 위상 검출기(30)의 입력에서 나타난다. 다음 제7 클럭 펄스(시간 t6)에 응답해서, 업-다운카운터(42)는 시간 t5일 때 위상 비교의 결과로서 발생된 위상 검출기(30)의 PD 출력에 따라 출력들을 갱신한다. 시간 t6일 때, 위상 검출기(30)는 업-다운 카운터의 출력 Z가 P로 증가되게 하는 PD=1 출력을 발생한다.
업-다운 카운터(42)가 대략 스텝사이즈 가변 지연 라인(11)에 의해 지연된 클럭의 위상 타이밍을 인식하지 못함으로써 출력들을 전달하는 때를 결정할 능력이 없기 때문에, 제2 타이밍이 펄스 T2의 목적은 업-다운 카운터가 대략 스텝사이즈 가변 지연 라인(11)으로부터의 선정된 수의 펄스들을 카운트함으로써 출력들을 전송하게 하는 정정 시간을 결정하는데 있다.
상술된 바로부터, 위상 비교가 일련의 클럭 펄스들에 대해서만 발생하기 때문에, 클럭 펄스들이 클럭 트리(20)로부터 복귀하는 것을 기다리기 위해 충분한 양의 시간 여유가 지연 컨트롤러(40)에 할당될 수 있음을 알 수 있다.
클럭 트리(20)를 통해 지연된 클럭 펄스들의 전이 시간이 연속적인 카운트 업/다운 동작들 사이(제12도에서 시간 t2및 t6사이)의 간격 보다 훨씬 짧으면, PLL은 비능률적인 타임와이즈(timewise)이다. 이러한 경우에, 시간 t5및 t6사이의 기간량을 감소시키는 것이 유리하다.
제13도는 제3도의 3-비트 카운터(44)가 카운터(44A)에 의해 발생된 캐리 출력에 응답해서 사전 선택된 카운트 값 D를 로드하기 위한 로드 입력을 갖고 있는 4-비트 프로그램 가능 카운터(44A)로 대치된 것을 도시하고 있다. 초기에, 카운터(44A)는 리셋 펄스에 의해 초기화될 때 기준 클럭 펄스들을 카운트하기 위해 16진수 카운터로서 동작한다. 캐리가 16진수 카운터가 풀 카운트 값 16에 도달할 때의 출력인 경우, 카운트 값 D는 로드되고 카운터의 풀 카운트 값은 16-D로 변경된다. 카운트 값 D는 클럭 트리(20)를 통해 전달되는 클럭 펄스들의 전이 시간에 관련하여 결정되어서 PLL이 제1 16 클럭 펄스들 동안 우세한 초기 상태 후에 동작하면, 연속적인 업/다운 카운트 동작들 사이의 기간은 로드된 값 D에 대응하는 양만큼 감소되어서, 클럭 트리(20)의 지연 시간이 될 수 있다. 로드 기술을 사용하면 PLL이 카운터(44A)를 클럭 트리(20)의 지연 시간에 적용시킴으로써 최소 시간 동안 동작하게 한다. 제14도는 로드 값 D 및 클럭 트리의 허용 가능 지연 시간을 도시한 것이다. 3개의 클럭 펄스들이 시간 t4및 t5동안 존재하기 때문에, 10진수 8인 로드 값 D는 3T-Dmax의 허용 가능 클럭-트리 지연 시간에 대응하는데, 여기서 T는 기준 클럭 간격이고 Dmax는 미세 스텝사이즈 가변 지연 라인(12)의 최대 총 지연 시간이다. 로드 값이 0이면, 클럭 트리(20)에 허용된 지연 시간은 11×T-Dmax이다.
이 로딩 구성에 있어서, 클럭 트리(20)는 허용 가능 지연 시간의 연장된 범위를 갖고 PLL의 동기 인식 시간은 클럭 트리의 허용 가능 지연 시간에 따라 최적화 될 수 있다.
업-다운 카운터는 제15도의 (42A)에 표시된 바와 같이 변형된다. 업-다운 카운터(42A)는 상술된 실시예에서와 같이 로드 입력, 및 OR 게이트(466)에 의해 결합되고 캐리/바로우 출력 C/B1로서 OR 게이트(463)에 제공된 분리 캐리출력 및 분리 바로우 출력을 갖고 있는 카운터(460A)를 포함한다. 카운터(460)의 캐리 및 바로우 출력들을 예를 들어, 각각 10 및 101인 3-비트 카운트들 L1및 L2를 로드하기 위해 이 카운터의 로드 입력들 LOAD1 및 LOAD2에 다시 제공된다.
카운터(460A)가 풀 카운트에 도달하고 시간 t4일 때 캐리 출력을 발생하여, 카운터(461)가 Q3=1 출력을 발생하게 될 때, 값 10은 제16도에 도시된 바와 같이 t5일 때 캐리 출력의 트레일링 에지에서 로드된다. 로드하지 않으면, 카운트 값은 0으로 변경된다. 따라서, 풀 카운트에 도달될 때, 카운터(460A)는 카운트 0이 아닌 로드된 값 10으로부터 증가하기 시작한다. 카운터(460A)의 최대 카운트-업 범위는 카운트 8로부터 카운트 6으로 변경된다.
카운터(460A)가 제로 카운트에 도달하고 시간 t7일 때 바로우 출력을 발생하여서, 카운터(461)가 Q3=1 출력을 발생하게 될 때, 값 101은 시간 t8일 때 바로우 출력의 트레일링 에지에서 로드된다. 따라서, 제로 카운트가 달성될 때 카운터(460A)는 카운트 0이 아닌 로드된 값 101로부터 감소하기 시작한다.
지터가 D2를 초과하지 않아야 한다는 조건식이 관계식 D1i≤(N+1)D2에 의해 주어지기 때문에, 이러한 조건은 값 L1의 로드 결과로서 D1i≤(N+1-L1)D2로 변경된다.(도시된 실시예에서 N은 7이다). 따라서, 도시된 실시예에서, 안티-지터(anti-jitter) 조건은 D1i≤8×D2로부터 D1i≤6×D2로 변경된다.
시간 t8일 때 바로우 출력에 응답해서, 카운터(460)는 값 L2로 로드된다. 이 값의 로드 카운터(460A)가 0으로부터 101로, 즉, 10진수 0으로부터 10진수 7이 아닌 5로 변경되게 한다. 카운터(460A)의 최대 카운트-다운 범위는 또한 카운트-업 모드의 경우에서와 같이 카운트 8로부터 카운트 6으로변경된다. D1i≤(N+1)D2인 PLL 조건은 조건 D1i≤(L2+1)D2로, 즉, D1i≤8×D2로부터 D1i≤6×D2로 변경된다.
D1의 값이 PLL의 로크 범위의 최저 주파수로부터 결정되고 D2값은 지터 성취(performance)로부터 결정될 수 있기 때문에, 로드 값 L1및 L2는 D1및 D2값들로부터 적당하게 결정될 수 있다. 따라서, 본 발명의 PLL은 D1및 D2사이의 관계를 심각하게 고려하지 않고 설계될 수 있다.

Claims (10)

  1. 하나의 입력과 상기 입력으로부터 다수의 출력들로 연장되는 다수의 클럭 전달 경로들을 갖는 클럭 트리(20)와 함께 사용하기 위한 디지털 PLL에 있어서, 기준 클럭 펄스를 수신하고 상기 기준 클럭 펄스에 가변 지연을 부여하며, 상기 지연된 클럭 펄스를 상기 클럭 트리의 상기 입력에 전달하기 위해 직렬로 연결되어 있는 대략 스텝사이즈 가변 지연 라인(coarse stepsize varriable delay line;11) 및 미세 스텝사이즈 지연 라인(fine stepsize varriable delay line;12)-상기 가변 지연은 상기 대략 스텝사이즈 가변 지연 라인에 인가된 상위 비트들 및 상기 미세 스텝사이즈 가변 지연 라인에 인가된 하위 비트들에 따라 부여됨.
    상기 기준 클럭 펄스와 상기 클럭 트리의 출력들 중의 하나의 출력에서 나타나는 지연된 클럭 펄스간의 위상 차이를 검출하기 위한 위상 검출기(30), 및 상기 기준 클럭 펄스를 카운트하여 카운트 값을 발생시키고, 상기 위상 검출기(30)의 출력에 따라 상기 카운트 값을 증가 또는 감소시키며, 상기 카운트 값을 상기 대략 스텝사이즈 가변 지연 라인 및 상기 미세 스텝사이즈 가변 지연 라인에 상기 상위 비트 및 하위 비트로서 제공하기 위한 지연 제어 수단(40)을 포함하되, 상기 지연 제어 수단(40)은, 상기 기준 클럭 펄스를 카운트하고 선정된 수의 기준 클럭 펄스가카운트될 때 제1 타이밍 펄스(T1)를 발생시키기 위한 제1 타이밍 카운트(44 ; 44A) ; 상기 위상 검출기(30)의 출력(PD)이 제1 논리 레벨을 가질 때 상기 제1 타이밍 펄스(T1)의 제1 발생에 응답하여 제1 인에이블 펄스(EN2, EN1)를 발생시키고, 상기 위상 검출기의 출력이 제2 논리 레벨로 변경될 때 상기 제1 타이밍 펄스의 반복된 발생에 응답하여 제2 인에이블 펄스(EN0)를 발생시키기 위한 시퀀스 컨트롤러(41), 카운트 값을 발생시키기 위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 검출기(30)에 의해 제공된 위상 비교에 따라 상기 카운트 값을 증가 또는 감소시키고, 상기 제1 인에이블 펄스(EN2, EN1)에 응답하여 상기 카운트 값으로부터 제1 그룹의 지연 제어 비트들(Z3-Z9 ; X0-X6)을 발생시키고, 상기 제2 인에이블 펄스(EN0)에 응답하여 제2 그룹의 지연 제어 비트들(Z3-Z9; X0-X6) 및 제3 그룹의 지연 제어 비트들(Z0-Z2; Y0-Y2)을 발생시키기 위해 상기 제1 및 제2 인에이블 펄스들에 응답하여 인에이블 되도록 구성된 업-다운 카운터(42 ; 42A).
    상기 제1 타이밍 펄스(T1)의 각 발생에 응답하여 상기 대략 스텝사이즈 가변 지연 라인(11)으로부터의 지연된 클럭 펄스를 카운트하고 상기 선정된 수의 지연된 클럭 펄스가 카운트 될 때 제2 타이밍 펄스(T2)를 발생시키기 위한 제2 타이밍 카운터(45, 46), 및 상기 제2 타이밍 펄스(T2)에 응답하여, 상기 제1 및 제2 그룹들의 지연 제어 비트들을 상기 상위 비트들로서 상기 대략 스텝사이즈 가변 지연 라인(11)에 래치하고 전송하며 상기 제3 그룹의 제어 비트들을 상기 하위비트들로서 상기 미세 스텝사이즈 가변 지연 라인(12)에 래치하고 전송하기 위한 래치(43)를 포함하는 것을 특징으로 하는 디지털 PLL.
  2. 제1항에 있어서, 상기 업-다운 카운터(42)는 상기 업-다운 카운터의 카운트 값이 풀 카운트(full count)에 도달될 때 상기 스퀀스 컨트롤러(41)를 초기화 상태로 리셋(reset)하기 위한 오버플로우 출력(OVF)을 발생시키는 수단을 포함하는 것을 특징으로 하는 디지털 PLL.
  3. 제2항에 있어서, 상기 시퀀스 컨트롤러(41)는 상기 오버플로우 출력에 응답하여, 상기 지연된 클럭 펄스가 상기 클럭 트리(20)를 통해 전달되기에 충분한 기간 동안 업-다운 카운터(42)가 리셋 상태로 초기화되도록 하고 상기 기간의 종료 시점에 상기 인에이블 펄스들의 발생을 개시하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 PLL.
  4. 제2항에 있어서, 상기 제1 타이밍 카운터(44A)는 상기 시퀀스 컨트롤러(41) 가 상기 초기화 상태로 리셋된 후에 제1 풀 카운트에 도달될 때 제2 풀 카운트 값(D)으로 로드되도록 구성되고, 상기 제1 타이밍 카운터는 상기 로드된 제2 풀카운트에 도달될 때 상기 제1 타이밍 펄스를 후속하여 발생시키고, 상기 제2 풀 카운트 값은 상기 제1 풀 카운트 값 보다 작은 것을 특징으로 하는 디지털 PLL.
  5. 제1항에 있어서, 상기 업-다운 카운터(42A)는 제1 카운트 값을 발생시키기위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 비교에 따라 제1 카운트 값을 증가 또는 감소시키며, 상기 제1 카운트 값으로부터 상기 제3 그룹의 지연 제어 비트들(Z0-Z2; Y0-Y2)을 발생시키기 위한 제1 내부 카운터-상기 제1 내부 카운터는 캐리(carry) 출력을 발생시킬 때 제1 값(L1)이 로드되고 바로우(barrow) 출력을 발생시킬 때 제2 값(L2)이 로드되로록 구성되고 있음, 및
    제2 카운트 값을 발생시키기 위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 비교에 따라 제2 카운트 값을 증가 또는 감소시키며, 상기 캐리 및 바로우 출력들 각각에 응답해서 상기 제2 카운트 값으로부터 상기 제1 및 제2 그룹들의 지연 제어 비트들(Z3-Z9; X0-X6)을 발생시키기 위한 제2 내부 카운터(461, 462)를 포함하는 것을 특징으로 하는 디지털 PLL.
  6. 하나의 입력과 상기 입력으로부터 다수의 출력들로 연장되는 다수의 클럭 전달 경로들을 갖는 클럭 트리(20)와 함께 사용하기 위한 디지털 PLL에 있어서, 기준 클럭 펄스를 수신하고 상기 기준 클럭 펄스에 가변 지연을 부여하며, 지연된 클럭 펄스를 상기 클럭 트리의 상기 입력에 전달하기 위해 직렬로 연결되어 있는 대략 스텝사이즈 가변 지연 라인(11) 및 미세 스텝사이즈 가변 지연 라인(12)-상기 가변 지연은 상기 대략 스텝사이즈 가변 지연 라인에 인가된 상위 비트들 및 상기 미세 스텝사이즈 가변 지연 라인에 인가된 하위 비트들에 따라 부여됨.
    상기 기준 클럭 펄스와 상기 클럭 트리의 출력들 중의 하나의출력에서 나타나는 지연된 클럭 펄스간의 위상 차이를 검출하기 위한 위상 검출기(30), 및 상기 기준 클럭 펄스를 카운트 값을 발생시키고, 상기 위상 검출기(30)의 출력에 따라 상기 카운트 값을 증가 또는 감소시키며, 상기 카운트 값을 상기 대략 스텝 사이즈 가변 지연 라인 및 미세 스텝사이즈 가변 지연 라인에 상기 상위 비트 및 하위 비트로서 제공하기 위한 지연 제어 수단(40)을 포함하되, 상기 지연 제어 수단(40)은, 상기 기준 클럭 펄스를 카운트하고 선정된 수의 기준 클럭 펄스가 카운트될 때 제1 타이밍 펄스(T1)를 발생시키기 위한 제1 타이밍 카운터(44 ; 44A) ; 상기 위상 검출기(30)의 출력(PD)이 제1 논리 레벨 또는 제2 논리 레벨을 가질 때 상기 제1 타이밍 펄스의 제1 발생에 응답하여 제1 인에이블 펄스(EN2)를 발생시키고, 상기 위상 검출기의 출력이 상기 제1 또는 제2 논리 레벨에서 제2 또는 제1 레벨로 각각 변경될 때 상기 제1 타이밍 펄스의 반복된 발생에 응답하여 제2 인에이블 펄스(EN1)를 발생시키고, 상기 위상 검출기의 출력이 상기 제2 인에이블 펄스(EN1)가 발생되었던 논리 레벨로부터 변경될 때 상기 제1 타이밍 펄스의 더 반복된 발생에 응답하여 제3 인에이블 펄스(EN0)를 발생시키기 위한 시퀀스 컨트롤러(41), 카운트 값을 발생시키기 위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 검출기(30)에 의해 제공된 위상 비교에 따라 상기 카운트 값을 증가 또는 감소시키고, 상기 제1 인에이블 펄스(EN2)에 응답하여 상기 카운트 값으로부터 제1 그룹의 지연 제어 비트들(Z5-Z9; X2-X6)을 발생시키고, 상기 제2 인에이블 펄스(EN1)에 응답하여 제2 그룹의 지연 제어 비트들(Z3-Z9; X0-X6)을 발생시키고, 상기 제3 인에이블 펄스(EN0)에 응답하여 제3 그룹의 지연 제어 비트들(Z3-Z9; X0-X6) 및 제4 그룹의 지연 제어 비트들(Z0-Z2; Y2-Y2)을 발생하기 위해 상기 제1, 제2 및 제3 인에이블 펄스들에 응답하여 인에이블 되도록 구성된 업-다운 카운터(42; 42A).
    상기 제1 타이밍 펄스의 각 발생에 응답하여 상기 대략 스텝사이즈 가변 지연 라인(11)으로부터의 지연된 클럭 펄스를 카운트하고 상기 선정된 수의 지연된 클럭 펄스가 카운트될 때 제2 타이밍 펄스(T2)를 발생시키기 위한 제2 타이밍 카운터(45,46), 및 상기 제2 타이밍 펄스에 응답하여, 상기 제1, 제2 및 제3 그룹들의 지연 제어 비트들을 상기 대략 스텝사이즈 가변 지연 라인(11)에 상기 상위 비트들로서 래치하고 전송하며 상기 제4 그룹의 제어 비트들을 상기 미세 스텝사이즈 가변 지연 라인(12)에 상기 하위 비트들로서 래치하고 전송하기 위한 래치(43)를 포함하는 것을 특징으로 하는 디지털 PLL.
  7. 제6항에 있어서, 상기 업-다운 카운터(42)는 상기 업다운 카운터의 카운트 값이 풀 카운트에 도달될 때 상기 시퀀스 컨트롤러(41)를 초기화 상태로 리셋하기 위한 오버플로우 출력(OVF)을 발생시키는 수단을 포함하는 것을 특징으로 하는 디지털 PLL.
  8. 제7항에 있어서, 상기 시퀀스 컨트롤러(41)는 상기 오버플로우 출력에 응답하여, 상기 지연된 클럭 펄스가 상기 클럭 트리(20)를 통해 전달되기에 충분한 기간 동안 상기 업-다운 카운터(42)가 리셋 상태로 초기화되도록 상기 기간의 종료 시점에 상기 인에이블 펄스들의 발생을 개시하기 위한 수단(440-444)을 포함하는 것을 특징으로 하는 디지털 PLL.
  9. 제7항에 있어서, 상기 제1 타이밍 카운터(44A)는 상기 스퀀스 컨트롤러(41)가 상기 초기화 상태로 리셋된 후에 제1 풀 카운트에 도달될 때 제2 풀 카운트 값(D)으로 로드되도록 구성되고, 상기 제1 타이밍 카운터는 상기 로드된 제2 풀 카운트에 도달될 때 상기 제1 타이밍 펄스를 후속하여 발생시키고, 상기 제2 풀 카운트 값은 상기 제1 풀 카운트 값 보다 작은 것을 특징으로 하는 디지털 PLL.
  10. 제6항에 있어서, 상기 업-다운 카운터(42A)는 제1 카운트 값을 발생시키기 위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 비교에 따라 제1 카운트 값을 증가 또는 감소시키며, 제1 카운트 값으로부터 상기 제4 그룹의 지연 제어 비트들(Z0-Z2; Y0-Y2)을 발생시키기 위한 제1 내부 카운터(460A)-상기 제1 내부 카운터는 캐리 출력을 발생시킬 때 제1 값(L1)이 로드되고 바로우 출력을 발생시킬 때 제2 값(L2)이 로드되도록 구성되고 있음.
    제2 카운트 값을 발생시키기위해 상기 기준 클럭 펄스를 카운트하고, 상기 위상 비교에 따라 제2 카운트 값을 증가 또는 감소시키며, 상기 제1 내부 카운터의 상기 캐리 및 바로우 출력들 각각에 응답해서 제2 카운트 값으로부터 상기 제2 및 제3 그룹들의 지연 제어 비트들(Z3-Z9; X0-X6)의 하위 서브그룹(Z3-Z4; X0-X1)을 발생시키기 위한 제2 내부 카운터(461), 및 제3 카운트 값을 발생시키기 위해 상기 기준 클럭 펄스를 카운트하고,상기 위상 비교에 따라 제3 카운트 값을 증가 또는 감소시키며, 상기 제2 내부 카운터에 의해 발생된 캐리 또는 바로우 출력에 응답해서 상기 제3 카운트 값으로부터 상기 제1 그룹의 지연 제어 비트들(Z5-Z9; X2-X6), 및 상기 제3 그룹의 지연 제어 비트들(Z3-Z9; X0-X6)의 상위 서브그룹(Z5-Z9; X2-X6)을 발생시키기 위한 제3 내부 카운터(462)를 포함하는 것을 특징으로 하는 디지털 PLL.
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