JPH01213027A - タイミング信号発生装置の二重化切替方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は位相同期手段の同期クロックを計数してタイ
ミング信号を発生するタイミング信号発生装置の二重化
切替方式に関するものである。

〔従来の技術〕

第７図はＮＴＴ施設ＶＯＬＪ８　Ｎｏ、５．１９８６、
Ｐ７４図１中に「バスＳＷ形態」として示されている従
来のタイミング信号発生装置の二重化切替方式を説明す
るためのブロック構成図である。同図において従来のタ
イミング信号発生装置の二重化切替方式は、対向側（図
示を省略する）の第１系のタイミング信号発生装置が出
力する入力信号（ｌａ）を入力し出力タイミング信号（
１ｂ）を出力すると同時に障害時に障害警報信号（１ｄ
）を出力する端局中継装置（又は多重変換装置）の第１
系のタイミング信号発生装置（１）と、対向側（図示を
省略する）の第２系のタイミング信号発生装置が出力す
る入力信号（２ａ）を入力し出力タイミング信号（２ｂ
）を出力する端局中継装置（又は多重変換装置）の第２
系のタイミング信号発生装置　（２）と、上記障害−雑
信号（ｌｄ）を監視し制御信号（１ｅ）を出力する監視
制御装置　（８）と、該監視制御装置　（８）の制御信
号（１ｅ）の指示で出力タイミング信号（１ｂ）または
（２ｂ）のいずれかを選択して出力信号（ＩＣ）として
出力するスイッチ　（７）とを備える構成である。

上記第１系及び第２系のタイミング信号発生装置（１）
　、　（２）に入力される入力信号（ｌａ）　、　（２
ａ）は、正常時において同一であり、出力タイミング信
号（２ａ）　、　（２ｂ）も同一である。

次に上記従来方式の動作について説明する。監視制御装
置　（８）は障害警報（ｌｄ）を監視し障害がないとき
は第１系のタイミング信号発生装置（１）を選択するよ
うにスイッチ　（７）を制御し、障害が発生したとぎは
第２系のタイミング信号発生装置（２）を選択するよう
にスイッチ　（７）を制御する。

第８図において（１ｂ）は第１系のタイミング信号発生
装置（１）の出力タイミング信号、（２ｂ）は第２系の
タイミング信号発生装置　（２）の出力タイミング信号
、（１ｃ）はスイッチ　（７）の出力信号であり、切替
発生のタイミングで出力信号（ＩＣ）が出力タイミング
信号（１ｂ）から出力タイミング信号（２ｂ）に切換わ
る。

〔発明が解決しようとする課題〕

従来のタイミング信号発生装置の二重化切替方式は以上
のように構成されており、タイミング信号発生装置を二
重化した場合、第８図に示すように第１系、第２系の出
力タイミング信号は独立に発生しているので位相が異な
り二重化切替を行うと切替直後におけるタイミング信号
の位相が変位してしまうという課題があった。

この発明は上記のような課題を解消するためになされた
もので、切替直後にタイミング信号の位相の変位をクロ
ックの位相差におさえるタイミング信号発生装置の二重
化切替方式を得ることを目的とする。

〔課題を解決するための手段］ この発明に係るタイミング信号発生装置の二重化切替方
式は、二重化されたタイミング信号発生装置に各々同一
の同期した位相の入力クロックを入力し、運用状態であ
る一のタイミング信号発生装置のタイミング信号を局ビ
ット遅延させ、この遅延信号及び非運用状態である他の
タイミング信号発生装置のタイミング信号にて該他のタ
イミング信号発生装置における入力クロックを計数する
計数手段の計数値を初期値に戻し、上記運用状態の一の
タイミング信号発生装置から非運用状態の他のタイミン
グ信号発生装置へ切替える構成である。

（作用〕 この発明におけるタイミング信号発生装置の二重化切替
方式は、運用状態にあるタイミング信号発生装置のタイ
ミング信号を％ビット遅延して非運用状態にあるタイミ
ング信号発生装置のタイミング信号を発生する計数回路
の計数を初期値に戻すので運用状態にある出力タイミン
グ信号と非運用状態にある出力タイミング信号の位相変
位を運用及び非運用の各タイミング信号発生装置内の位
相同期回路にて出力される同期クロックにおける位相差
におさえ、運用・非運用のタイミング信号発生装置の二
重化切替を行なったとぎに生ずる位相の変位を最小限に
おさえる。

〔実施例〕

以下、この発明の一実施例を第１図ないし第６図に基づ
いて説明する。この第１図は本実施例方式の全体回路ブ
ロック構成図を示し、同図において本実施例に係るタイ
ミング信号発生装置の二重化切替方式は、外部から入力
される入力クロック（１０ａ）に位相が同期した安定的
な同期クロック（１１ａＨ又は（ｔ２ａ））を発生する
位相同期回路（１１）　（又は（１２））と、該位相同
期回路（１１）　（又は（１２））の同期クロック（１
１ａＨ又は（１２ａ））を計数して所定間隔でタイミン
グ信号（ｚｌａＮ又は（２２ａ））を発生する計数回路
（２，１）　（又は（２２））と、該計数回路（２１）
　（又は（２２））の出力タイミング信号（２１ａ）’
（又は（２２ａ））を％ビット遅延させる％ビット遅延
回路（６１）（又は（６２））とを有する第１系（又は
第２系）のタイミング信号発生装置（１）（又は（２）
）を二重化して設け、運用状態である第１系のタイミン
グ信号発生装置（１）の出力タイミング信号（２１ａ）
を％ビット遅延回路（６１）にて％ビット遅延させ、こ
の遅延信号（６１ａ）及び非運用状態である第２系のタ
イミング信号発生装置　（２）の出力タイミング信号（
２２ａ）にて該第２系のタイミング信号発生装置　（２
）における計数手段（２２）の計数値を初期値に戻し、
上記運用状態の第１系のタイミング信号発生装置（１）
が障害発生時に非運用状態の第２系のタイミング信号発
生装置　（２）へ切替える構成である。

上記計数回路（２１）　（又は（２２））は、他のタイ
ミング信号発生装置　（２）（又は（１））からの遅延
信号（６２ａ）　（又は（６１ａ））と計数回路（２１
）　（又は（２２））自身が出力した出力タイミング信
号（２１ａＨ又は（２２ａ））との論理積条件をアンド
ゲート（４１）　（又は（４２））にて求めて得られる
信号をリセット信号として入力し、計数値を解除して初
期値に戻す。

上記アンドゲート（４１）　（又は（４２））に入力さ
れる遅延信号（６２ａ）　（又は（６１ａ））は第１系
又は第２系のタイミング信号発生装置（１）　、　（２
）を起動させるために外部から入力される第１系又は第
２系のゲート信号（５１ａＨ又は（５１ｂ））との論理
和条件をオアゲート（５１）（又は（５２））　にて求
められ、この条件が満足した場合に出力されるものであ
る。

次に、上記構成に基づく本実施例方式の動作について説
明する。第１系（又は第２系）の出力タイミング信号（
Ｏａ）（又は（２２ａ））は、位相同期回路（１１）　
（又は（１２）　）にて出力される第１　（又は第２）
の同期クロック（ｌｌａ）（又は（１２ａ））が計数回
路（２１）　（又は（２２））で４クロツク毎に１パル
ス発生するような信号であるとして以下説明する。位相
同期回路（１１）は入力クロック（１０ａ）に同期した
第１系同期クロック（ｌｌａ）を発生し、この第１系同
期クロック（ｌｌａ）を計数回路（２１）が第２図に示
すように計数し、計数値が３（ＱＡ＝”Ｈ”、Ｑ　Ｂ　
＝　”Ｈ”　、ＱＣ＝“’Ｌ”、ＱＤ“”Ｌ”）になる
とナントゲート（３１）が″Ｌ　”を出力し、アンドゲ
ート（４１）を介して計数回路（２１）のＬＯＡＤ端子
に入力され、同期クロックが立上がると計数値がＯ（Ｑ
Ａ＝　”Ｌ”　、ＱＢ＝　”Ｌ”　、ＱＣ＝゛Ｌ”、Ｑ
Ｄ＝　”Ｌ”　）にリセットされ、再び計数を開始する
。第１系の出力タイミング信号（２１ａ）はナントゲー
ト（３１）の出力なので、同期クロック（ｌｌａ）が４
クロツク毎に１パルスを発生する信号となる。

以上の動作は第２系のタイミング信号発生装置（２）内
の位相同期回路（１２）、計数回路（２２）、ナントゲ
ート（３２）、アンドゲート（４２）についても同様で
ある。

第１系のタイミング信号発生装置（１）が運用状態、第
２系のタイミング信号発生装置　（２）が非運用状態の
ときには第１系ゲート信号（５１ａ）が”Ｈ″°となり
、オアゲート（５１）が閉じ、また第２系ゲート信号（
２２ａ）がＬ”となり、オアゲート（５２）が開く。し
たがって、第３図に示すように第１系タイミング信号（
２１ａ）を騒ビット遅延した遅延信号（６１ａ）がオア
ゲート（５２）、アンドゲート（４２）を介して第２系
の計数回路（２２）のＬＯＡＤ端子に入力され、ロード
がかかり、第１系の計数回路（２１）の計数値と第２系
の計数回路（２２）の計数値が一致し、次の出力タイミ
ング信号では第１系の出力タイミング信号（２１ａ）に
第２系の出力タイミング信号（２２ａ）が一致する。

また、上記第１系のタイミング信号発生装置（１）が非
運用状態、第２系のタイミング信号発生装置　（２）が
運用状態のときには、第１系ゲート信号（５１ａ）が°
°Ｌ°°となり、オアゲート（５１）が開き第２系ゲー
ト信号（５２ａ）がＨ”になりオアゲート（５２）が閉
じて、上述したと同様な過程を経て第２系の出力タイミ
ング信号（２２ａ）に第１系の出力タイミング信号（２
１ａ）が一致する。

第３図は第１図に示した入力クロック（１０ａ）に対し
第１系の位相同期回路（１１）と第２系の位相同期回路
（１２）が同一の位相で位相同期し、同一位相の同期ク
ロックを出力している場合のパルス波形タイミング図で
あるが、実際には位相同期回路（１１）　（又は（１２
））内の素子のバラツキ等により、第１系の同期クロッ
ク（ｌｌａ）　と第２系の同期りロック（１２ａ）の位
相は異なる。

上記坏ビット遅延回路（６１）（又は（８２））は、第
１系同期クロック（ｌｌａ）と第２系同期クロック（１
２ａ）に位相差がある場合に第１系のタイミング信号と
第２系のタイミング信号との位相差を同期クロックの位
相差におさえる効果がある。即ち、第４図に示すように
％ビット遅延回路がある場合は第２系の出力タイミング
信号（２２ａ）が初期値に戻るタイミングは第１系の計
数回路（２１）が初期値に戻るタイミングよりも属ビッ
トしか遅れないこととなる。よって、この出力タイミン
グ信号（２１ａ）（又は（２２ａ））の位相差は、同期
クロック（ｌｌａ）（又は（１２ａ））の位相差の範囲
内におさえることができる。％ビット遅延回路（８１Ｎ
又は（６２））がある場合には第３図に示すように同期
クロックに位相差がないときに坏ビット遅延したタイミ
ング信号の中心で同期クロックが立上がり計数回路（１
１）　（又は（１２））が初期値に戻るので第１系、第
２系の同期クロック（ｌｌａ）　、　（１２ａ）に位相
差がある場合でも出力タイミング信号の位相差は同期ク
ロックの位相差と等しくすることがてき、運用・非運用
の切替を行なうときに生ずる位相差に基づ（誤動作を最
小限にすることができる。

第５図は％ビット遅延回路を使用せず、第１系タイミン
グ信号を直接オアゲート（５１）に入力し、第１系のタ
イミング信号発生装置（１）か運用状態、第２系のタイ
ミング信号発生装置　（２）が非運用状態のとぎに、第
２系の同期クロック（１２ａ）が第１系の同期クロック
（ｌｌａ）よりも間道れている場合のパルス波形タイミ
ング図であり、第２系の計数回路（２２）の初期値に戻
るタイミングが第１系の計数回路（２１）の初期値に戻
るタイミングよりも％ビット進んでしまうこととなる。

第２系の出力タイミング信号（２２ａ）は、％ビットだ
け第１系の出力タイミング信号（２１ａ）よりも進むこ
ととなる。

上記第１系と８２系の各同期クロック（ｌｌａ）　、　
（１２ａ）の間における定常位相誤差についてさらに詳
細に説明する。−数的に位相同期クロックは入力クロッ
クに対し定常位相誤差φだけ遅れた同期り０ツクを発生
する（即ち、入力クロックが通常ジッタ等を含み、安定
性がないので装置を駆動するクロックとしては使用でき
ない）。

第６図（八）は入力クロックと、第１系同期クロックと
第２系同期クロックとの関係を示す（第１系、２系同期
クロックの定常位相誤差をφ１、φ２としている）。こ
の定常位相誤差φ１、φ２は全く等しくすることは出来
ず、位相同期回路の特性を調整すれば、位相同期回路が
アナログ回路で構成されているため、はぼ等しくするこ
とができる。

このように定常位相誤差φ１、φ２をほぼ等しく調整し
た場合（第１系同期クロックと第２系同期クロックがほ
ぼ等しい位相の場合）は、％ビット遅延回路（６１）　
、　（８２）を介さないで出力タイミング信号のやりと
りを行なうと第６図（Ａ）のように第２系の同期クロッ
クが第１系の同期クロックよりもわずかに遅れていると
きに第２系の出力タイミング信号が約１ビット進んでし
まうということになる。即ち、本実施例における計数回
路（２１）。

（２２）の構成では、第２系の出力タイミング信号が第
１系の出力タイミング信号の゛°Ｌ゛°レベルで立上が
った第２系の同期クロックよりも１ビット進んでいる位
置からＬ°゛におちるようになフていることに起因する
。よって、同期クロックの位相差以上にタイミング信号
がずれてしまうこととなる。

次に、号ビット遅延回路（２１）　、　（２２）を使用
すれば、第６図（Ｂ）のように必ず第１系の出力タイミ
ング信号とほぼ等しい位相に第２系の出力タイミング信
号を発生ずこととなる。このほぼ等しい位相というのは
同期クロックの位相差に等しくφ１−φ２となる。

次に％ビット遅延回路（２１）　、　（２２）の局ビッ
トという値は第６図（Ｃ）に示すように定常異常誤差が
φ１＝φ２のときクロックの立上がりが％ビット遅延の
遅延信号（６１ａ）　、　（８２ａ）の中心になり出力
タイミング信号のとり込みが前後に最も余裕をもって行
なうことができることより定めた値であり、さらにこの
余裕が士％ピッドあるためである。

また、定常位相誤差が異なる場合は（φ１≠φ２）、ど
のようなφ１、φ２であっても掻ビットの遅延信号（６
１ａ）　、（８２ａ）の中心からφ１−φ２の位相差だ
けずれた位置でとり込むことがで齢る（第６図ＣＢ）参
照）。即ち、定常位相誤差はＨビット≦φ１−φ２≦イ
ビットなので、φ１＝φ２のときの出力タイミング信号
のとり込み余裕が士％ビット以内となる。第２系で生成
されるタイミング信号は第１系のタイミング信号の位相
とφ、−φ２　（即ち同期クロックの位相差）だけずれ
た位置で発生する。

以上のように％ビット遅延回路（６ｔ）　、　（６２）
の作用効果は、φ、＝φ２のとぎは第６図（Ｃ）　に示
すように、出力タイミング信号の位相差は無くなり、φ
１≠φ２のときでも出力タイミング信号の位相差は定常
位相誤差φ、−φ２におさえることができる。

なお、上記実施例において第１系のタイミング信号発生
装置（１）が運用状態、第２系のタイミング信号発生装
置　（２）が非運用状態として説明したが、運用、非運
用が逆の場合でも同様の動作を行なう。

また、上記実施例はタイミング信号を４クロツク毎に１
パルスであるとして説明したが、他の形のタイミング信
号でも本発明が適用できることはいうまでもない。

〔発明の効果） 以上のようにこの発明によれば、運用状態にあるタイミ
ング信号発生装置のタイミング信号を雑ビット遅延して
非運用状態にあるタイミング信号発生装置のタイミング
信号を発生する計数回路の計数を初期値に戻す構成を採
ったことから、運用状態にある出力タイミング信号と非
運用状態にある出力タイミング信号の位相変位を運用及
び非運用の各タイミング信号発生装置内の位相同期回路
にて出力される同期クロックにおける位相差におさえる
ことができ、運用・非運用のタイミング信号発生装置の
二重化切替を行なったときに生ずる位相の変位を最小限
におさえることができる効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るタイミング信号発生
装置の二重化切替方式を説明するためのブロック構成図
、第２図、第３図、第４図は第１図記載の一実施例によ
り二重化切替を行なったときのタイミング図、第５図は
掻ビット遅延を行なわない場合のタイミング図、第６図
（Ａ）　、　（Ｂ）　、　（Ｃ）は本実施例をさらに詳
細に説明するためのタイミング図、第７図は従来のタイ
ミング信号発生装置の二重切替方式を説明するためのブ
ロック構成図、第８図は従来の二重化切替方式で二重化
切替を行なったと籾のタイミング図である。 図中、 （１）は第１系のタイミング信号発生装置、（２）は第
２系のタイ乏ング信号発生装置、（７）は監視制御装置
、 （８）はスイッチ、 （１１）　、　（１２）は位相同期回路、（２１）　、
　（２２）は計数回路、 （３１）　、　（３２）はナントゲート、（４１）　、
　（４２）はアントゲート、（５１）　、　（５２）は
オアゲート、（６１）　、　（６２）は％ビット遅延回
路。 なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 外部から入力される入力クロックに位相が同期した安定
   的な同期クロックを発生する位相同期手段と、該位相同
   期手段の同期クロックを計数して所定間隔でタイミング
   信号を発生する計数手段とを有するタイミング信号発生
   装置を二重化して一のタイミング信号発生装置の障害発
   生時に他のタイミング信号発生装置へ切替えるタイミン
   グ信号発生装置の二重化切替方式において、上記二重化
   されたタイミング信号発生装置に各々同一の同期した位
   相の入力クロックを入力し、運用状態である一のタイミ
   ング信号発生装置のタイミング信号を１／２ビット遅延
   させ、この遅延信号及び非運用状態である他のタイミン
   グ信号発生装置のタイミング信号にて該他のタイミング
   信号発生装置における計数手段の計数値を初期値に戻し
   、上記運用状態の一のタイミング信号発生装置から非運
   用状態の他のタイミング信号発生装置へ切替えることを
   特徴とするタイミング信号発生装置の二重化切替方式。