JPS6322520B2 - - Google Patents
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- Publication number
- JPS6322520B2 JPS6322520B2 JP18251780A JP18251780A JPS6322520B2 JP S6322520 B2 JPS6322520 B2 JP S6322520B2 JP 18251780 A JP18251780 A JP 18251780A JP 18251780 A JP18251780 A JP 18251780A JP S6322520 B2 JPS6322520 B2 JP S6322520B2
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- JP
- Japan
- Prior art keywords
- clock
- input
- circuit
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000001360 synchronised effect Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 4
- 238000010187 selection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル交換機に必要不可欠なデイ
ジタル同期クロツクの多重化方式に関し、特に複
数クロツク間の位相同期および切替を自動的に行
うデイジタル同期クロツクの多重化方式に関す
る。
ジタル同期クロツクの多重化方式に関し、特に複
数クロツク間の位相同期および切替を自動的に行
うデイジタル同期クロツクの多重化方式に関す
る。
デイジタル交換システムにクロツクを供給する
場合、従来はマスター局の有する１個の高精度ク
ロツク発生器に依在しており、マスター局のクロ
ツクが止まるとシステム全体がダウンするか、ま
たはそれに同期していた水晶発振器などの２次供
給源により供給していた。しかしこの方式では、
クロツク源の切替時に瞬断が起つたり、切替後の
２次供給源の発振精度が落ちるためデイジタル信
号の送受信においてスリツプを生ずる等の欠点が
あつた。
場合、従来はマスター局の有する１個の高精度ク
ロツク発生器に依在しており、マスター局のクロ
ツクが止まるとシステム全体がダウンするか、ま
たはそれに同期していた水晶発振器などの２次供
給源により供給していた。しかしこの方式では、
クロツク源の切替時に瞬断が起つたり、切替後の
２次供給源の発振精度が落ちるためデイジタル信
号の送受信においてスリツプを生ずる等の欠点が
あつた。
本発明の目的は、高精度のクロツク発生器より
の入力クロツクを複数用い、自動的にクロツク間
の位相同期および障害時の切替を行うことにより
上記欠点を解決し、常に高精度のクロツクを瞬断
なく供給できるようにしたデイジタル同期クロツ
クの多重化方式を提供することにある。
の入力クロツクを複数用い、自動的にクロツク間
の位相同期および障害時の切替を行うことにより
上記欠点を解決し、常に高精度のクロツクを瞬断
なく供給できるようにしたデイジタル同期クロツ
クの多重化方式を提供することにある。
本発明のデイジタル同期クロツクの多重化方式
は、複数のデイジタル同期クロツク入力と、該複
数のデイジタル同期クロツク入力と接続され、複
数のクロツク入力の連続性の検出を行うことによ
り使用可能なクロツク入力を識別するクロツク入
力選択制御回路と、複数の入力クロツクにそれぞ
れ対応して接続され、さらに前記クロツク入力選
択制御回路により選択されたクロツク出力と接続
され、前記入力クロツクと選択されたクロツク出
力との位相同期をとる複数の位相同期回路と、該
位相同期回路に接続され、クロツク入力選択制御
回路よりの制御信号により出力クロツクを選択す
るクロツク選択回路とを備えたことを特徴とす
る。
は、複数のデイジタル同期クロツク入力と、該複
数のデイジタル同期クロツク入力と接続され、複
数のクロツク入力の連続性の検出を行うことによ
り使用可能なクロツク入力を識別するクロツク入
力選択制御回路と、複数の入力クロツクにそれぞ
れ対応して接続され、さらに前記クロツク入力選
択制御回路により選択されたクロツク出力と接続
され、前記入力クロツクと選択されたクロツク出
力との位相同期をとる複数の位相同期回路と、該
位相同期回路に接続され、クロツク入力選択制御
回路よりの制御信号により出力クロツクを選択す
るクロツク選択回路とを備えたことを特徴とす
る。
本発明のデイジタル同期クロツクの多重化方式
は、更に詳しくは複数のクロツク入力の連続性の
検出を行うことにより使用可能なクロツク入力を
識別するクロツク入力選択制御回路と、遅延素子
とラツチ形フリツプフロツプにより主クロツクと
従属クロツクの位相差を検出し、検出された位相
差に相当する遅延を従属クロツクにかけることに
より主クロツクと従属クロツクの位相同期をとる
遅延式位相同期回路と、クロツク入力選択制御回
路の制御に従いクロツクの選択を行う選択回路よ
り構成されることを特徴とする。
は、更に詳しくは複数のクロツク入力の連続性の
検出を行うことにより使用可能なクロツク入力を
識別するクロツク入力選択制御回路と、遅延素子
とラツチ形フリツプフロツプにより主クロツクと
従属クロツクの位相差を検出し、検出された位相
差に相当する遅延を従属クロツクにかけることに
より主クロツクと従属クロツクの位相同期をとる
遅延式位相同期回路と、クロツク入力選択制御回
路の制御に従いクロツクの選択を行う選択回路よ
り構成されることを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロツク図で
ある。高精度クロツク発生器（OSC０，１）か
らのそれぞれのクロツク入力はクロツク入力選択
制御回路（0/1CONT）１００のC0，C1端子に入
力され、動作系が決定され、クロツク選択回路
（SEL）４００に送られる。更に前記クロツク入
力はそれぞれ位相同期回路（PHSYC）２００，
３００のホスト端子（Ｈ端子）に接続される。ま
た、位相同期回路（PHSYC）２００，３００の
メート端子（Ｍ端子）には自クロツク入力が現用
系（ACT）の場合には０入力が、自クロツク入
力が予備系（SBY）の場合には現用系（ACT）
のクロツクが入力される。位相同期回路
（PHSYC）２００，３００では自クロツク入力
が現用系の場合Ｈ端子への入力をそのまま出力し
予備系の場合にはＨ端子に入力するクロツクに遅
延をかけＭ端子のクロツクに同期したクロツクを
出力する。従つて現用系クロツクと予備系クロツ
クが同期引込み状態となつており、現用系のクロ
ツクが断となつても瞬断なく自動的に予備系のク
ロツク源に切替わる。
ある。高精度クロツク発生器（OSC０，１）か
らのそれぞれのクロツク入力はクロツク入力選択
制御回路（0/1CONT）１００のC0，C1端子に入
力され、動作系が決定され、クロツク選択回路
（SEL）４００に送られる。更に前記クロツク入
力はそれぞれ位相同期回路（PHSYC）２００，
３００のホスト端子（Ｈ端子）に接続される。ま
た、位相同期回路（PHSYC）２００，３００の
メート端子（Ｍ端子）には自クロツク入力が現用
系（ACT）の場合には０入力が、自クロツク入
力が予備系（SBY）の場合には現用系（ACT）
のクロツクが入力される。位相同期回路
（PHSYC）２００，３００では自クロツク入力
が現用系の場合Ｈ端子への入力をそのまま出力し
予備系の場合にはＨ端子に入力するクロツクに遅
延をかけＭ端子のクロツクに同期したクロツクを
出力する。従つて現用系クロツクと予備系クロツ
クが同期引込み状態となつており、現用系のクロ
ツクが断となつても瞬断なく自動的に予備系のク
ロツク源に切替わる。
次に第２図に示した具体的な回路図を参照して
本発明の一実施例における動作原理を説明する。
クロツク発生器（OSC）０の出力（本実施例で
はデユーテイ50％の矩形波）はラツチ形フリツプ
フロツプ（FF）１０１に入力されると共に、FF
１０１のＤ端子に入つたパルスの次のパルスで
FF１０１のトリガ・クロツクとなるよう遅延を
かけCP端子に入力する。このとき遅延量は入力
クロツクの5/4周期程度が最適である。クロツク
発生器（OSC）１も同様な構成である。FF１０
１の出力はJK−FF１０３のＪ端子、FF１０４
の出力はＫ端子にそれぞれ入力され、動作系を決
定する。
本発明の一実施例における動作原理を説明する。
クロツク発生器（OSC）０の出力（本実施例で
はデユーテイ50％の矩形波）はラツチ形フリツプ
フロツプ（FF）１０１に入力されると共に、FF
１０１のＤ端子に入つたパルスの次のパルスで
FF１０１のトリガ・クロツクとなるよう遅延を
かけCP端子に入力する。このとき遅延量は入力
クロツクの5/4周期程度が最適である。クロツク
発生器（OSC）１も同様な構成である。FF１０
１の出力はJK−FF１０３のＪ端子、FF１０４
の出力はＫ端子にそれぞれ入力され、動作系を決
定する。
以下はJK−FF１０３により０系が予備系、１
系が現用系に設定された場合について説明する。
このときクロツク選択回路（SEL）４００内のゲ
ート４０１は閉じられているので遅延回路３０１
への入力はなく、また位相同期回路PHSY３００
はクロツク発生器（OSC）１の出力をそのまま
ゲート４０２を通してシステムに供給する。また
ゲート４０２の出力は遅延回路２０１にも入力し
適当な遅延をかけ遅延をかけたＭ端子５０３のク
ロツクとＨ端子５０２のクロツクの位相が一致す
ればFFおよび最初にセツトされたFF直後のゲー
トがセツトされ、現用系（Ｍ端子）と予備系（Ｈ
端子）との間の位相差を検出する。本実施例では
FF２０３，２０４がセツトされ、ゲート２０６
を通つてゲート２１０が動作する。遅延回路の遅
延量およびタツプ数Ｎは、クロツク周波数、位相
同期精度により決定される。遅延量はゲート２０
５，２０６等のロツク状態（すべてのゲートがセ
ツトされない）を防ぐためクロツクの１周期分を
とり、タツプ数Ｎは高精度の位相同期を望むとき
ほど多くとればよい。クロツクが5MHzの場合は
Ｎ＝10〜20が最もよい。なお本実施例においては
タツプ数はＮ＝３とし合計４点で位相比較を行
い、入力クロツクの1/8周期の精度で位相同期を
行つている。
系が現用系に設定された場合について説明する。
このときクロツク選択回路（SEL）４００内のゲ
ート４０１は閉じられているので遅延回路３０１
への入力はなく、また位相同期回路PHSY３００
はクロツク発生器（OSC）１の出力をそのまま
ゲート４０２を通してシステムに供給する。また
ゲート４０２の出力は遅延回路２０１にも入力し
適当な遅延をかけ遅延をかけたＭ端子５０３のク
ロツクとＨ端子５０２のクロツクの位相が一致す
ればFFおよび最初にセツトされたFF直後のゲー
トがセツトされ、現用系（Ｍ端子）と予備系（Ｈ
端子）との間の位相差を検出する。本実施例では
FF２０３，２０４がセツトされ、ゲート２０６
を通つてゲート２１０が動作する。遅延回路の遅
延量およびタツプ数Ｎは、クロツク周波数、位相
同期精度により決定される。遅延量はゲート２０
５，２０６等のロツク状態（すべてのゲートがセ
ツトされない）を防ぐためクロツクの１周期分を
とり、タツプ数Ｎは高精度の位相同期を望むとき
ほど多くとればよい。クロツクが5MHzの場合は
Ｎ＝10〜20が最もよい。なお本実施例においては
タツプ数はＮ＝３とし合計４点で位相比較を行
い、入力クロツクの1/8周期の精度で位相同期を
行つている。
前記においてセツトされたゲート２０６は遅延
回路（DLE0）２０９のタツプから、検出された
位相差に対応した遅延量を選択し、ゲート２１０
を通してクロツク選択回路（SEL）４００に出力
する。なお遅延回路（DL）２６はFFやゲートで
起こる遅延および位相比較のサンプル間隔で生ず
る誤差を補正するための遅延素子で使用する部品
の遅延時間およびタツプ数に応じて適宜決定すれ
ばよく、本実施例においては入力クロツク1/8周
期としている。
回路（DLE0）２０９のタツプから、検出された
位相差に対応した遅延量を選択し、ゲート２１０
を通してクロツク選択回路（SEL）４００に出力
する。なお遅延回路（DL）２６はFFやゲートで
起こる遅延および位相比較のサンプル間隔で生ず
る誤差を補正するための遅延素子で使用する部品
の遅延時間およびタツプ数に応じて適宜決定すれ
ばよく、本実施例においては入力クロツク1/8周
期としている。
また現用系と予備系が前述の場合と逆であつて
も、動作原理は同様である。
も、動作原理は同様である。
第３図は、本発明の一実施例におけるタイミン
グチヤートである。クロツク発生器OSC０と
OSC１の出力の間には位相ずれがあり、クロツ
ク発生器OSCの出力に遅延をかけることにより、
遅延回路（DLA01）３０１とクロツク発生器
OSC０の位相が一致すればFF２０３がセツトさ
れ、つづいてFF２０４がセツトされる。FF直後
の２０５〜２０７等のゲートは最初にセツトした
FFのみを検出するのでゲート２０６がセツトさ
れる。ゲート２０６により遅延回路（DLB0）２
０９のタツプが選択され、ゲート２１０を通して
クロツク発生器OSC１に位相同期したクロツク
が出力される。
グチヤートである。クロツク発生器OSC０と
OSC１の出力の間には位相ずれがあり、クロツ
ク発生器OSCの出力に遅延をかけることにより、
遅延回路（DLA01）３０１とクロツク発生器
OSC０の位相が一致すればFF２０３がセツトさ
れ、つづいてFF２０４がセツトされる。FF直後
の２０５〜２０７等のゲートは最初にセツトした
FFのみを検出するのでゲート２０６がセツトさ
れる。ゲート２０６により遅延回路（DLB0）２
０９のタツプが選択され、ゲート２１０を通して
クロツク発生器OSC１に位相同期したクロツク
が出力される。
またクロツク発生器OSC０とOSC１の位相が
はじめから一致していた場合には、FF２０２で
検出され、ゲート２０５がセツトされ、180゜位相
ずれがあつた場合にはFF２０４で検出されゲー
ト２０７がセツトされる。以下の動作は前記説明
と同様であり、同期クロツクが出力される。
はじめから一致していた場合には、FF２０２で
検出され、ゲート２０５がセツトされ、180゜位相
ずれがあつた場合にはFF２０４で検出されゲー
ト２０７がセツトされる。以下の動作は前記説明
と同様であり、同期クロツクが出力される。
本発明は以上説明したように、複数のクロツク
入力と位相同期回路とクロツク入力選択制御回路
と選択回路により構成することにより、現用系に
障害が起つた場合にも、現用系に同期したクロツ
クを瞬断なくしかも高精度でシステムに供給でき
システムの安定した動作を保証する効果がある。
また本発明によれば、アナログ回路部品を使用し
ないですべてデイジタル論理素子で構成できるの
で調整が不必要で信頼性の高い装置が提供でき
る。
入力と位相同期回路とクロツク入力選択制御回路
と選択回路により構成することにより、現用系に
障害が起つた場合にも、現用系に同期したクロツ
クを瞬断なくしかも高精度でシステムに供給でき
システムの安定した動作を保証する効果がある。
また本発明によれば、アナログ回路部品を使用し
ないですべてデイジタル論理素子で構成できるの
で調整が不必要で信頼性の高い装置が提供でき
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の一実施例の詳細を示す回路図、
第３図は本発明の一実施例の動作タイミングチヤ
ートである。 １００……クロツク入力選択制御回路（0/1
CONT）、１０１，１０３，１０４……フリツプ
フロツプ（FF）、１０２……遅延回路（DL）、２
００，３００……位相同期回路（PHSYC）、２
０１，２０８，２０９，３０１……遅延回路
（DL）、２０２，２０３，２０４……フリツプフ
ロツプ（FF）、２０５，２０６，２０７，２１０
……ANDゲート、４００……クロツク選択回路
（SEL）、４０，４０２……ANDゲート、５００，
５０１……クロツク入力端子（C0，C1）、５０
２，５０４……ホストクロツク入力端子（Ｈ端
子）、５０３，５０５……メートクロツク入力端
子（Ｍ端子）。
第２図は本発明の一実施例の詳細を示す回路図、
第３図は本発明の一実施例の動作タイミングチヤ
ートである。 １００……クロツク入力選択制御回路（0/1
CONT）、１０１，１０３，１０４……フリツプ
フロツプ（FF）、１０２……遅延回路（DL）、２
００，３００……位相同期回路（PHSYC）、２
０１，２０８，２０９，３０１……遅延回路
（DL）、２０２，２０３，２０４……フリツプフ
ロツプ（FF）、２０５，２０６，２０７，２１０
……ANDゲート、４００……クロツク選択回路
（SEL）、４０，４０２……ANDゲート、５００，
５０１……クロツク入力端子（C0，C1）、５０
２，５０４……ホストクロツク入力端子（Ｈ端
子）、５０３，５０５……メートクロツク入力端
子（Ｍ端子）。
Claims (1)
- 【特許請求の範囲】 １ 複数のデイジタル同期クロツク入力と、 該複数のデイジタル同期クロツク入力と接続さ
れ、複数のクロツク入力の連続性の検出を行うこ
とにより使用可能なクロツク入力を識別するクロ
ツク入力選択制御回路と、 複数の入力クロツクにそれぞれ対応して接続さ
れ、さらに前記クロツク入力選択制御回路により
選択されたクロツク出力と接続され、前記入力ク
ロツクと選択されたクロツク出力との位相同期を
とる複数の位相同期回路と、 該位相同期回路に接続され、クロツク入力選択
制御回路よりの制御信号により出力クロツクを選
択するクロツク選択回路と、 を備えたことを特徴とするデイジタル同期クロツ
クの多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18251780A JPS57105017A (en) | 1980-12-23 | 1980-12-23 | Multiplexing system of digital synchronizing clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18251780A JPS57105017A (en) | 1980-12-23 | 1980-12-23 | Multiplexing system of digital synchronizing clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105017A JPS57105017A (en) | 1982-06-30 |
| JPS6322520B2 true JPS6322520B2 (ja) | 1988-05-12 |
Family
ID=16119678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18251780A Granted JPS57105017A (en) | 1980-12-23 | 1980-12-23 | Multiplexing system of digital synchronizing clock |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57105017A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644568A (en) * | 1985-03-28 | 1987-02-17 | At&T Bell Laboratories | Timing signal distribution arrangement |
-
1980
- 1980-12-23 JP JP18251780A patent/JPS57105017A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105017A (en) | 1982-06-30 |
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