JPH07193495A - 冗長クロック回路 - Google Patents
冗長クロック回路Info
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- JPH07193495A JPH07193495A JP5332657A JP33265793A JPH07193495A JP H07193495 A JPH07193495 A JP H07193495A JP 5332657 A JP5332657 A JP 5332657A JP 33265793 A JP33265793 A JP 33265793A JP H07193495 A JPH07193495 A JP H07193495A
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- JP
- Japan
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- circuit
- clock
- output
- abnormality
- clock generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 ２重化したクロック発生器と、位相比較器、
ローパスフィルタ及び電圧制御型発振器を有するＰＬＬ
回路と、前記ローパスフィルタと電圧制御型発振器間を
遮断できる切換手段と、前記電圧制御型発振器の入力と
グランド間に設けられたコンデンサと、を備え、前記ク
ロック発生器の出力が異常となったとき前記切換手段を
オフすることを特徴とする。 【効果】 一時的な周波数の変化を最小限にした安定か
つ高精度な冗長クロックを得ることができる。
ローパスフィルタ及び電圧制御型発振器を有するＰＬＬ
回路と、前記ローパスフィルタと電圧制御型発振器間を
遮断できる切換手段と、前記電圧制御型発振器の入力と
グランド間に設けられたコンデンサと、を備え、前記ク
ロック発生器の出力が異常となったとき前記切換手段を
オフすることを特徴とする。 【効果】 一時的な周波数の変化を最小限にした安定か
つ高精度な冗長クロックを得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、プラント制御や通信
用コンピュータなど信頼性の高い情報機器のプロセッサ
などに対するクロックを冗長化して信頼性を高めるため
の回路に関するものである。
用コンピュータなど信頼性の高い情報機器のプロセッサ
などに対するクロックを冗長化して信頼性を高めるため
の回路に関するものである。
【０００２】
【従来の技術】ＰＬＬ（フェーズロックトループ）は、
「ＰＬＬの基本と応用」（昭和５３年電機大出版局発
行）のＰＬＬの過渡状態における特性で述べられている
ように、ローパスフィルタの定数を変えてダンピング係
数を変化させることによって応答特性を変えることがで
きる。すなわち、ＰＬＬの入力にクロック信号を入れた
場合には、クロック信号が切り換えなどによって瞬時途
切れても、ローパスフィルタの値を適当に選べばＰＬＬ
の出力信号にはクロック信号が平滑化されて現れる。例
えば図７は、特開昭６２−２９２１７号公報に示された
従来の冗長クロック回路および特開昭６２−５５７１７
号公報に示されたクロックの故障検出回路を合わせた回
路方式を図示したものであり、上記に述べたＰＬＬの原
理をそのままクロックの２重化回路に適用したものであ
る。図７において、クロックＡおよびクロックＢは各々
クロック発振源で２重化構成されており、これらのいず
れかを選択するスイッチ機能であるクロックセレクタを
経由してＰＬＬ回路に入力される。そしてＰＬＬ回路の
出力はクロックを各回路に分配する部分のＣＬＫ分配部
に接続されるとともに、ＰＬＬが正しくロックしている
かどうかを検出するクロック・ロック検出部に入力され
る。
「ＰＬＬの基本と応用」（昭和５３年電機大出版局発
行）のＰＬＬの過渡状態における特性で述べられている
ように、ローパスフィルタの定数を変えてダンピング係
数を変化させることによって応答特性を変えることがで
きる。すなわち、ＰＬＬの入力にクロック信号を入れた
場合には、クロック信号が切り換えなどによって瞬時途
切れても、ローパスフィルタの値を適当に選べばＰＬＬ
の出力信号にはクロック信号が平滑化されて現れる。例
えば図７は、特開昭６２−２９２１７号公報に示された
従来の冗長クロック回路および特開昭６２−５５７１７
号公報に示されたクロックの故障検出回路を合わせた回
路方式を図示したものであり、上記に述べたＰＬＬの原
理をそのままクロックの２重化回路に適用したものであ
る。図７において、クロックＡおよびクロックＢは各々
クロック発振源で２重化構成されており、これらのいず
れかを選択するスイッチ機能であるクロックセレクタを
経由してＰＬＬ回路に入力される。そしてＰＬＬ回路の
出力はクロックを各回路に分配する部分のＣＬＫ分配部
に接続されるとともに、ＰＬＬが正しくロックしている
かどうかを検出するクロック・ロック検出部に入力され
る。
【０００３】この従来の回路方式の動作について説明す
る。まず、クロックセレクタがクロックＡのラインを選
択していて、クロックＡからのクロックがクロックセレ
クタを経由してＰＬＬ回路に入力されているとする。ク
ロックＡが正常に発振していればＰＬＬ回路はこのクロ
ックに同期した信号を出力し、この出力はＣＬＫ分配部
に入力される。そして、このクロックＡが正常に発振し
ているかどうかを検出するのがクロック・ロック検出部
である。クロック・ロック検出部は論理回路からできて
おり、入力Ｌ０とＬＩの２つの位相（Δｔ）が一定の範
囲内（ΔＴ）かどうかのチェックを行い、Δｔ≦ΔＴで
あればクロックが正しくロックしてクロックＡが正常で
あると判断する。一方、Δｔ≧ΔＴであればクロックが
正しくロックしていないと判断して、クロック・ロック
検出部からクロックセレクタに出力を行いクロックＢ側
に切り換える。なお、クロック・ロック検出部の入力Ｌ
０とＬＩの２つの位相（Δｔ）とΔＴの関係を示す波形
図が図８である。
る。まず、クロックセレクタがクロックＡのラインを選
択していて、クロックＡからのクロックがクロックセレ
クタを経由してＰＬＬ回路に入力されているとする。ク
ロックＡが正常に発振していればＰＬＬ回路はこのクロ
ックに同期した信号を出力し、この出力はＣＬＫ分配部
に入力される。そして、このクロックＡが正常に発振し
ているかどうかを検出するのがクロック・ロック検出部
である。クロック・ロック検出部は論理回路からできて
おり、入力Ｌ０とＬＩの２つの位相（Δｔ）が一定の範
囲内（ΔＴ）かどうかのチェックを行い、Δｔ≦ΔＴで
あればクロックが正しくロックしてクロックＡが正常で
あると判断する。一方、Δｔ≧ΔＴであればクロックが
正しくロックしていないと判断して、クロック・ロック
検出部からクロックセレクタに出力を行いクロックＢ側
に切り換える。なお、クロック・ロック検出部の入力Ｌ
０とＬＩの２つの位相（Δｔ）とΔＴの関係を示す波形
図が図８である。
【０００４】
【発明が解決しようとする課題】従来の冗長クロック回
路方式は以上のように構成されているので、クロックの
周波数が若干変化するなどクロックの異常が顕著でない
場合にはクロック・ロック回路では異常が検知できず、
クロック周波数が上昇した場合には各種論理回路のタイ
ミングマージンがなくなって誤動作したり、クロック周
波数が低下した場合には処理速度が遅くなるなどの問題
があった。また、クロックセレクタの切り換え時にはＰ
ＬＬ回路の入力が急激に変化してＰＬＬ出力からは一時
的に周波数の異なるクロックが送出されるため、高速な
クロックが要求される場合や複数のＰＬＬ回路を同期さ
せて動作させる必要がある場合には、不都合の生じる問
題があった。
路方式は以上のように構成されているので、クロックの
周波数が若干変化するなどクロックの異常が顕著でない
場合にはクロック・ロック回路では異常が検知できず、
クロック周波数が上昇した場合には各種論理回路のタイ
ミングマージンがなくなって誤動作したり、クロック周
波数が低下した場合には処理速度が遅くなるなどの問題
があった。また、クロックセレクタの切り換え時にはＰ
ＬＬ回路の入力が急激に変化してＰＬＬ出力からは一時
的に周波数の異なるクロックが送出されるため、高速な
クロックが要求される場合や複数のＰＬＬ回路を同期さ
せて動作させる必要がある場合には、不都合の生じる問
題があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、クロックの異常が顕著でない場
合でも信頼性の高い異常検出を行って待機系クロックに
切り換えることができ、各種論理回路のタイミングマー
ジンの悪化で誤動作したり処理速度が遅くなる問題を解
決するとともに、切り換え時に発生する一時的な周波数
の変化を最小限に抑えることができる冗長クロック回路
を提供することを目的とする。
ためになされたもので、クロックの異常が顕著でない場
合でも信頼性の高い異常検出を行って待機系クロックに
切り換えることができ、各種論理回路のタイミングマー
ジンの悪化で誤動作したり処理速度が遅くなる問題を解
決するとともに、切り換え時に発生する一時的な周波数
の変化を最小限に抑えることができる冗長クロック回路
を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の冗長クロック
回路は、２重化したクロック発生器と、位相比較器、ロ
ーパスフィルタ及び電圧制御型発振器を有するＰＬＬ回
路と、前記ローパスフィルタの出力を所定の電圧値と比
較して発信周波数をチェックする異常検出手段と、この
異常検出手段の出力の多数決をとる多数決回路と、を備
えたものである。
回路は、２重化したクロック発生器と、位相比較器、ロ
ーパスフィルタ及び電圧制御型発振器を有するＰＬＬ回
路と、前記ローパスフィルタの出力を所定の電圧値と比
較して発信周波数をチェックする異常検出手段と、この
異常検出手段の出力の多数決をとる多数決回路と、を備
えたものである。
【０００７】請求項２の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記ローパ
スフィルタと電圧制御型発振器間を遮断できる切換手段
と、前記電圧制御型発振器の入力とグランド間に設けら
れたコンデンサと、を備え、前記クロック発生器の出力
が異常となったとき前記切換手段をオフするものであ
る。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記ローパ
スフィルタと電圧制御型発振器間を遮断できる切換手段
と、前記電圧制御型発振器の入力とグランド間に設けら
れたコンデンサと、を備え、前記クロック発生器の出力
が異常となったとき前記切換手段をオフするものであ
る。
【０００８】請求項３の冗長クロック回路は、請求項２
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備えたことを特徴と
する。
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備えたことを特徴と
する。
【０００９】請求項４の冗長クロック回路は、請求項３
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の出力は安定時のみフィードバックループに
入るように切り換え、待機用の電圧制御型発振器は２重
化したクロック発生器の切り換えの不安定時にフィード
バックループに入るように切り換えることを特徴とする
ものである。
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の出力は安定時のみフィードバックループに
入るように切り換え、待機用の電圧制御型発振器は２重
化したクロック発生器の切り換えの不安定時にフィード
バックループに入るように切り換えることを特徴とする
ものである。
【００１０】請求項５の冗長クロック回路は、請求項４
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に前記系の
出力用の電圧制御型発振器の入力を再び接続すると共
に、前記ＰＬＬ回路のフィードバックループの出力を前
記系の出力用の電圧制御型発振器側に再び切り換えるこ
とを特徴とする。
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に前記系の
出力用の電圧制御型発振器の入力を再び接続すると共
に、前記ＰＬＬ回路のフィードバックループの出力を前
記系の出力用の電圧制御型発振器側に再び切り換えるこ
とを特徴とする。
【００１１】請求項６の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるウインドコンパ
レータと、を備え、このウインドコンパレータの基準電
圧を規定発信周波数における電圧値と一定の差を有する
ウインド電圧値にすることによって前記クロック発生器
の周波数異常を検出することを特徴とする。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるウインドコンパ
レータと、を備え、このウインドコンパレータの基準電
圧を規定発信周波数における電圧値と一定の差を有する
ウインド電圧値にすることによって前記クロック発生器
の周波数異常を検出することを特徴とする。
【００１２】請求項７の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるコンパレータ
と、を備え、このコンパレータの基準電圧を規定発信周
波数における電圧値と一定の差を有するウインド電圧値
にすることによって前記クロック発生器の周波数の低下
を検出することを特徴とする。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるコンパレータ
と、を備え、このコンパレータの基準電圧を規定発信周
波数における電圧値と一定の差を有するウインド電圧値
にすることによって前記クロック発生器の周波数の低下
を検出することを特徴とする。
【００１３】請求項８の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記クロッ
ク発生器の異常を検出する異常検出回路と、を備え、こ
の異常検出回路の出力の多数決をとった信号を片系クロ
ック異常アラーム、前記クロック発生器の異常を検出す
る回路の出力のＯＲをとった信号を軽微アラーム、さら
に前記待機系のクロック発生器に切り換えた後にクロッ
ク発生器の異常を検出する回路からの異常をラッチして
多数決をとった結果の信号をフェイルタイムアラームと
知らせることを特徴とする。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記クロッ
ク発生器の異常を検出する異常検出回路と、を備え、こ
の異常検出回路の出力の多数決をとった信号を片系クロ
ック異常アラーム、前記クロック発生器の異常を検出す
る回路の出力のＯＲをとった信号を軽微アラーム、さら
に前記待機系のクロック発生器に切り換えた後にクロッ
ク発生器の異常を検出する回路からの異常をラッチして
多数決をとった結果の信号をフェイルタイムアラームと
知らせることを特徴とする。
【００１４】請求項９の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、前記クロック発生器の異常を検出する異常検出回路
と、を備え、前記ＰＬＬ回路の出力を２つづつペアとし
てＥＯＲ（エクスクルーシブＯＲ）回路に接続すると共
に、前記ＥＯＲの出力にＡＮＤ回路を設けた各系のクロ
ック発生器の以上を検出する回路のおよび各系の前記Ｐ
ＬＬ回路の出力と共に入力し、さらに各系のＡＮＤ回路
の出力をパルス幅弁別回路により一定以下パルス幅を除
去後、ＯＲ回路により合成して出力することを特徴とす
る。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、前記クロック発生器の異常を検出する異常検出回路
と、を備え、前記ＰＬＬ回路の出力を２つづつペアとし
てＥＯＲ（エクスクルーシブＯＲ）回路に接続すると共
に、前記ＥＯＲの出力にＡＮＤ回路を設けた各系のクロ
ック発生器の以上を検出する回路のおよび各系の前記Ｐ
ＬＬ回路の出力と共に入力し、さらに各系のＡＮＤ回路
の出力をパルス幅弁別回路により一定以下パルス幅を除
去後、ＯＲ回路により合成して出力することを特徴とす
る。
【００１５】
【作用】請求項１の冗長クロック回路は、クロックの異
常が顕著でない場合でも、さらに信頼性の高い異常検出
を行ってクロック発生器の切り換えができる。
常が顕著でない場合でも、さらに信頼性の高い異常検出
を行ってクロック発生器の切り換えができる。
【００１６】請求項２の冗長クロック回路は、一時的な
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
【００１７】請求項３の冗長クロック回路は、一時的な
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
【００１８】請求項４の冗長クロック回路は、一時的な
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
【００１９】請求項５の冗長クロック回路は、クロック
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
【００２０】請求項６の冗長クロック回路は、クロック
の異常が顕著でない場合でも信頼性の高い異常検出がで
きる。
の異常が顕著でない場合でも信頼性の高い異常検出がで
きる。
【００２１】請求項７の冗長クロック回路は、クロック
の異常が顕著でない場合でも信頼性の高いクロック発生
器の周波数低下を検出できる。
の異常が顕著でない場合でも信頼性の高いクロック発生
器の周波数低下を検出できる。
【００２２】請求項８の冗長クロック回路は、故障の予
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
【００２３】請求項９の冗長クロック回路は、各系を合
成した高信頼性のクロックを得ることができる。
成した高信頼性のクロックを得ることができる。
【００２４】
実施例１．以下、この発明の実施例１を図について説明
する。図１のブロック図において、ＳＷＡ、ＳＷＢ−１
〜ＳＷＢ−３、ＳＷＣ−１〜ＳＷＣ−３の各々は切り換
え機構、ＬＰＦはローパスフィルタ、ＡＭＰは増幅器、
ＣＭＰはウインドコンパレータ、ＶＣＯＡおよびＶＣＯ
ＢはＶＣＯ（電圧制御型発振器）である。
する。図１のブロック図において、ＳＷＡ、ＳＷＢ−１
〜ＳＷＢ−３、ＳＷＣ−１〜ＳＷＣ−３の各々は切り換
え機構、ＬＰＦはローパスフィルタ、ＡＭＰは増幅器、
ＣＭＰはウインドコンパレータ、ＶＣＯＡおよびＶＣＯ
ＢはＶＣＯ（電圧制御型発振器）である。
【００２５】図１において、クロック発生器に故障のな
いときは、切り換え機構ＳＷＡがａ側が選択されてお
り、クロック発生器Ａの信号が位相比較器３〜５に入力
にされ、ＶＣＯの出力の位相と比較される。また、クロ
ック発生器に故障のない状態では、切り換え機構ＳＷＢ
−１〜３はオンの状態、切り換え機構ＳＷＣ−１〜３は
ｄ側が選択され、各系クロック出力の出力＃１〜＃３と
同じ信号が各位相比較器３〜５の各々に入力されてい
る。そして位相比較器に入力された信号の位相の変化に
応じた電圧が２３〜２５のラインに出力され、各系とも
ローパスフィルタＬＰＦおよび増幅器ＡＭＰを経由して
ＶＣＯＡおよびＶＣＯＢに入力される。これらＶＣＯＡ
およびＶＣＯＢは電圧制御型発振器であり、入力電圧が
低い場合には低い周波数の電圧、逆に入力電圧が高い場
合には高い周波数が発振出力として得られ、この安定状
態ではクロック発生器Ａと同一位相の同期したクロック
出力を出力＃１〜＃３に得ることができる。
いときは、切り換え機構ＳＷＡがａ側が選択されてお
り、クロック発生器Ａの信号が位相比較器３〜５に入力
にされ、ＶＣＯの出力の位相と比較される。また、クロ
ック発生器に故障のない状態では、切り換え機構ＳＷＢ
−１〜３はオンの状態、切り換え機構ＳＷＣ−１〜３は
ｄ側が選択され、各系クロック出力の出力＃１〜＃３と
同じ信号が各位相比較器３〜５の各々に入力されてい
る。そして位相比較器に入力された信号の位相の変化に
応じた電圧が２３〜２５のラインに出力され、各系とも
ローパスフィルタＬＰＦおよび増幅器ＡＭＰを経由して
ＶＣＯＡおよびＶＣＯＢに入力される。これらＶＣＯＡ
およびＶＣＯＢは電圧制御型発振器であり、入力電圧が
低い場合には低い周波数の電圧、逆に入力電圧が高い場
合には高い周波数が発振出力として得られ、この安定状
態ではクロック発生器Ａと同一位相の同期したクロック
出力を出力＃１〜＃３に得ることができる。
【００２６】次にクロック発生器Ａに異常が発生し、周
波数が低下したことを想定する。このときの図１の動作
を図２の波形図を使って説明する。クロック発生器Ａの
周波数が低下し始めると、位相比較器のクロック発生器
側の入力の位相がＶＣＯＢの出力に比べ遅れが発生して
くるため、位相比較器の出力２３〜２５が低下しＬＰＦ
およびＡＭＰを経由してＶＣＯＡおよびＶＣＯＢの入力
の電圧が低下してくる。そして、一定のウインドゥ電圧
を越えるとウインドコンパレータＣＭＰの状態が変化し
て異常が検知される。このＣＭＰは各系のＶＣＯＡおよ
びＶＣＯＢの入力電圧をチェックしているため、ほぼ同
時に異常を検知して、ラッチ１８で状態が保持される。
このラッチ１８の出力は、多数決回路１９によって３系
統の入力のうち２つ以上で異常が検知されたとき、真の
異常検知信号として各切り換え機構を動作させる。真の
異常検知信号が発生すると、まずＳＷＢ−１〜３をオン
からオフとするとともにＳＷＣ−１〜３をｄ側からｃ側
とする。この過渡状態では、ＶＣＯＢの入力電圧（周波
数制御電圧）の値がコンデンサＣ１〜３の作用により大
きく低下することなく保持されるため、各クロック出力
＃１〜３の周波数変動は最小限ですむ。また、ＣＭＰの
異常検知を多数決処理しているため、信頼性を高めるこ
とができるとともに、ノイズなどによる誤動作を起こさ
なくてすみ、また各系の異常検知の若干の応答の違いを
平滑化することができる。そして、ＳＷＢ−１〜３およ
びＳＷＣ−１〜３の切り換えが完全に行われる時間を加
味した後、ＳＷＡをａ側からｂ側へ切り換え待機系のク
ロックＢにする。ここでクロック発生器Ａからクロック
発生器Ｂに切り換えた直後は、ＳＷＡの切り換え時間だ
けでなくＰＬＬ系が安定するまでの時間がかかり、比較
的大きな出力周波数変化および位相の変化が発生する
が、各クロック出力＃１〜３は上記の状態（コンデンサ
Ｃ１〜３の保持電圧による周波数で発振継続）を保持す
るためこの影響が現れない。
波数が低下したことを想定する。このときの図１の動作
を図２の波形図を使って説明する。クロック発生器Ａの
周波数が低下し始めると、位相比較器のクロック発生器
側の入力の位相がＶＣＯＢの出力に比べ遅れが発生して
くるため、位相比較器の出力２３〜２５が低下しＬＰＦ
およびＡＭＰを経由してＶＣＯＡおよびＶＣＯＢの入力
の電圧が低下してくる。そして、一定のウインドゥ電圧
を越えるとウインドコンパレータＣＭＰの状態が変化し
て異常が検知される。このＣＭＰは各系のＶＣＯＡおよ
びＶＣＯＢの入力電圧をチェックしているため、ほぼ同
時に異常を検知して、ラッチ１８で状態が保持される。
このラッチ１８の出力は、多数決回路１９によって３系
統の入力のうち２つ以上で異常が検知されたとき、真の
異常検知信号として各切り換え機構を動作させる。真の
異常検知信号が発生すると、まずＳＷＢ−１〜３をオン
からオフとするとともにＳＷＣ−１〜３をｄ側からｃ側
とする。この過渡状態では、ＶＣＯＢの入力電圧（周波
数制御電圧）の値がコンデンサＣ１〜３の作用により大
きく低下することなく保持されるため、各クロック出力
＃１〜３の周波数変動は最小限ですむ。また、ＣＭＰの
異常検知を多数決処理しているため、信頼性を高めるこ
とができるとともに、ノイズなどによる誤動作を起こさ
なくてすみ、また各系の異常検知の若干の応答の違いを
平滑化することができる。そして、ＳＷＢ−１〜３およ
びＳＷＣ−１〜３の切り換えが完全に行われる時間を加
味した後、ＳＷＡをａ側からｂ側へ切り換え待機系のク
ロックＢにする。ここでクロック発生器Ａからクロック
発生器Ｂに切り換えた直後は、ＳＷＡの切り換え時間だ
けでなくＰＬＬ系が安定するまでの時間がかかり、比較
的大きな出力周波数変化および位相の変化が発生する
が、各クロック出力＃１〜３は上記の状態（コンデンサ
Ｃ１〜３の保持電圧による周波数で発振継続）を保持す
るためこの影響が現れない。
【００２７】ＰＬＬ系が安定するための一定時間をおい
た後、ＳＷＢ−１〜３をオフからオンに、またＳＷＣ−
１〜３をｃ側からｄ側へ戻す。この状態への変化はクロ
ック発生器の切り換え時の系の不安定な状態が治まった
後であること、およびＶＣＯＢの入力電圧がコンデンサ
Ｃ１〜３の保持電圧によって正常時に近い電圧となって
いることから、比較的短時間で整定する。
た後、ＳＷＢ−１〜３をオフからオンに、またＳＷＣ−
１〜３をｃ側からｄ側へ戻す。この状態への変化はクロ
ック発生器の切り換え時の系の不安定な状態が治まった
後であること、およびＶＣＯＢの入力電圧がコンデンサ
Ｃ１〜３の保持電圧によって正常時に近い電圧となって
いることから、比較的短時間で整定する。
【００２８】この実施例１によれば、ウインドコンパレ
ータは、位相比較後のローパスフィルタ出力と所定の電
圧値と比較することによって発振周波数をチェックする
働きをする。この位相比較後のローパスフィルタ出力に
はクロック発生器の周波数が低い場合には低い電圧が、
逆に周波数が高い場合には高い電圧が現れる特性を示
す。そして、規定発振周波数における電圧値と一定の差
を持つ電圧値をウインドコンパレータの基準電圧にする
ことによって、発振周波数の異常をチェックすることが
できる。また、ＰＬＬの内部のＶＣＯ（電圧制御型発振
器）を２重とすることにより、系の出力用のＶＣＯと、
過渡時の待機用ＶＣＯとを分離することができ、クロッ
ク発生器を切り換える際に発生する位相不安定状態では
系の出力用のＶＣＯの入力を切り離すようにする。な
お、系の出力用のＶＣＯ入力部分のコンデンサの電圧保
持作用により周波数の変動を最小限に抑える。
ータは、位相比較後のローパスフィルタ出力と所定の電
圧値と比較することによって発振周波数をチェックする
働きをする。この位相比較後のローパスフィルタ出力に
はクロック発生器の周波数が低い場合には低い電圧が、
逆に周波数が高い場合には高い電圧が現れる特性を示
す。そして、規定発振周波数における電圧値と一定の差
を持つ電圧値をウインドコンパレータの基準電圧にする
ことによって、発振周波数の異常をチェックすることが
できる。また、ＰＬＬの内部のＶＣＯ（電圧制御型発振
器）を２重とすることにより、系の出力用のＶＣＯと、
過渡時の待機用ＶＣＯとを分離することができ、クロッ
ク発生器を切り換える際に発生する位相不安定状態では
系の出力用のＶＣＯの入力を切り離すようにする。な
お、系の出力用のＶＣＯ入力部分のコンデンサの電圧保
持作用により周波数の変動を最小限に抑える。
【００２９】実施例２．実施例１では、ＶＣＯＡおよび
ＶＣＯＢの入力電圧を検出するのに図３に示すような構
成のウインドコンパレータを用いたが、クロック発生器
の異常が一般的に周波数低下の方向であると判断できる
場合には図４に示すようなコンパレータを用いてもよ
い。このときの基準電圧Ｖref3は、基準となる周波数の
ときの電圧値よりも一定の低い電圧値（周波数が低下し
たことを検知する値）とする。この実施例２によれば、
コンパレータを用いることにより構成を簡略化できる。
ＶＣＯＢの入力電圧を検出するのに図３に示すような構
成のウインドコンパレータを用いたが、クロック発生器
の異常が一般的に周波数低下の方向であると判断できる
場合には図４に示すようなコンパレータを用いてもよ
い。このときの基準電圧Ｖref3は、基準となる周波数の
ときの電圧値よりも一定の低い電圧値（周波数が低下し
たことを検知する値）とする。この実施例２によれば、
コンパレータを用いることにより構成を簡略化できる。
【００３０】実施例３．図５は異常状態に対するアラー
ム系統を示したブロック図である。そして、実施例１に
おける各系の異常検知のウインドコンパレータの出力
を、異常を検知した時点でラッチ１８で状態を保持する
とともに、ＳＷＡをｂにして待機系のクロックにした後
にもラッチ２６でラッチをしておき、ラッチ１８の出力
を多数決回路１９を通した出力を「片系クロックアラー
ム」、ラッチ１８の出力をＯＲ回路２７を通した出力を
「軽微アラーム」、そしてラッチ２６の出力を多数決回
路２８を通した出力を「フェイタルアラーム」として知
らせるようにしたものである。片系クロックアラーム
は、２重系クロックの片方が異常となったことが検出さ
れてそれが多数決回路によって、真の異常信号として待
機系クロック発生器Ｂに切り換わるときに発生する。ま
た、軽微アラームは２重系クロックの片方の異常がどれ
か一つの系で検出された時点で発生する。そして、フェ
イタルアラームは、２重系クロックの片方が異常となり
待機系クロックに切り換えたが、そこでも異常となりこ
の冗長クロック回路全体が使用不能となったことを表す
ことになる。
ム系統を示したブロック図である。そして、実施例１に
おける各系の異常検知のウインドコンパレータの出力
を、異常を検知した時点でラッチ１８で状態を保持する
とともに、ＳＷＡをｂにして待機系のクロックにした後
にもラッチ２６でラッチをしておき、ラッチ１８の出力
を多数決回路１９を通した出力を「片系クロックアラー
ム」、ラッチ１８の出力をＯＲ回路２７を通した出力を
「軽微アラーム」、そしてラッチ２６の出力を多数決回
路２８を通した出力を「フェイタルアラーム」として知
らせるようにしたものである。片系クロックアラーム
は、２重系クロックの片方が異常となったことが検出さ
れてそれが多数決回路によって、真の異常信号として待
機系クロック発生器Ｂに切り換わるときに発生する。ま
た、軽微アラームは２重系クロックの片方の異常がどれ
か一つの系で検出された時点で発生する。そして、フェ
イタルアラームは、２重系クロックの片方が異常となり
待機系クロックに切り換えたが、そこでも異常となりこ
の冗長クロック回路全体が使用不能となったことを表す
ことになる。
【００３１】この実施例３によれば、クロック発生器の
切り換え前と切り換え後の状態をラッチするとともに、
多数決回路およびＯＲ回路を組み合わせ、片系クロック
アラーム、軽微アラーム、そしてフェイタルアラームを
出すようにしたので、故障の予防保全によりアベイラビ
リテイの向上およびメインテナンス性の向上が図られ
る。
切り換え前と切り換え後の状態をラッチするとともに、
多数決回路およびＯＲ回路を組み合わせ、片系クロック
アラーム、軽微アラーム、そしてフェイタルアラームを
出すようにしたので、故障の予防保全によりアベイラビ
リテイの向上およびメインテナンス性の向上が図られ
る。
【００３２】実施例４．図６は実施例１の冗長クロック
回路の３系統のクロック出力を一つの高信頼クロックに
変換するブロック図であり、図１の出力＃１〜＃３が図
６のクロック出力＃１〜３系に対応、また図１のラッチ
１８の出力ライン２９〜３１が図６の＃１〜３系異常検
知に対応している。図６中のＥＯＲはエクスクルーシブ
ＯＲ回路（排他的論理和）、ＡＮＤはＡＮＤ回路（論理
積）、ＯＲはＯＲ回路（論理和）を示す。各ＥＯＲは対
となるクロック出力が一致していれば出力”Ｌ”となっ
て次段のＡＮＤの一つの条件が整うことになる。また、
各系のクロックに異常が検出されないときはこのＡＮＤ
のもう一つの条件が整うことになる。この２つの条件が
整ったとき、各系のクロックがＡＮＤから出力され次段
のＯＲから合わさって高信頼クロックとして出力され
る。ＡＮＤから出力される信号はクロックの異常がない
ときのみ出力され、また対となる系のクロックの位相が
ある程度以上ずれているときにはパルス幅弁別回路によ
りブロックされるため、２重で異常クロックが防止でき
る。
回路の３系統のクロック出力を一つの高信頼クロックに
変換するブロック図であり、図１の出力＃１〜＃３が図
６のクロック出力＃１〜３系に対応、また図１のラッチ
１８の出力ライン２９〜３１が図６の＃１〜３系異常検
知に対応している。図６中のＥＯＲはエクスクルーシブ
ＯＲ回路（排他的論理和）、ＡＮＤはＡＮＤ回路（論理
積）、ＯＲはＯＲ回路（論理和）を示す。各ＥＯＲは対
となるクロック出力が一致していれば出力”Ｌ”となっ
て次段のＡＮＤの一つの条件が整うことになる。また、
各系のクロックに異常が検出されないときはこのＡＮＤ
のもう一つの条件が整うことになる。この２つの条件が
整ったとき、各系のクロックがＡＮＤから出力され次段
のＯＲから合わさって高信頼クロックとして出力され
る。ＡＮＤから出力される信号はクロックの異常がない
ときのみ出力され、また対となる系のクロックの位相が
ある程度以上ずれているときにはパルス幅弁別回路によ
りブロックされるため、２重で異常クロックが防止でき
る。
【００３３】この実施例４によれば、対となる系のクロ
ックのエクスクルーシブＯＲ、異常検知信号、および各
系のクロック出力のＡＮＤをとりパルス幅弁別回路を組
み合わせることにより、各系を合成した高信頼のクロッ
クを得ることができる。
ックのエクスクルーシブＯＲ、異常検知信号、および各
系のクロック出力のＡＮＤをとりパルス幅弁別回路を組
み合わせることにより、各系を合成した高信頼のクロッ
クを得ることができる。
【００３４】
【発明の効果】請求項１の冗長クロック回路は、２重化
したクロック発生器と、位相比較器、ローパスフィルタ
及び電圧制御型発振器を有するＰＬＬ回路と、前記ロー
パスフィルタの出力を所定の電圧値と比較して発信周波
数をチェックする異常検出手段と、この異常検出手段の
出力の多数決をとる多数決回路と、を備えた構成にした
ので、クロックの異常が顕著でない場合でも、信頼性の
高い異常検出を行ってクロック発生器の切り換えができ
る。
したクロック発生器と、位相比較器、ローパスフィルタ
及び電圧制御型発振器を有するＰＬＬ回路と、前記ロー
パスフィルタの出力を所定の電圧値と比較して発信周波
数をチェックする異常検出手段と、この異常検出手段の
出力の多数決をとる多数決回路と、を備えた構成にした
ので、クロックの異常が顕著でない場合でも、信頼性の
高い異常検出を行ってクロック発生器の切り換えができ
る。
【００３５】請求項２の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記ローパ
スフィルタと電圧制御型発振器間を遮断できる切換手段
と、前記電圧制御型発振器の入力とグランド間に設けら
れたコンデンサと、を備え、前記クロック発生器の出力
が異常となったとき前記切換手段をオフする構成にした
ので、一時的な周波数の変化を最小限にした安定かつ高
精度な冗長クロックを得ることができる。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記ローパ
スフィルタと電圧制御型発振器間を遮断できる切換手段
と、前記電圧制御型発振器の入力とグランド間に設けら
れたコンデンサと、を備え、前記クロック発生器の出力
が異常となったとき前記切換手段をオフする構成にした
ので、一時的な周波数の変化を最小限にした安定かつ高
精度な冗長クロックを得ることができる。
【００３６】請求項３の冗長クロック回路は、請求項３
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備えた構成にしたの
で、一時的な周波数の変化を最小限にした安定かつ高精
度な冗長クロックを得ることができる。
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備えた構成にしたの
で、一時的な周波数の変化を最小限にした安定かつ高精
度な冗長クロックを得ることができる。
【００３７】請求項４の冗長クロック回路は、請求項４
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の出力は安定時のみフィードバックループに
入るように切り換え、待機用の電圧制御型発振器は２重
化したクロック発生器の切り換えの不安定時にフィード
バックループに入るように切り換える構成にしたので、
一時的な周波数の変化を最小限にした安定かつ高精度な
冗長クロックを得ることができる。
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の出力は安定時のみフィードバックループに
入るように切り換え、待機用の電圧制御型発振器は２重
化したクロック発生器の切り換えの不安定時にフィード
バックループに入るように切り換える構成にしたので、
一時的な周波数の変化を最小限にした安定かつ高精度な
冗長クロックを得ることができる。
【００３８】請求項５の冗長クロック回路は、請求項５
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に前記系の
出力用の電圧制御型発振器の入力を再び接続すると共
に、前記ＰＬＬ回路のフィードバックループの出力を前
記系の出力用の電圧制御型発振器側に再び切り換える構
成にしたので、クロック発生器の切り換え直後の比較的
大きな出力周波数変化および位相変化が発生してもその
影響が現れない。
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に前記系の
出力用の電圧制御型発振器の入力を再び接続すると共
に、前記ＰＬＬ回路のフィードバックループの出力を前
記系の出力用の電圧制御型発振器側に再び切り換える構
成にしたので、クロック発生器の切り換え直後の比較的
大きな出力周波数変化および位相変化が発生してもその
影響が現れない。
【００３９】請求項６の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるウインドコンパ
レータと、を備え、このウインドコンパレータの基準電
圧を規定発信周波数における電圧値と一定の差を有する
ウインド電圧値にすることによって前記クロック発生器
の周波数異常を検出する構成にしたので、クロックの異
常が顕著でない場合でも信頼性の高い異常検出ができ
る。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるウインドコンパ
レータと、を備え、このウインドコンパレータの基準電
圧を規定発信周波数における電圧値と一定の差を有する
ウインド電圧値にすることによって前記クロック発生器
の周波数異常を検出する構成にしたので、クロックの異
常が顕著でない場合でも信頼性の高い異常検出ができ
る。
【００４０】請求項７の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるコンパレータ
と、を備え、このコンパレータの基準電圧を規定発信周
波数における電圧値と一定の差を有するウインド電圧値
にすることによって前記クロック発生器の周波数の低下
を検出する構成にしたので、クロックの異常が顕著でな
い場合でも信頼性の高いクロック発生器の周波数低下を
検出できる。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記電圧制
御型発振器の入力への信号が入力されるコンパレータ
と、を備え、このコンパレータの基準電圧を規定発信周
波数における電圧値と一定の差を有するウインド電圧値
にすることによって前記クロック発生器の周波数の低下
を検出する構成にしたので、クロックの異常が顕著でな
い場合でも信頼性の高いクロック発生器の周波数低下を
検出できる。
【００４１】請求項８の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記クロッ
ク発生器の異常を検出する異常検出回路と、を備え、こ
の異常検出回路の出力の多数決をとった信号を片系クロ
ック異常アラーム、前記クロック発生器の異常を検出す
る回路の出力のＯＲをとった信号を軽微アラーム、さら
に前記待機系のクロック発生器に切り換えた後にクロッ
ク発生器の異常を検出する回路からの異常をラッチして
多数決をとった結果の信号をフェイルタイムアラームと
知らせる構成にしたので、故障の予防保全によりアベイ
ラビリティの向上およびメインテナンス性の向上が図ら
れる。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有するＰＬＬ回路と、前記クロッ
ク発生器の異常を検出する異常検出回路と、を備え、こ
の異常検出回路の出力の多数決をとった信号を片系クロ
ック異常アラーム、前記クロック発生器の異常を検出す
る回路の出力のＯＲをとった信号を軽微アラーム、さら
に前記待機系のクロック発生器に切り換えた後にクロッ
ク発生器の異常を検出する回路からの異常をラッチして
多数決をとった結果の信号をフェイルタイムアラームと
知らせる構成にしたので、故障の予防保全によりアベイ
ラビリティの向上およびメインテナンス性の向上が図ら
れる。
【００４２】請求項９の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、前記クロック発生器の異常を検出する異常検出回路
と、を備え、前記ＰＬＬ回路の出力を２つづつペアとし
てＥＯＲ（エクスクルーシブＯＲ）回路に接続すると共
に、前記ＥＯＲの出力にＡＮＤ回路を設けた各系のクロ
ック発生器の異常を検出する回路のおよび各系の前記Ｐ
ＬＬ回路の出力と共に入力し、さらに各系のＡＮＤ回路
の出力をパルス幅弁別回路により一定以下パルス幅を除
去後、ＯＲ回路により合成して出力する構成にしたの
で、各系を合成した高信頼性のクロックを得ることがで
きる。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、前記クロック発生器の異常を検出する異常検出回路
と、を備え、前記ＰＬＬ回路の出力を２つづつペアとし
てＥＯＲ（エクスクルーシブＯＲ）回路に接続すると共
に、前記ＥＯＲの出力にＡＮＤ回路を設けた各系のクロ
ック発生器の異常を検出する回路のおよび各系の前記Ｐ
ＬＬ回路の出力と共に入力し、さらに各系のＡＮＤ回路
の出力をパルス幅弁別回路により一定以下パルス幅を除
去後、ＯＲ回路により合成して出力する構成にしたの
で、各系を合成した高信頼性のクロックを得ることがで
きる。
【図１】この発明による冗長クロック回路の実施例１の
ブロック図である。
ブロック図である。
【図２】その動作を説明するための波形図である。
【図３】そのウインドコンパレータの構成を示すブロッ
ク図である。
ク図である。
【図４】その実施例２のコンパレータの構成を示すブロ
ック図である。
ック図である。
【図５】その実施例３のブロック図である。
【図６】この実施例４のブロック図である。
【図７】従来の冗長クロック回路を示すブロック図であ
る。
る。
【図８】その動作を示す波形図である。
１，２ クロック発生器 ３〜５ 位相比較器 １２〜１７ ＶＣＯ １８，２６ ラッチ １９ 多数決回路 ２０〜２２ ローパスフィルタ ＡＭＰ 増幅器 Ｃ１〜３ コンデンサ ＣＭＰ ウインドコンパレータ ＳＷＡ，ＳＷＢ−１〜ＳＷＢ−３，ＳＷＣ−１〜ＳＷＣ
−３ 切換機構
−３ 切換機構
Claims (9)
- 【請求項１】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有するＰ
ＬＬ回路と、前記ローパスフィルタの出力を所定の電圧
値と比較して発信周波数をチェックする異常検出手段
と、この異常検出手段の出力の多数決をとる多数決回路
と、を備えた冗長クロック回路。 - 【請求項２】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有するＰ
ＬＬ回路と、前記ローパスフィルタと電圧制御型発振器
間を遮断できる切換手段と、前記電圧制御型発振器の入
力とグランド間に設けられたコンデンサと、を備え、前
記クロック発生器の出力が異常となったとき前記切換手
段をオフすることを特徴とする冗長クロック回路。 - 【請求項３】 電圧制御型発振器は系の出力用と過渡時
の待機用の２個備えたことを特徴とする請求項２記載の
冗長クロック回路。 - 【請求項４】 系の出力用の電圧制御型発振器の出力は
安定時のみフィードバックループに入るように切り換
え、待機用の電圧制御型発振器は２重化したクロック発
生器の切り換えの不安定時にフィードバックループに入
るように切り換えることを特徴とする請求項３記載の冗
長クロック回路。 - 【請求項５】 系の出力用の電圧制御型発振器の入力を
クロックの異常が検出された直後に遮断すると共に、Ｐ
ＬＬ回路のフィードバックループの出力を過渡時の待機
用の電圧制御型発振器側に切り換え、この切り換えの時
間の遅延時間を加味した後２重化したクロック発生器の
出力を待機系に切り換え、さらに切り換え後に系が安定
するまでの時間経過後に前記系の出力用の電圧制御型発
振器の入力を再び接続すると共に、前記ＰＬＬ回路のフ
ィードバックループの出力を前記系の出力用の電圧制御
型発振器側に再び切り換えることを特徴とする請求項４
記載の冗長クロック回路。 - 【請求項６】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有するＰ
ＬＬ回路と、前記電圧制御型発振器の入力への信号が入
力されるウインドコンパレータと、を備え、このウイン
ドコンパレータの基準電圧を規定発信周波数における電
圧値と一定の差を有するウインド電圧値にすることによ
って前記クロック発生器の周波数異常を検出することを
特徴とする冗長クロック回路。 - 【請求項７】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有するＰ
ＬＬ回路と、前記電圧制御型発振器の入力への信号が入
力されるコンパレータと、を備え、このコンパレータの
基準電圧を規定発信周波数における電圧値と一定の差を
有するウインド電圧値にすることによって前記クロック
発生器の周波数の低下を検出することを特徴とする冗長
クロック回路。 - 【請求項８】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有するＰ
ＬＬ回路と、前記クロック発生器の異常を検出する異常
検出回路と、を備え、この異常検出回路の出力の多数決
をとった信号を片系クロック異常アラーム、前記クロッ
ク発生器の異常を検出する回路の出力のＯＲをとった信
号を軽微アラーム、さらに前記待機系のクロック発生器
に切り換えた後にクロック発生器の異常を検出する回路
からの異常をラッチして多数決をとった結果の信号をフ
ェイルタイムアラームと知らせることを特徴とする冗長
クロック回路。 - 【請求項９】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有する３
系統以上のＰＬＬ回路と、前記クロック発生器の異常を
検出する異常検出回路と、を備え、前記ＰＬＬ回路の出
力を２つづつペアとしてＥＯＲ（エクスクルーシブＯ
Ｒ）回路に接続すると共に、前記ＥＯＲの出力にＡＮＤ
回路を設けた各系のクロック発生器の以異常を検出する
回路のおよび各系の前記ＰＬＬ回路の出力と共に入力
し、さらに各系のＡＮＤ回路の出力をパルス幅弁別回路
により一定以下パルス幅を除去後、ＯＲ回路により合成
して出力することを特徴とする冗長クロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33265793A JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33265793A JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193495A true JPH07193495A (ja) | 1995-07-28 |
| JP3181457B2 JP3181457B2 (ja) | 2001-07-03 |
Family
ID=18257420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33265793A Expired - Fee Related JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181457B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239984A1 (ja) * | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
-
1993
- 1993-12-27 JP JP33265793A patent/JP3181457B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239984A1 (ja) * | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
| JP2019220763A (ja) * | 2018-06-15 | 2019-12-26 | 三菱重工業株式会社 | 半導体装置 |
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