JP6075192B2 - 電子回路 - Google Patents

Description

本発明は、電子回路に関し、例えば判定回路を含む電子回路に関する。

アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路が知られている。Ａ／Ｄ変換回路として、差動入力信号が入力する差動対のテール電流の比を異ならせることが知られている（例えば特許文献１および２）。非同期型受信回路において、サンプリングされた入力データを補間することにより補間データを生成することが知られている（例えば特許文献３）。

特開２００３−１５８４５６号公報 特開２０１１−２９９８３号公報 特開２０１２−１４７０７９号公報

例えば、サンプリングされた入力データから補間データを生成する際には、入力データを重み付けして合成することにより補間データを生成する。補間データをデジタル化するために判定する。重み付けと判定を行なうための回路は大型化する。

本電子回路は、データの重み付けと判定とを行なう回路の小型化を目的とする。

第１入力信号と第２入力信号とを変更可能な係数に基づき重み付けし合成した第１電流を生成し、前記第１入力信号の反転信号である第１反転信号と前記第２入力信号の反転信号である第２反転信号とを前記係数に基づき重み付けし合成した第２電流を生成する重み付け回路と、前記第１電流と前記第２電流とを比較することにより、出力信号のハイおよびローを判定する判定回路と、を具備することを特徴とする電子回路を用いる。

本電子回路によれば、データの重み付けと判定とを行なう回路の小型化することができる。

図１は、受信回路を示すブロック図である。 図２は、時間に対する信号を示す図である。 図３は、比較例に係る補間回路の一部を示す回路図である。 図４は、比較例における各スイッチの動作を示すタイミングチャートである。 図５は、比較例に係る補間回路の一部の動作を示す回路図（その１）である。 図６は、比較例に係る補間回路の一部の動作を示す回路図（その２）である。 図７は、比較例に係る補間回路の一部の動作を示す回路図（その３）である。 図８は、比較例に係る補間回路の一部の動作を示す回路図（その４）である。 図９は、比較例に係る補間回路の回路図である。 図１０は、比較例におけるタイミングチャートである。 図１１は、実施例が用いられる補間回路の一部を示すブロック図である。 図１２は、実施例が用いられる補間回路の回路図である。 図１３は、実施例が用いられる補間回路におけるタイミングチャートである。 図１４は、実施例１に係る電子回路を示す回路図である。 図１５は、実施例２に係る電子回路を示す回路図である。 図１５は、実施例３に係る電子回路を示す回路図である。 図１６は、実施例４に係る電子回路を示す回路図である。 図１７は、実施例５に係る電子回路を示す回路図である。 図１８は、実施例６に係る電子回路を示す回路図である。

まず、実施例に係る電子回路が用いられる補間回路を有する非同期型受信回路について説明する。図１は、補間回路を含む受信回路のブロック図である。図１を参照し、受信回路１００は、補間回路１２、判定回路１４、検出回路１６、ローパスフィルタ（ＬＰＦ）１８を備えている。補間回路１２は、データ点とバウンダリ点とを含み、時系列に入力される入力データから補間コード（Interpolation Code）に基づき補間データを生成する。判定回路１４は、補間データを参照値と比較することにより、ハイレベルかローレベルかを判定する。これにより、判定回路１４は、出力データを生成する。検出回路１６は、出力データのバウンダリ点に基づき出力データの位相を検出し検出信号を出力する。ＬＰＦ１８は、検出信号をフィルタリングし、補間コードとする。受信回路１００としては、例えばＣＤＲ（Clock Data Recovery）回路を用いることができる。

図２は、時間に対する信号を示す図である。以下の補間回路においては、１ユニットインターバルにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。図２を参照し、Ｓｎは時系列に入力された入力データに対応する。補間回路１２は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する（ｎは自然数）。補間コードｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。これにより、入力データの位相と合った補間データを生成することができる。このように、補間コードｋは、入力データを重み付けする係数である。２ｘ方式においては、データ点Ｄとバウンダリ点Ｂが交互に生成される。データ点は受信回路以降の回路においてデジタルデータとして扱われる点であり、バウンダリ点はデータが遷移する点である。２ｘ方式においては、例えばデータ点はバウンダリ点の中間点となる。

次に、非同期型受信回路の補間回路の比較例について説明する。比較例においては、実施例に係る電子回路は用いられていない。図３は、比較例に係る補間回路の一部を示す回路図であり、時系列に隣接する２つの入力データから１つの補間データを生成する回路を示す。図３を参照し、補間回路１２の一部は、ｇｍ回路３０ａおよび３０ｂ、サンプリング回路１３を備えている。サンプリング回路１３は、スイッチ３２ａ、３２ｂ、３４ａ、３４ｂおよび３５、可変容量３６および３８並びにＡ／Ｄ（アナログデジタル変換器）４０を備えている。入力ＶｉｎとノードＮ１との間は２つの経路に分岐されている。一方の経路において、ｇｍ回路３０ａ、スイッチ３２ａおよび可変容量３６が直列に電気的に接続されている。ｇｍ回路３０ａは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ａは、ｇｍ回路３０ａの出力端子と可変容量３６の一端との間に電気的に接続されている。スイッチ３４ａは、可変容量３６の一端と電源Ｖｄｄとの間に電気的に接続されている。可変容量３６の他端がノードＮ１と接続されている。

他方の経路において、ｇｍ回路３０ｂ、スイッチ３２ｂおよび可変容量３８が直列に電気的に接続されている。ｇｍ回路３０ｂは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ｂは、ｇｍ回路３０ｂの出力端子と可変容量３８の一端との間に電気的に接続されている。スイッチ３４ｂは、可変容量３８の一端と電源Ｖｄｄとの間に電気的に接続されている。可変容量３８の他端がノードＮ１と接続されている。スイッチ３５は、ノードＮ１とグランドとの間に電気的に接続されている。ノードＮ１がＡ／Ｄ４０に接続される。スイッチ３２ａ、３２ｂ、３４ａ、３４ｂおよび３５はそれぞれクロックＣＫｎ−１、ＣＫｎ、ＣＬＫＨ、ＣＬＫＨおよびＣＬＫＲがハイのときオンし、ローのときオフする。可変容量３６は１−ｋに対応する容量値となり、ｋに対応する容量３７は容量値に寄与しない。可変容量３８はｋに対応する容量値となり、１−ｋに対応する容量３９は容量値に寄与しない。

図４は、比較例における各スイッチの動作を示すタイミングチャートである。図５から図８は、比較例に係る補間回路の一部の動作を示す回路図である。図５から図８における容量３６および３８内のハッチングは、容量３６および３８に蓄積された電荷量を示す。ハッチングの面積は蓄積された電荷量に対応する。図４および図５を参照し、時間ｔ１とｔ２との間の期間において、ＣＬＫＨ、ＣＬＫＲ、ＣＬＫｎ−１およびＣＬＫｎは、それぞれハイ、ハイ、ローおよびローである。この期間においては、電源Ｖｄｄとグランドとの間に可変容量３６および３８がそれぞれ直列に電気的に接続される。これにより、可変容量３６および３８が充電される。

図４および図６を参照し、時間ｔ３とｔ５との間の期間において、ＣＬＫＨ、ＣＬＫＲおよびＣＬＫｎ−１は、それぞれロー、ハイおよびハイである。この期間においては、可変容量３６がｇｍ回路３０ａとグランドとの間に直列に電気的に接続される。これにより、可変容量３６から矢印５６のように電荷が引き抜かれる。よって、可変容量３６には、時間ｔ３とｔ５との間の期間の電圧入力信号Ｖｉｎ（入力データＳｎ−１に相当する）に対応する電荷が蓄積される。

図４および図７を参照し、時間ｔ４とｔ６との間の期間において、ＣＬＫＨ、ＣＬＫＲおよびＣＬＫｎは、それぞれロー、ハイおよびハイである。この期間においては、可変容量３８がｇｍ回路３０ｂとグランドとの間に直列に電気的に接続される。これにより、可変容量３８から矢印５８のように電荷が引き抜かれる。よって、可変容量３８には、時間ｔ４とｔ６との間の期間の入力信号Ｖｉｎ（入力データＳｎに相当する）に対応する電荷が蓄積される。

図４および図８を参照し、時間ｔ７とｔ８との間の期間において、ＣＬＫＨ、ＣＬＫＲ、ＣＬＫｎ−１およびＣＬＫｎは、それぞれハイ、ロー、ローおよびローである。この期間においては、電源ＶｄｄとノードＮ１との間に可変容量３６および３８が並列に電気的に接続される。ノードＮ１は、グランドから遮断される。これにより、可変容量３６および３８に蓄積された電荷が合成される。よって、ノードＮ１の電圧が補間データＤｎに相当する値となる。Ａ／Ｄ４０はノードＮ１の電圧をデジタル値に変換して出力する。

以上のようにして、入力データＳｎ−１およびＳｎから補間データＤｎが生成される。

図９は、比較例に係る補間回路の回路図である。図９を参照し、補間回路１２は、ｇｍ回路３０ａおよび３０ｂと複数のサンプリング回路１３ａおよび１３ｂを備えている。隣接するサンプリング回路１３ａおよび１３ｂは、スイッチ３２を共有している。スイッチ３２は、スイッチ３１ａと３１ｂとが直列に接続されている。サンプリング回路１３ａおよび１３ｂは、それぞれ複数（例えばＮｃ個：図９では３２個）のスライス４７を備えている。各スライス４７は、スイッチ３４、４１および４２、キャパシタ４３を備えている。スイッチ４１は入力データＳｎ−１（サンプリング回路１３ａではＳ３）を出力するスイッチ３２とキャパシタ４３の一端との間に接続されている。スイッチ４２は入力データＳｎ（サンプリング回路１３ａではＳ４）を出力するスイッチ３２とキャパシタ４３の一端との間に接続されている。キャパシタ４３の他端は出力ノードＮ１に接続されている。スイッチ３４は、図６のスイッチ３４と同じであり、キャパシタ４３の一端（ノードＮ０）と電源Ｖｃｃとの間に接続されている。なお、スイッチ３４が各スライス４７に設けられているのは、全てのキャパシタ４３を充電することを可能とするためである。

Ｎｃ個のスライス４７は並列に接続されている。Ｎｃ個のスライス４７のキャパシタ４３の容量値は同じである。スイッチ４１と４２は、互いに相補的にオンオフする。すなわち、スイッチ４１がオンのときスイッチ４２はオフであり、スイッチ４１がオフときスイッチ４２はオンである。これにより、スイッチ４１がオンしたスライス４７のキャパシタ４３は並列に入力データＳｎ−１に相当するスイッチ３２に接続され、これらのスライス４７のキャパシタ４３は可変容量３６に対応する。スイッチ４２がオンしたスライス４７のキャパシタ４３は並列に入力データＳｎに相当するスイッチ３２に接続され、これらのスライス４７のキャパシタ４３は可変容量３８に対応する。よって、可変容量３６と可変容量３８との容量値の和は同じとなる。ｋを０から１とし、Ｎｃ個のスライス４７のうち、Ｎｃ×（１−ｋ）個のスライス４７のスイッチ４１をオンし、Ｎｃ×ｋ個のスイッチ４２をオンする。これにより、出力ノード３Ｎ１には、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに比例する電圧が生成される。Ａ／Ｄ４０はノードＮ１の電圧を補間データＤｎとして出力する。

図１０は、比較例におけるタイミングチャートである。信号φｎ（φ１からφ８を図示）は、スイッチ３１ａを制御する信号である。信号φｓ０ｎ（φｓ０２からφｓ０５を図示）は、スイッチ３１ｂを制御する信号である。信号φｒ０ｎおよびφｈ０ｎは、それぞれスイッチ３５および３４を制御する信号である。信号φｄ０ｎはＡ／Ｄ４０にサンプリングさせる信号である。φｒ０ｎ、φｈ０ｎおよびφｄ０ｎの例としてφｒ０４、φｈ０４およびφｄ０４を図示している。ｎ＝４以外のφｒ０ｎ、φｈ０ｎおよびφｄ０ｎは、φｎおよびφｓ０ｎと同様にｎにより遅延する信号である。例えばφｒ０４はφｓ０４と同じ信号である。φｈ０４はφｓ０６の反転信号と同じ信号である。φｄ０４はφｓ０３と同じ信号である。

電圧Ｖ１およびＶ２は、それぞれノードＮ０およびＮ１の電圧である。Ｖ１のハイレベルはＶｄｄであり、Ｖ２のローレベルはグランドである。Ｄｏは出力データを示す。

時間ｔ１からｔ２の期間において、図５と同様に、可変容量３６および３８を充電する。このとき、ノードＮ０の電圧Ｖ１はＶｄｄとなる。ノードＮ１の電圧Ｖ２はグランドとなる。時間ｔ３とｔ５との期間においては、Ｓ３に相当するスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、図６と同様に、可変容量３６の電荷が引き抜かれる。時間ｔ５においては、電圧Ｖ１は入力データＳ３に相当する電圧となる。時間ｔ４とｔ６との期間においては、Ｓ４に相当するスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、図７と同様に、可変容量３８の電荷が引き抜かれる。時間ｔ７とｔ８との期間においては、図８と同様に、スイッチ３５がオフし、スイッチ３４がオンする。これにより、ノードＮ１の電圧Ｖ２上昇し、時間ｔ１１以降において、電圧Ｖ２が補間データＤ４に相当する電圧となる。時間ｔ１２において、φｄ０４がアップし、Ａ／Ｄ４０は、電圧Ｖ２をサンプリングする。補間データＤ４は出力データＤｏのバウンダリのデータに対応する。他の補間データＤｎも同様に生成される。

比較例においては、図９に示すように、スイッチ４１および４２が信号の伝搬するラインに直列に接続される。このため、信号の損失が生じる。また、スイッチ４１および４２は、スライス４７毎に設けられるためスイッチの数が増大してしまう。さらに、図１０に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ３およびφ４のいずれもがオンすることになる。

以下に、上記比較例を改善するため、実施例が用いられた補間回路について説明する。

図１１は、実施例が用いられる補間回路の一部を示すブロック図である。図１１を参照し、時系列に隣接する２つの入力データから１つの補間データを生成する回路を示す。図１１を参照し、補間回路１２の一部は、ｇｍ回路３０ａおよび３０ｂ、サンプリング回路１３を備えている。サンプリング回路１３は、スイッチ３２ａ、３２ｂ、３４ａ、３４ｂ、３５ａおよび３５ｂ、キャパシタ４４ａおよび４４ｂおよび生成回路４５を備えている。キャパシタ４４ａおよび４４ｂは、容量値が固定のキャパシタである。入力ＶｉｎとノードＮ０１との間には、ｇｍ回路３０ａ、スイッチ３２ａおよびキャパシタ４４ａが直列に電気的に接続されている。ｇｍ回路３０ａは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ａは、ｇｍ回路３０ａの出力端子とキャパシタ４４ａの一端（ノードＮ００）との間に電気的に接続されている。キャパシタ４４ａの他端がノードＮ０１と接続されている。スイッチ３４ａは、ノードＮ００と電源Ｖｄｄとの間に電気的に接続されている。スイッチ３５ａは、ノードＮ０１とグランドとの間に電気的に接続されている。

入力ＶｉｎとノードＮ０３との間には、ｇｍ回路３０ｂ、スイッチ３２ｂおよびキャパシタ４４ｂが直列に電気的に接続されている。ｇｍ回路３０ｂは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ｂは、ｇｍ回路３０ｂの出力端子とキャパシタ４４ｂの一端（ノードＮ０２）との間に電気的に接続されている。スイッチ３４ｂは、ノードＮ０２と電源Ｖｄｄとの間に電気的に接続されている。キャパシタ４４ｂの他端がノードＮ０３と接続されている。スイッチ３５ｂは、ノードＮ０３とグランドとの間に電気的に接続されている。ノードＮ０１とＮ０３とが生成回路４５に入力する。生成回路４５は、ノードＮ０１とＮ０３との電圧を補間コードに基づき重み付けし合成することにより補間データを生成する。

図１２は、実施例が用いられる補間回路の回路図である。図１２を参照し、補間回路１２は、ｇｍ回路３０ａおよび３０ｂと複数の保持回路Ｂｎ（ｎは自然数であり、図１２では、Ｂ３からＢ５を図示）を備えている。保持回路Ｂｎは、スイッチ３２、３４、３５およびキャパシタ４４を有し、時系列に入力する入力データＳｎを保持する。補間データＤｎを出力するサンプリング回路１３は、保持回路Ｂｎ−１およびＢｎを有している。例えば、補間データＤ４を出力するサンプリング回路１３と補間データＤ５を出力するサンプリング回路１３は、保持回路Ｂ４を共有している。図９と同様に、各保持回路Ｂｎにおいて、スイッチ３２は、スイッチ３１ａと３１ｂとが直列に接続されている。生成回路４５は、重み付け回路４６と判定回路４８とを備えている。

キャパシタ４４には、スイッチ３２がオンしたときに対応する入力データＳｎ相当の電荷が蓄積される。よって、ノードＮ０１およびＮ０３の電圧は、入力データＳ３およびＳ４に対応する電圧Ｖ１およびＶ３となる。重み付け回路４６は、ノードＮ０１およびＮ０３の電圧Ｖ１およびＶ２を、補間コードに基づき合成する。判定回路４８は、重み付け回路４６の出力を参照値と比較することにより、デジタル信号（ハイまたはロー）に変換する。なお、キャパシタ４４の容量値は互いにほぼ同じであることが好ましい。

図１３は、実施例が用いられる補間回路におけるタイミングチャートである。信号φｎ（φ１からφ５を図示）は、保持回路Ｂｎにおけるスイッチ３１ａを制御する信号である。信号φｓ０ｎ（φｓ０３からφｓ０５を図示）は、保持回路Ｂｎにおけるスイッチ３１ｂを制御する信号である。信号φｒ０ｎおよびφｈ０ｎは、それぞれ保持回路Ｂｎにおけるスイッチ３５および３４を制御する信号である。信号φｄ０ｎは補間データＤｎを出力する判定回路４８に入力するサンプリング信号である。φｒ０ｎ、φｈ０ｎおよびφｄ０ｎの例としてφｒ０４、φｈ０４およびφｄ０４を図示している。ｎ＝４以外のφｒ０ｎ、φｈ０ｎおよびφｄ０ｎは、φｎおよびφｓ０ｎと同様にｎにより一定期間遅延する信号である。例えばφｒ０４はφｓ０４と同じ信号である。φｈ０４はφｓ０６の反転信号と同じ信号である。φｄ０４はφｓ０３と同じ信号である。

電圧Ｖ０からＶ４は、それぞれノードＮ００からＮ０３の電圧である。Ｖ０およびＶ２のハイレベルはＶｄｄであり、Ｖ１およびＶ３のローレベルはグランドである。Ｄｏは出力データを示す。

時間ｔ１からｔ２の期間において、φｒ０４とφｈ０４とがハイレベルであり、保持回路Ｂ４のスイッチ３４と３５とがオンする。これにより保持回路Ｂ４のキャパシタ４４が充電される。このとき、ノードＮ０２の電圧Ｖ２はＶｄｄとなり、ノードＮ０３の電圧Ｖ３はグランド電位となる。図示していないが、φｒ０３とφｈ０３とがハイレベルとなる期間において、保持回路Ｂ３のノードＮ００の電圧Ｖ０はＶｄｄとなり、ノードＮ０１の電圧Ｖ１はグランド電位となる。時間ｔ３とｔ５との期間においては、φ３とφｓ０３とがハイレベルとなり、保持回路Ｂ３のスイッチ３１ａと３１ｂとがともにオンする。これにより、保持回路Ｂ３のキャパシタ４４の電荷が引き抜かれる。時間ｔ５において、電圧Ｖ０は入力データＳ３に相当する電圧となる。時間ｔ４とｔ６との期間においては、保持回路Ｂ４のスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、保持回路Ｂ４のキャパシタ４４が引き抜かれる。時間ｔ６において、電圧Ｖ２は入力データＳ４に相当する電圧となる。

時間ｔ７とｔ８との期間においては、保持回路Ｂ４のスイッチ３５がオフし、スイッチ３４がオンする。これにより、ノードＮ０３の電圧Ｖ１上昇し、時間ｔ１１以降において、電圧Ｖ３が入力データＳ４に相当する電圧となる。同様に、保持回路Ｂ３において、時間ｔ１３以降において、電圧Ｖ１が入力データＳ３に相当する電圧となる。重み付け回路４６は、電圧Ｖ１とＶ３とを重み付けし合成する。時間ｔ１２において、φｄ０４がアップすると、判定回路４８は、合成された電圧から補間データＤ４を生成する。

図１３にように、信号φｎ、φｓ０ｎ、φｒ０ｎ、φｈ０ｎおよびφｒ０ｎは、ｎが１増加するごとに一定期間遅延する信号である。これにより、各保持回路Ｂｎおよび生成回路４５は、入力データＳｎからｎに対し連続して補間データＤｎを生成できる。このような動作をタイムインターリーブ動作という。

比較例においては、図９に示すように、補間データＤ４に相当するスイッチ３４および３５に、入力データＳ３に相当するスイッチ３２と、入力データＳ４に相当するスイッチ３２と、が接続されている。このため、図１０に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ３のパルスとφ４のパルスとを収める。すなわち、時間ｔ２とｔ１０との間に、φ３をロー、ハイ、ローとし、φ３より遅れてφ４をロー、ハイ、ローとする。

一方、実施例が用いられる補間回路においては、図１２に示すように、保持回路Ｂ４のスイッチ３４および３５には、スイッチ３２のうち入力データＳ４に相当するスイッチ３２のみが接続されている。このため、図１３に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ４のパルスが収まればよい。すなわち、時間ｔ２とｔ１０との間に、φ４をロー、ハイ、ローとすればよい。高速化が進むとφｎのパルス幅をφｈ０ｎおよびφｒ０ｎのパルス幅に対し狭くすることが難しくなる。実施例１によれば、比較例に比べ、パルス幅のマージンを大きくできる。よって、より高速化に対応することができる。

実施例が用いられる補間回路によれば、図１２および図１３のように、複数の保持回路Ｂｎは、時系列に入力される複数の入力データをそれぞれ保持する。生成回路４５の重み付け回路４６は、複数の保持回路Ｂｎのうち時系列に隣接する保持回路Ｂｎに保持された入力データを補間コードに基づき重み付けし合成する。生成回路４５の判定回路４８は、合成されたデータから補間データを生成する。例えば、判定回路４８は、重み付け回路４６の出力と参照値とを比較し、ハイかローかを判定することにより補間データのデジタルデータを生成する。このように、異なる時間の入力データを保持回路Ｂｎが保持し、生成回路４５が保持された入力データと補間コードとに基づき補間データを生成する。これにより、図９に示すスイッチ４１および４２が不要になる。よって、スイッチ４１および４２によるインピーダンス増加が抑制され信号損失を抑制することができる。また、スイッチ４１、４２およびキャパシタ４３を各スライス４７に設けないため、回路面積を縮小できる。さらに、図１３において説明したように、時間ｔ２とｔ１０との間に1つのφｎが入ればよいため、パルス幅のマージンを大きくできる。これにより、回路の高速化が可能となる。

複数の保持回路Ｂｎのそれぞれは、入力データＳｎの電圧に対応する電荷を蓄積するキャパシタ４４を備える場合について説明したが、複数の保持回路Ｂｎは入力データを保持すればよい。キャパシタ４４を用いる場合、複数のキャパシタ４４の容量値を互いに同じとすることにより、簡単に補間データを生成できる。

図１２に示すように、保持回路Ｂｎは、複数のスイッチ３４は、複数のキャパシタ４４の一端とＶｄｄとの間に直列に接続されている。複数のスイッチ３５は、複数のキャパシタ４４の他端とグランドとの間にそれぞれ直列に接続されている。複数のスイッチ３２（第３スイッチ）は、複数のキャパシタ４４の一端に複数の入力データＳｎのそれぞれに対応する電流を印加する。これにより、キャパシタ４４は、入力データＳｎに対応する電荷を蓄積できる。

図１３に示すように、それぞれのキャパシタ４４に対応し、スイッチ３４がオフ（φｈ０ｎがロー）かつスイッチ３５がオン（φｒ０ｎがハイ）の間に、スイッチ３２のオン期間（φｎがハイの期間）が含まれる。このように、時間ｔ２とｔ１０との間に1つのφｎが入ればよい。

このように、生成回路４５は、重み付け回路４６と判定回路４８を備えている。以下に、重み付け回路４６と判定回路４８とを有する生成回路４５を小型化可能な実施例について説明する。

図１４は、実施例１に係る電子回路を示す回路図である。図１４を参照し、生成回路４５は、判定回路６０および重み付け回路７８を備えている。判定回路６０は、例えばラッチ回路である。重み付け回路７８は、トランジスタ６１および電流源６２を備えている。判定回路６０は、インバータ８０ａおよび８０ｂ（第１インバータおよび第２インバータ）を有している。各インバータ８０ａおよび８０ｂは、それぞれｎ型ＦＥＴ（Field Effect Transistor）６３ａおよび６３ｂ、ｐ型ＦＥＴ６４ａおよび６４ｂを備えている。ＦＥＴ６３ａとＦＥＴ６４ａとのドレインは共通に接続されインバータ８０ａの出力ノードとなる。ＦＥＴ６３ａとＦＥＴ６４ａとのゲートは共通に接続されインバータ８０ａの入力ノードとなる。ＦＥＴ６３ａおよび６４ａのソースはそれぞれノードＮ１０ａおよび電源Ｖｄｄ（第１電源）に接続される。インバータ８０ｂも同様である。

インバータ８０ａの出力ノードはインバータ８０ｂの入力ノードに接続される。インバータ８０ｂの出力ノードはインバータ８０ａの入力ノードに接続される。各インバータ８０ａおよび８０ｂの出力ノードは、それぞれ生成回路４５の出力端子７０ａおよび７０ｂに接続される。１対の出力端子７０ａおよび７０ｂは相補的な信号を出力する。スイッチ６８は、φｄの反転信号（図１２および１３におけるφｎ０４の反転信号）がハイレベル（φｄがローレベル）となると、オンし、出力端子７０ａおよび７０ｂの判定回路６０に保持されたデータを出力する。スイッチ６９は、オフすることにより、生成回路４５を活性化させるスイッチである。

トランジスタ６１は、４つのｎ型ＦＥＴ６５ａから６５ｄ（第１から第４トランジスタ）を備えている。ＦＥＴ６５ａおよび６５ｂのドレイン（第１端子）は共通にノードＮ１０ａ（第１ノード）に接続される。ＦＥＴ６５ｃおよび６５ｄのドレインは共通にノードＮ１０ｂ（第２ノード）に接続される。ＦＥＴ６５ａおよび６５ｃのソース（第２端子）は共通にノードＮ１１ｂ（第４ノード）に接続される。ＦＥＴ６５ｂおよび６５ｄのソースは共通にノードＮ１１ａ（第３ノード）に接続される。ＦＥＴ６５ａから６５ｄのゲート（制御端子）には、それぞれ電圧信号Ｖ１ｐ、Ｖ２ｐ、Ｖ１ｍおよびＶ２ｍが入力する。電圧Ｖ１ｐおよびＶ２ｐは、例えば図１２および図１３におけるそれぞれ電圧Ｖ１およびＶ３である。電圧Ｖ１ｍおよびＶ２ｍは電圧Ｖ１ｐおよびＶ２ｐの反転信号である。

電流源６２は、複数のスライス６６ａ（第１スイッチ）および６６ｂ（第２スイッチ）を有している。スライス６６ａ毎に、ノードＮ１１ａとグランド（第２電源：電源Ｖｄｄと異なる電圧を供給する電源）とを接続するスイッチ６７ａが設けられている。すなわち、ノードＮ１１ａとグランドとの間に複数のスイッチ６７ａが並列接続されている。スライス６６ｂ毎に、ノードＮ１１ｂとグランドとを接続するスイッチ６７ｂが設けられている。すなわち、ノードＮ１１ｂとグランドとの間に複数のスイッチ６７ｂが並列接続されている。スイッチ６７ａおよび６７ｂは、信号φｄに同期してオンする。ここで、信号φｄは、例えば図１２および図１３のφｄ０ｎに対応する。重み付け回路７８には、変更可能な係数ｋ（例えば補間コード）が入力する。可変係数ｋに基づきスイッチ６７ａおよび６７ｂのうちオンするスイッチが設定されている。

例えば、スライス６６ａおよび６６ｂがそれぞれＮｃ個設けられている場合、スライス６６ａのうち係数ｋ（ｋは０から１）×Ｎｃ個のスライスのスイッチ６７ａがφｄに同期する。他のスライスのスイッチ６７ａはφｄに関係なくオフである。スライス６６ｂのうち（１−ｋ）×Ｎｃ個のスライスのスイッチ６７ｂがφｄに同期する。他のスライスのスイッチ６７ｂはφｄに関係なくオフである。

ＦＥＴ６５ａから６５ｄの電流電圧特性が線形的とすると、ノードＮ１０ａを流れる電流Ｉａは、Ａ０×（（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎ）＋Ｉ０となる。一方、ノードＮ１０ｂを流れる電流Ｉｂは、−Ａ０×（（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎ）＋Ｉ０となる。ここで、Ａ０は一定係数、Ｉ０は、Ｖｐ１およびＶｐ２（またはＶｍ１およびＶｍｐ）が０のときノードＮ１０ｂ（またはノードＮ１０ｂを流れる電流である。よって、判定回路６０が、ノードＮ１０ａの電位とノードＮ１０ｂの電位とを比較することにより、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎがハイかローかを判定できる。これにより、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×ＳｎをＡ／Ｄ変換したデジタル信号である補間データが生成される。このように図１２の補間回路に実施例１の生成回路４５を用いることにより、比較例と同様な補間回路の処理を行なうことができる。

図１５は、実施例２に係る電子回路を示す回路図である。図１５を参照し、生成回路４５ａにおいて、電流源６２は、スイッチ７１ａおよび７１ｂ、ＦＥＴ７２ａおよび７２ｂ並びに可変電源７３ａおよび７３ｂを備えている。ＦＥＴ７２ａ（第５トランジスタ）のドレイン（第１端子）はスイッチ７１ａを介しノードＮ１１ａに接続されている。ＦＥＴ７２ｂ（第６トランジスタ）のドレインはスイッチ７１ｂを介しノードＮ１１ｂに接続されている。スイッチ７１ａおよび７１ｂはφｄに同期してオンまたはオフする。ＦＥＴ７２ａおよび７２ｂのソース（第２端子）はグランドに接続されている。ＦＥＴ７２ａおよび７２ｂのゲートには、それぞれ可変電源７３ａおよび７３ｂから制御信号（第１制御信号および第２制御信号）が入力する。可変電源７３ａおよび７３ｂの電圧を係数ｋに基づき制御する。これにより、ノード１１ａおよび１１ｂを流れる電流を実施例１の電流源６２と同様に変化させることができる。その他の構成は実施例１の図１４と同じであり説明を省略する。

図１６は、実施例３に係る電子回路を示す回路図である。図１６を参照し、生成回路４５ｂにおいて、電流源６２は、ＦＥＴ７２ａおよび７２ｂ、可変容量７７ａおよび７７ｂ、キャパシタ７５ａおよび７５ｂおよびアンプ７６を備えている。ＦＥＴ７２ａおよび７２ｂのドレインは、それぞれノードＮ１１ａおよびＮ１１ｂに接続されている。ＦＥＴ７２ａおよび７２ｂのソースはグランドに接続されている。ＦＥＴ７２ａおよび７２ｂのゲートとグランドとの間にそれぞれ可変容量７７ａおよび７７ｂが接続されている。さらにＦＥＴ７２ａおよび７２ｂのゲートとアンプ７６の出力との間にはそれぞれキャパシタ７５ａおよび７５ｂが接続されている。アンプ７６は、φｄを増幅して出力する。キャパシタ７５ａと可変容量７７ａとはアンプ７６の出力電圧をキャパシタ７５ａと可変容量７７ａとの容量値比で分割しＦＥＴ７２ａのゲートに印加する。キャパシタ７５ｂと可変容量７７ｂとはアンプ７６の出力電圧をキャパシタ７５ｂと可変容量７７ｂとの容量値比で分割しＦＥＴ７２ｂのゲートに印加する。可変容量７７ａおよび７７ｂの容量値を係数ｋに基づき制御することにより、実施例１の電流源６２と同様に、ノード１１ａおよび１１ｂを流れる電流を補間コードに基づき変化させることができる。その他の構成は実施例１の図１４と同じであり説明を省略する。

図１７は、実施例４に係る電子回路を示す回路図である。図１７を参照し、生成回路４５ｃにおいて、重み付け回路７８は、複数のスライス６６ａ（第１スライス回路）および複数のスライス６６ｂ（第２スライス回路）を備えている。各スライス６６ａは、ＦＥＴ６５ａおよび６５ｃ並びにスイッチ６７ａを備えている。複数のスライス６６ａにおいて、ＦＥＴ６５ａのドレインは、共通にノードＮ１０ａに接続されている。ＦＥＴ６５ａのゲートには共通に信号Ｖ１ｐが入力する。ＦＥＴ６５ａのソースは、スライス６６ａごとにノードＮ１１ａに接続されている。ＦＥＴ６５ｃのドレインは、共通にノードＮ１０ｂに接続されている。ＦＥＴ６５ｃのゲートには共通に信号Ｖ１ｍが入力する。ＦＥＴ６５ｃのソースは、スライス６６ａごとにノードＮ１１ａに接続されている。スイッチ６７ａは、スライス６６ａごとにノードＮ１１ａとグランドとの間に接続されている。

各スライス６６ｂは、ＦＥＴ６５ｂおよび６５ｄ並びにスイッチ６７ｂを備えている。複数のスライス６６ｂにおいて、ＦＥＴ６５ｂのドレインは、共通にノードＮ１０ａに接続されている。ＦＥＴ６５ｂのゲートには共通に信号Ｖ２ｐが入力する。ＦＥＴ６５ｂのソースは、スライス６６ｂごとにノードＮ１１ｂに接続されている。ＦＥＴ６５ｄのドレインは、共通にノードＮ１０ｂに接続されている。ＦＥＴ６５ｄのゲートには共通に信号Ｖ２ｍが入力する。ＦＥＴ６５ｄのソースは、スライス６６ｂごとにノードＮ１１ｂに接続されている。スイッチ６７ｂは、スライス毎にノードＮ１１ｂとグランドとの間に接続されている。

係数ｋに基づき、例えばスライス６６ａのうちＮｃ×ｋ個のスライス６６ａのスイッチ６７ａがオンし、他のスライス６６ａのスイッチ６７ａがオフする。例えばスライス６６ｂのうちＮｃ×（１−ｋ）個のスライス６６ｂのスイッチ６７ｂがオンし、他のスライス６６ｂのスイッチ６７ｂがオフする。こにより、実施例１と同様に（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎの判定が可能となる。判定回路６０の構成は、実施例１の図１４と同じであり、説明を省略する。

さらに、実施例４においては、ＦＥＴ６５ａから６５ｄがスライス６６ａおよび６６ｂごとに設けられているため、実施例１に比べ、ノードＮ１０ａおよびＮ１０ｂを流れる電流ＩａおよびＩｂを調整しやすくなる。

図１８は、実施例５に係る電子回路を示す回路図である。図１８を参照し、生成回路４５ｄにおいて、判定回路６０は、ラッチ回路８３、負荷８２ａおよび８２ｂを備えている。負荷８２ａ（第３負荷）の一端が電源Ｖｄｄ、他端がノードＮ１０ａに接続されている。負荷８２ｂ（第４負荷）の一端が電源Ｖｄｄ、他端がノードＮ１０ｂに接続されている。ノードＮ１０ａおよびＮ１０ｂはラッチ回路８３の入力端子に接続されている。ラッチ回路８３は、スイッチ６７ａおよび６７ｂをオンする信号φｄより遅れた信号φｄ２に同期してノードＮ１０ａおよびＮ１０ｂの電圧を保持する。ラッチ回路８３の出力端子７０ａおよび７０ｂから出力信号が出力される。トランジスタ６１の構成は実施例１の図１４と同じであり説明を省略する。電流源６２において、スイッチ６７ａおよび６７ｂとグランドとの間に電流源７２ａおよび７２ｂが接続されている。その他の構成は、実施例１の図１４と同じであり説明を省略する。

図１９は、実施例６に係る電子回路を示す回路図である。図１９を参照し、生成回路４５ｅにおいて、判定回路６０は、ラッチ回路８３、ｎ型ＦＥＴ８４ａおよび８４ｂを備えている。ノードＮ１０ａと電源Ｖｄｄとの間にＦＥＴ８４ａが接続されている。ノード１０ｂと電源Ｖｄｄとの間にＦＥＴ８４ｂが接続されている。ＦＥＴ８４ａおよび８４ｂのゲートにはクロック信号φｄが入力する。

ラッチ回路８３は、ｐ型ＦＥＴ８５ａ、８５ｂおよび８８、ｎ型ＦＥＴ８６ａ、８６ｂ、８７ａおよび８７ｂを備えている。ＦＥＴ８５ａおよび８６ａはインバータ８９ａ（第１インバータ）を、ＦＥＴ８５ｂおよび８６ｂはインバータ８９ｂ（第２インバータ）を形成する。ＦＥＴ８７ａは、ＦＥＴ８６ａと並列に接続される。すなわち、ソースが共通に接続され、ドレインが共通に接続される。ＦＥＴ８７ａのゲート（制御端子）はノードＮ１０ａに接続される。ＦＥＴ８７ｂは、ＦＥＴ８６ｂと並列に接続される。ＦＥＴ８７ｂのゲートはノードＮ１０ｂに接続される。ＦＥＴ８８は、ＦＥＴ８５ａおよび８５ｂのソースと電源Ｖｄｄとの間に接続され、ゲートにクロック信号φｄの補信号が入力される。トランジスタ６１および電流源６２の構成は実施例１の図１４と同じであり説明を省略する。

ノードＮ１０ａおよびＮ１０ｂの電位により、インバータ８９ａおよび８９ｂのバランスが変化する。これにより、ノードＮ１０ａおよびＮ１０ｂを流れる電流を比較することにより、補間データの判定が可能となる。クロック信号φｄがハイのとき生成回路４５ｅは活性となる。

実施例１から６によれば、重み付け回路７８は、信号Ｖ１ｐ（第１入力信号）と信号Ｖ２ｐ（第２入力信号）とを係数ｋに基づき重み付けし合成した電流Ｉａ（第１電流）を生成する。また、重み付け回路７８は、信号Ｖ１ｐの反転信号である信号Ｖ１ｍ（第１反転信号）と信号Ｖ２ｐの反転信号である信号Ｖ２ｍ（第２反転信号）とを係数ｋに基づき重み付けし合成した電流Ｉｂ（第２電流）を生成する。判定回路６０は、電流Ｉａと電流Ｉｂとを比較することにより、出力信号をデジタル信号として判定する。これにより、図１２の補間回路に用いる判定回路の小型化が可能となる。このように、データの重み付けと判定とを行なう回路の小型化が可能となる。

また、実施例１から３、５および６において、ノードＮ１１ａには、ＦＥＴ６３ｂと６３ｃのソースが共通に接続され、ノード１１ｂには、ＦＥＴ６３ｂと６３ｃのソースが共通に接続されている。電流源６２は、ノードＮ１１ａを流れる電流と、ノードＮ１１ｂを流れる電流と、の比を係数ｋに基づき変更する。このように、ＦＥＴ６５ａから６５ｄのテール電流を係数ｋにより変更する。これにより、ノードＮ１０ａおよびＮ１０ｂに、それぞれ電流ＩａおよびＩｂを流すことができる。

さらに、電流源６２は、ノードＮ１１ａとグランドとの間に並列接続される第１負荷と、ノードＮ１１ｂとグランドとの間に並列接続される第２負荷と、を含む。第１負荷と第２負荷とのインピーダンスの比を、係数ｋに基づき変更する。これにより、ＦＥＴ６５ａから６５ｄのテール電流を係数ｋにより変更することができる。

実施例１においては、図１４のように、第１負荷は、複数のスイッチ６７ａを備え、第２負荷は、複数のスイッチ６７ｂを備えている。複数のスイッチ６７ａうちオンするスイッチ６７ａと、複数の第２スイッチ６７ｂのうちオンするスイッチ６７ｂと、の個数比が係数ｋに基づき変更される。これにより、係数ｋに基づき第１負荷と第２負荷との比を変更できる。

実施例２および３においては、図１５および１６のように、第１負荷はＦＥＴ６７ａを備え、第２負荷はＦＥＴ６７ｂを備える。ＦＥＴ６７ａおよび６７ｂに入力される制御信号の比が可数ｋに基づき変更される。これにより、係数ｋに基づき第１負荷と第２負荷とのインピーダンス比を変更できる。また、制御信号の電圧比により電流比を制御するため、高精度な制御が可能となる。

実施例４においては、図１７のように、複数のスライス６６ａのうちスイッチ６７ａをオンするスライス６６ａと、複数のスライス６６ｂのうちスイッチ６７ｂをオンするスライス６６ｂと、の個数の比が係数に基づき変更される。これにより、係数ｋに基づきノードＮ１０ａおよびＮ１０ｂを流れる電流ＩａおよびＩｂの比を変更できる。

実施例１から４においては、図１４から図１７のように、判定回路６０はインバータ８０ａおよび８０ｂを有する双安定回路を備える。インバータ８０ａにおいて、第１電源端子がＶｄｄに接続され、第２電源端子がノードＮ１０ａに接続されている。インバータ８０ｂにおいて、第１電源端子がＶｄｄに接続され、第２電源端子がノードＮ１０ｂに接続されている。これにより、ノードＮ１０ａおよびＮ１０ｂを流れる電流比により、双安定回路の２つのノードがハイまたはローとなる。よって、ノードＮ１０ａおよびＮ１０ｂを流れる電流比に基づき、出力信号のハイまたはローを判定できる。

実施例５および６においては、図１８および図１９のように、判定回路６０がノードＮ１０ａとノードＮ１０ｂとの電位を比較することにより、出力信号のハイまたはローを判定する。このように、電流ＩａとＩｂとの比較を電位によって行なってもよい。

実施例６においては、図１９のように、インバータ８９ａの１つのＦＥＴ８６ａと並列に接続されたＦＥＴ８７ａのゲートにノードＮ１０ａが接続されている。インバータ８９ｂの１つのＦＥＴ８６ｂと並列に接続されたＦＥＴ８７ｂのゲートにノードＮ１０ｂが接続されている。これにより、ノードＮ１０ａとＮ１０ｂとの電位のアンバランスが双安定回路の双安定点の電位をアンバランスにし、出力信号のハイまたはローを判定できる。

実施例１から６におけるＦＥＴはｎ型とｐ型とを適宜変更してもよい。ＦＥＴ６５ａから６５ｄの大きさ（例えばゲート幅）はほぼ同じであることが好ましい。スイッチ６７ａおよび６７ｂのオン抵抗は全てほぼ同じであることが好ましい。

また、実施例１から６の電子回路を補間回路に用いる例を説明したが、補間回路以外に用いてもよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１入力信号と第２入力信号とを変更可能な係数に基づき重み付けし合成した第１電流を生成し、前記第１入力信号の反転信号である第１反転信号と前記第２入力信号の反転信号である第２反転信号とを前記係数に基づき重み付けし合成した第２電流を生成する重み付け回路と、前記第１電流と前記第２電流とを比較することにより、出力信号を判定する判定回路と、を具備することを特徴とする電子回路。
（付記２）前記重み付け回路は、第１端子が第１電源に接続された第１ノードに接続され、制御端子に前記第１入力信号が入力する第１トランジスタと、第１端子が前記第１ノードに接続され、制御端子に前記第２入力信号が入力する第２トランジスタと、第１端子が前記第１電源に接続された第２ノードに接続され、制御端子に前記第１反転信号の反転信号が入力する第３トランジスタと、第１端子が前記第２ノードに接続され、制御端子に前記第２反転信号が入力する第４トランジスタと、前記第１トランジスタおよび前記第３トランジスタの第２端子が共通に接続される第３ノードを流れる電流と、前記第２トランジスタおよび前記第４トランジスタの第２端子が共通に接続される第４ノードを流れる電流と、の比を前記係数に基づき変更する電流源と、を備えることを特徴とする付記１記載の電子回路。
（付記３）前記電流源は、前記第３ノードと前記第１電源とは異なる電圧を供給する第２電源との間に接続された第１負荷と、前記と前記第２電源との間に接続された第２負荷と、を備え、前記第１負荷と前記第２負荷とのインピーダンスの比は、前記係数に基づき変更されることを特徴とする付記２記載の電子回路。
（付記４）前記第１負荷は、前記第３ノードと前記第２電源との間に並列接続された複数の第１スイッチを備え、前記第２負荷は、前記第４ノードと前記第２電源との間に並列接続された複数の第２スイッチを備え、前記複数の第１スイッチうちオンする第１スイッチと、前記複数の第２スイッチのうちオンする第１スイッチと、の比が前記係数に基づき変更されることを特徴とする付記３記載の電子回路。
（付記５）前記第１負荷は、第１端子が前記第３ノードに接続され、第２端子が前記第２電源に接続され、制御端子に第１制御信号が入力する第５トランジスタを備え、前記第２負荷は、第１端子が前記第４ノードに接続され、第２端子が前記第２電源に接続され、制御端子に第２制御信号が入力する第６トランジスタを備え、前記第１制御信号と前記第２制御信号との比が前記係数に基づき変更されることを特徴とする付記３記載の電子回路。
（付記６）前記重み付け回路は、複数の第１スライス回路と、複数の第２スライス回路と、を備え、各第１スライス回路は、第１端子が第１電源に接続された第１ノードに接続され、制御端子に前記第１入力信号が入力する複数の第１トランジスタと、第１端子が前記第１電源に接続された第２ノードに接続され、制御端子に前記第１反転信号の入力する第３トランジスタと、前記第１トランジスタと前記第３トランジスタとの第２端子が共通に接続された第３ノードと、記第１電源と異なる電圧を供給する第２電源と、間に接続された第１スイッチと、を含み、各第２スライス回路は、第１端子が前記第１ノードに接続され、制御端子に前記第２入力信号が入力する複数の第２トランジスタと、第１端子が前記第２ノードに接続され、制御端子に前記第２反転信号が入力する第４トランジスタと、前記第２トランジスタと前記第４トランジスタとの第２端子が共通に接続された第４ノードと、前記第２電源と、間に接続された第２スイッチと、含み、前記複数の第１スライス回路のうち第１スイッチをオンする第１スライス回路と、前記複数の第２スライス回路のうち第２スイッチをオンする第２スライス回路と、の比が前記係数に基づき変更されることを特徴とする付記１記載の電子回路。
（付記７）前記判定回路は、第１電源端子が前記第１電源に接続され、第２電源端子が前記第１ノードに接続された第１インバータと、第１電源端子が前記第１電源に接続され、第２電源端子が前記第２ノードに接続された第２インバータと、を有する双安定回路を備えることを特徴とする付記１から６のいずれか一項記載の電子回路。
（付記８）前記判定回路は、一端が前記第１電源に接続され、他端が前記第１ノードに接続された第３負荷と、一端が前記第１電源に接続され、他端が前記第３ノードに接続された第４負荷と、を備え、記第１ノードと前記第２ノードとの電位を比較することにより、出力信号を判定することを特徴とする付記１から６のいずれか一項記載の電子回路。
（付記９）前記判定回路は、第１インバータと第２インバータとを有する双安定回路を備え、前記第１インバータの１つのトランジスタと並列に接続されたトランジスタの制御端子に前記第１ノードが接続され、前記第２インバータの１つのトランジスタと並列に接続されたトランジスタの制御端子に前記第２ノードが接続されることを特徴とする付記８記載の電子回路。

１２ 補間回路
１３ サンプリング回路
１６ 検出回路
３２−３５ スイッチ
４４ キャパシタ
４５ 生成回路
４６ 重み付け回路
４８ 判定回路
６０ 判定回路
６１ トランジスタ
６２ 電流源
６５ ＦＥＴ
７８ 重み付け回路
１００ 受信回路

Claims (8)

1. 第１入力信号と第２入力信号とを変更可能な係数に基づき重み付けし合成した第１電流を生成し、前記第１入力信号の反転信号である第１反転信号と前記第２入力信号の反転信号である第２反転信号とを前記係数に基づき重み付けし合成した第２電流を生成する重み付け回路と、
   前記第１電流と前記第２電流とを比較することにより、出力信号のハイおよびローを判定する判定回路と、
   を具備することを特徴とする電子回路。
2. 前記重み付け回路は、
   第１端子が第１電源に接続された第１ノードに接続され、制御端子に前記第１入力信号が入力する第１トランジスタと、
   第１端子が前記第１ノードに接続され、制御端子に前記第２入力信号が入力する第２トランジスタと、
   第１端子が前記第１電源に接続された第２ノードに接続され、制御端子に前記第１反転信号が入力する第３トランジスタと、
   第１端子が前記第２ノードに接続され、制御端子に前記第２反転信号が入力する第４トランジスタと、
   前記第１トランジスタおよび前記第３トランジスタの第２端子が共通に接続される第３ノードを流れる電流と、前記第２トランジスタおよび前記第４トランジスタの第２端子が共通に接続される第４ノードを流れる電流と、の比を前記係数に基づき変更する電流源と、
   を備えることを特徴とする請求項１記載の電子回路。
3. 前記電流源は、
   前記第３ノードと前記第１電源とは異なる電圧を供給する第２電源との間に接続された第１負荷と、前記第４ノードと前記第２電源との間に接続された第２負荷と、を備え、前記第１負荷と前記第２負荷とのインピーダンスの比は、前記係数に基づき変更されることを特徴とする請求項２記載の電子回路。
4. 前記第１負荷は、前記第３ノードと前記第２電源との間に並列接続された複数の第１スイッチを備え、
   前記第２負荷は、前記第４ノードと前記第２電源との間に並列接続された複数の第２スイッチを備え、
   前記複数の第１スイッチのうちオンする第１スイッチと、前記複数の第２スイッチのうちオンする第２スイッチと、の比が前記係数に基づき変更されることを特徴とする請求項３記載の電子回路。
5. 前記第１負荷は、第１端子が前記第３ノードに接続され、第２端子が前記第２電源に接続され、制御端子に第１制御信号が入力する第５トランジスタを備え、
   前記第２負荷は、第１端子が前記第４ノードに接続され、第２端子が前記第２電源に接続され、制御端子に第２制御信号が入力する第６トランジスタを備え、
   前記第１制御信号と前記第２制御信号との比が前記係数に基づき変更されることを特徴とする請求項３記載の電子回路。
6. 第１入力信号と第２入力信号とを変更可能な係数に基づき重み付けし合成した第１電流を生成し、前記第１入力信号の反転信号である第１反転信号と前記第２入力信号の反転信号である第２反転信号とを前記係数に基づき重み付けし合成した第２電流を生成する重み付け回路と、
   前記第１電流と前記第２電流とを比較することにより、出力信号を判定する判定回路と、
   を具備し、
   前記重み付け回路は、複数の第１スライス回路と、複数の第２スライス回路と、を備え、
   各第１スライス回路は、
   第１端子が第１電源に接続された第１ノードに接続され、制御端子に前記第１入力信号が入力する複数の第１トランジスタと、
   第１端子が前記第１電源に接続された第２ノードに接続され、制御端子に前記第１反転信号の入力する第３トランジスタと、
   前記第１トランジスタと前記第３トランジスタとの第２端子が共通に接続された第３ノードと、前記第１電源と異なる電圧を供給する第２電源と、の間に接続された第１スイッチと、
   を含み、
   各第２スライス回路は、
   第１端子が前記第１ノードに接続され、制御端子に前記第２入力信号が入力する複数の第２トランジスタと、
   第１端子が前記第２ノードに接続され、制御端子に前記第２反転信号が入力する第４トランジスタと、
   前記第２トランジスタと前記第４トランジスタとの第２端子が共通に接続された第４ノードと、前記第２電源と、の間に接続された第２スイッチと、
   含み、
   前記複数の第１スライス回路のうち第１スイッチをオンする第１スライス回路と、前記複数の第２スライス回路のうち第２スイッチをオンする第２スライス回路と、の比が前記係数に基づき変更されることを特徴とする電子回路。
7. 前記判定回路は、第１電源端子が前記第１電源に接続され、第２電源端子が前記第１ノードに接続された第１インバータと、第１電源端子が前記第１電源に接続され、第２電源端子が前記第２ノードに接続された第２インバータと、を有する双安定回路を備えることを特徴とする請求項２から６のいずれか一項記載の電子回路。
8. 前記判定回路は、
   一端が前記第１電源に接続され、他端が前記第１ノードに接続された第３負荷と、
   一端が前記第１電源に接続され、他端が前記第２ノードに接続された第４負荷と、
   を備え、
   前記第１ノードと前記第２ノードとの電位を比較することにより、出力信号を判定することを特徴とする請求項２から６のいずれか一項記載の電子回路。

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