KR100738236B1 - 위상 보간 회로. - Google Patents

위상 보간 회로. Download PDF

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Abstract

본 발명은 새로운 위상을 갖는 신호를, 보간하여 생성하는 위상 보간 회로에 관한 것으로, 특히 입력 신호들의 위상 차의 정도에 따라 보간 신호에서 발생할 수 있는 위상 오류를 최소화할 수 있는 위상 보간 회로에 관한 것이다.
본 발명에 따른 위상 보간 회로는 두 입력신호의 차를 증폭하는 제1 및 제2 차동증폭단 및 제1 및 제2 차동증폭단에 각각 연결된 제1 및 제2 전류원을 포함하고, 제1 및 제2 전류원에 따라 제1 및 제2 차동증폭단에 입력되는 신호의 위상차를 보간하여 출력하는 위상 보간 회로에 있어서, 상기 제1 및 제2 차동증폭단의 출력신호의 RC 지연 제어가 가능하도록 상기 제1 및 제2 차동증폭단의 출력단에 연결되는 가변 캐패시터부 및 상기 가변 캐패시터부의 커패시턴스를 제어하는 RC 지연 제어기를 포함하고, 가변 캐패시터부의 캐패시턴스 값은 RC 지연 제어기에 의해 결정되는 것을 특징으로 이루어진다.
위상 보간, 캡-뱅크, 배랙터, RC 지연회로

Description

위상 보간 회로.{Phase Interpolation Circuitry}
도 1은 종래의 차동증폭단을 이용한 위상 보간 회로를 도시한 것이다.
도 2는 도 1에 도시된 종래의 위상 보간 회로에서 위상 보간 개념을 설명하기 위한 파형도이다.
도 3은 본 발명의 위상 보간 회로를 도시한 것이다.
도 4는 도 3에 도시된 위상 보간 회로에 포함된 가변 캐패시터의 일례인 배랙터를 도시한 것이다.
도 5는 도 3에 도시된 위상 보간 회로에 포함된 가변 캐패시터의 다른 예인 캡-뱅크를 도시한 것이다.
도 6은 도 4에 도시된 배랙터의 양단 전압을 제어하기 위한 도면 3의 RC 지연 회로 제어기의 제어신호를 출력하는 개념도를 도시한 것이다.
도 7은 도 3에 도시된 위상 보간 회로를 클록 복원 회로인 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로부터 생성되는 신호에 적용한 능동적 위상 보간 회로에 관한 개략도이다.
** 도면의 주요부분에 대한 부호의 설명 **
100,300; 버퍼 310; RC 지연회로 제어기
420; P-기판 420; n-웰(well)
430; 게이트 전극 440; 바디 전극
450; 드레인 전극 460; 소오스 전극
610; 펄스카운터 및 디코더 620; D/A 변환기
본 발명은 새로운 위상을 갖는 신호를, 보간하여 생성하는 위상 보간 회로에 관한 것으로, 특히 입력 신호들의 위상 차의 정도에 따라 보간 신호에서 발생할 수 있는 위상 오류를 최소화할 수 있는 위상 보간 회로에 관한 것이다.
일반적으로, 고속의 클록(Clock) 또는 데이터 복원 회로(Data Recovery Circuit)나 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)과 같은 클록 복원 회로에서, 인접한 클록 신호 사이에 새로운 클록 신호를 생성하기 위해서 지연 회로를 삽입하거나 또는 발진기의 스테이지 수를 늘리는 방법 등이 사용되어진다.
그러나, 지연 회로를 삽입하는 경우는 지연 회로의 공정, 주위 온도 등에 의해 그 지연 정도가 부정확하고, 발진기의 스테이지 수를 늘리는 경우는 발진기의 스테이지 수를 늘릴 경우 주파수 선택 범위가 줄어드는 문제가 있다.
이러한 이유로, 근래에는 두 인접한 클록 신호를 입력 받아 위상차를 보간하여 출력하는 보간 회로가 많이 사용되고 있다.
도 1은 종래의 차동증폭단을 이용한 위상 보간 회로를 도시한 것이며, 도 2는 도 1에 도시된 종래의 위상 보간 회로에서 위상 보간 개념을 설명하기 위한 파형도이다.
도 1에 도시된 바와 같이, 종래의 위상 보간 회로는 입력신호(CLK1)의 차를 증폭하여 출력하도록 차동쌍을 이루는 트랜지스터(M1, M2)를 포함하는 제1 차동증폭단, 입력신호(CLK2)의 차를 증폭하여 출력하도록 차동쌍을 이루는 트랜지스터(M3, M4)를 포함하는 제2 차동증폭단 및 제 1 및 제2 차동증폭단의 각각의 소오스 단자가 커플되어 제1 전류원(I1) 및 제2 전류원(I2)이 연결된다.
제1 및 제2 트랜지스터(M1, M2)에는 입력신호(CLK1) 및 그 정반대 위상의 신호를 각각 인가 하고, 제3 및 제4 트랜지스터(M3, M4)에는 입력신호(CLK2) 및 그 정반대 위상의 신호를 각각 인가한다.
제1 및 제2 트랜지스터((M1, M2)의 공통 소오스 단자 및 제3 및 제4 트랜지스터(M3, M4)의 공통 소오스 단자에 연결된 제1 전류원(I1) 및 제2 전류원(I2)의 비에 따라 입력신호(CLK1, CLK2)의 위상 차를 보간하는 새로운 위상 보간 신호(CLK12)가 생성된다.
도 2를 참조하면, 도 1에 도신된 위상 보간 회로의 위상 보간 개념을 설명하기 위한 파형도를 개략적으로 도시한 것으로서, δt는 입력신호(CLK1, CLK2)의 위상 차, δt1 및 δt2는 위상 보간 신호(CLK12)의 천이 기울기 중심을 기준으로 제1 및 제2 위상 보간 신호이다.
제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 위상 차가 δt라 하면, 위상 차 에 따른 위상 보간 신호(CLK12)는 제1 및 제2 전류원(I1, I2)에 따라 다음과 같이 표현된다.
Figure 112005037444977-pat00001
Figure 112005037444977-pat00002
Figure 112005037444977-pat00003
여기서, 제1 전류원(I1)과 제2 전류원(I2)의 값이 동일한 경우 새로운 신호(CLK12)는 제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 중앙에서 천이가 일어나게 된다. 즉, δt1=δt2가 된다.
그러나, 종래의 이와 같은 보간 회로는 제1 전류원(I1)과 제2 전류원(I2)의 전류값와 위상 보간 신호(CLK12) 포트의 기생 커패시턴스 값에 의해 정해지는 RC 지연 효과에 의해 그 보간 동작이 수행되기 때문에, 입력신호(CLK1, CLK2)들의 천이 기울기에 따라 보간된 위상의 오류가 발생할 수 있다.
또한, 위상 보간 신호(CLK12) 포트의 기생 커패시턴스에 의해 정해지는 RC 지연에 비해 입력신호(CLK1, CLK2)의 위상차가 충분히 클 경우, 위상 보간 신호(CLK12)가 제1 및 제2 전류원(I1, I2)의 비에 의해 정확히 결정되는 것이 아닌 위상 에러를 발생시키게 되는 문제가 있다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 입력 신호들의 천이 기울기 및 위상차이에 관계 없이 위상 보간의 에러가능성을 최소화할 수 있는 위상 보간 회로를 구성하는 데 있다.
본 발명의 다른 목적은 간단한 TDC(Time-to-Digital Converter) 또는 D/A(Digital-to-Analog) 변환을 통해 RC 지연을 제어하기 위해 아날로그 전압 제어가 가능한 배랙터 또는 디지털 제어가 가능한 캡-뱅크를 사용하여 위상 보간 에러를 최소화하는 데 있다.
본 발명의 또 다른 목적은 RC 지연 제어를 PLL 또는 DLL의 루프 필터 전압값을 사용하여 적응성이 높은 능동적인 위상 보간 회로를 제공하는 데 있다.
전술한 과제를 해결하기 위한 본 발명의 위상 보간 회로는 두 입력신호의 차를 증폭하는 제1 및 제2 차동증폭단 및 상기 제1 및 제2 차동증폭단에 각각 연결된 제1 및 제2 전류원을 포함하고, 상기 제1 및 제2 전류원에 따라 제1 및 제2 차동증폭단에 입력되는 신호의 위상차를 보간하여 출력하는 위상 보간 회로에 있어서, 상기 제1 및 제2 차동증폭단의 출력신호의 RC 지연 제어가 가능하도록 상기 제1 및 제2 차동증폭단의 출력단에 연결되는 가변 캐패시터부 및 상기 가변 캐패시터부의 커패시턴스를 제어하는 RC 지연 제어기를 포함하고, 상기 가변 캐패시터부의 캐패시턴스 값은 RC 지연 제어기에 의해 결정되는 것을 특징으로 한다.
여기서, 상기 가변 캐패시터부는 CMOS(Complementray Metal-Oxide_Semiconductor) 공정으로 제작되며, 게이트 단자와 공통 단자간의 전압차에 따라 캐패시턴스 값이 가변되는 배랙터(Varactor)이며, 상기 게이트 단자와 공통 단자간의 전압차는 상기 RC 지연 제어기에 의해 제어되는 것이 바람직하다.
여기서, 상기 공통 단자는 소오스 단자, 드레인 단자 및 바디 단자를 연결시킨 단자이다.
여기서, 상기 RC 지연 제어기는 위상 보간될 입력신호의 주파수를 TDC(Time-to-Digital Converter)를 이용하여 검출한 후 디코딩하여 D/A(Digital-to-Analog) 변환기를 통하여 아날로그 신호로 변환한 후, 상기 배랙터의 게이트 단자와 공통 단자의 양단 전압을 제어하는 제어 신호를 출력하는 것이 바람직하다.
여기서, 상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 게이트 단자와 공통 단자의 양단 전압을 제어하는 것이 바람직하다.
여기서, 상기 가변 캐패시터부는 소정의 값을 갖는 캐패시터들이 병렬로 연결된 캡-뱅크(Capacitor-Bank)이며, 상기 캡-뱅크에 포함된 각각의 캐패시터에는 직렬로 스위치가 각각 접속되어 있어, 상기 스위치의 온-오프에 따라 상기 캡-뱅크의 전체 캐패시턴스 값이 가변 되는 것이 바람직하다.
여기서, 상기 각각의 스위치는 상기 RC 지연 제어기에 의해 디지털 제어되며, 상기 디지털 제어 신호는 위상 보간될 입력신호의 주파수를 TDC를 이용하여 검출한 후 디코딩하여 생성되는 것이 바람직하다.
여기서, 상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 각각의 스위치의 온-오프를 제어하는 것이 바람직하다.
또한, 본 발명에 따른 위상 보간 회로는 두 입력신호의 차를 증폭하는 제1 및 제2 차동증폭단 및 상기 제1 및 제2 차동증폭단에 각각 연결된 제1 및 제2 전류원을 포함하고, 상기 제1 및 제2 전류원에 따라 제1 및 제2 차동증폭단에 입력되는 신호의 위상차를 보간하여 출력하는 위상 보간 회로에 있어서, 상기 두 입력신호는 클럭 복원 회로인 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로부터 생성되는 신호이며, 상기 제1 및 제2 차동증폭단의 출력신호의 RC 지연 제어가 가능하도록 상기 제1 및 제2 차동증폭단의 출력단에 가변 캐패시터부가 연결되고, 상기 PLL 또는 DLL의 루프필터의 전압은 스케일러를 통해 출력되고, 상기 스케일러로부터 출력된 전압이 상기 가변 캐패시터부의 캐패시턴스 값을 제어하는 제어신호로서 이용되는 것을 특징으로 한다.
여기서, 상기 가변 캐패시터부는 CMOS 공정으로 제작되며, 게이트 단자와 공통 단자간의 전압차에 따라 캐패시턴스 값이 가변되는 배랙터인 것이 바람직하다.
여기서, 상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 게이트 단자와 공통 단자의 양단 전압을 제어하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
도 3은 본 발명의 위상 보간 회로를 도시한 것이다.
도시된 바와 같이, 본 발명에 따른 위상 보간 회로의 구성은 위상 보간 회로, 버퍼(300) 및 RC 지연회로 제어기를 포함한다.
제1 내지 제4 트랜지스터(M1 내지 M4)는 보간하고자 하는 제1 및 제2 입력 신호(CLK1, CLK2)를 받는 제1 및 제2 차동 입력단이고, 제1 및 제2 전류원인 I1과 I2는 출력 신호인 위상 보간 신호(CLK12)를 결정하게 된다.
제1 및 제2 저항(R1, R2)은 전류 신호를 전압 신호로 변환하기 위한 부하 저항이고, 버퍼(300)는 CLK12 신호로부터 완전한 디지털 신호인 CLK12a를 확정하여 출력한다.
또한, 제1 및 제2 차동증폭단의 출력단에는 출력 노드의 RC 지연을 제어하기 위한 가변 캐패시터부(CVAR)가 접속되며, 가변 캐패시터부(CVAR)의 커패시턴스 값은 RC 지연회로 제어기(310)에 의해 결정된다.
제1 및 제2 입력 신호(CLK1, CLK2)의 위상차의 정도 및 천이 기울기에 따른 출력 보간 신호(CLK12)의 위상 오류를 보정하기 위해 가변 캐패시터부(CVAR)의 커패시턴스 값은, 제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 위상차가 커질 수록 커패시턴스가 커지도록 RC 지연회로 제어기(310)에 의해 가변 캐패시터부(CVAR)를 제어하도록 구현된다.
마찬가지로, 제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 위상차가 작아질 수록 커패시턴스가 작아지도록 RC 지연회로 제어기(310)에 의해 가변 캐패시터부(CVAR)를 제어하도록 구현된다.
이러한 구성에 따르면, 가변 캐패시터부(CVAR)에 의해 제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 위상차가 커질수록 출력 보간 신호의 RC 지연으로 인한 기울기는 더욱 완만해지게 되고, 따라서 제1 입력신호(CLK1)와 제2 입력신호(CLK2)의 위상차가 커지더라도 정확한 위상 보간 신호를 얻을 수 있게 된다.
이하, 가변 캐패시터부(CVAR)의 구현과 제어 방법에 대해 구체적으로 살펴보기로 한다.
본 발명에서는 가변 캐패시터부(CVAR)의 제어를 아날로그 또는 디지털 어느 데이터로도 제어가 가능하도록 가변 캐패시터부(CVAR)를 구현하고자 한다.
도 4는 도 3에 도시된 위상 보간 회로에 포함된 가변 캐패시터의 일례인 배랙터(Varactor)를 도시한 것이다.
도시된 바와 같이, 배랙터는 CMOS 공정에서 p-기판(410)에 n-well(420)과 그 위에 nmos를 형성하고, 게이트 단자(A)와 nmos의 소오스 단자(450), 드레인 단자(460) 및 바디 단자(440)를 커플시켜 공통단자(B)로 형성한다.
즉, 위와 같이 구현한 배랙터는 게이트 단자(A)와 공통 단자(B) 간의 전압차이에 따라 커패시턴스 값이 가변되는 캐패시터이다. 등가회로를 통하여 설명하면, 커패시터의 A 단자에서의 전압이 B 단자에서의 전압에 비해 커질수록 가변 커패시 턴스 값은 상승하게 된다.
도 5는 도 3에 도시된 위상 보간 회로에 포함된 가변 캐패시터의 다른 예인 캡-뱅크(Cap-Bank)를 도시한 것이다.
도시된 바와 같이, 캡-뱅크는 일정한 커패시턴스를 갖는 커패시터들을 병렬로 구성하고, 각각의 커패시터(CUNIT1, ..., CUNITN) 양단에는 직렬로 스위치가 연결된다.
각각의 커패시터(CUNIT1, ..., CUNITN) 양단의 스위치 개폐는 제어신호(CTL0, CTL1, CTL2, ..., CTLN)에 의해 제어된다. 제어신호(CTL0, CTL1, CTL2, ..., CTLN)에 의해 전체 커패시턴스 값을 조절하는 것이 가능하게 된다.
즉, 제1 커패시터(CUNIT1)는 제어신호(CTL0)에 의하여 스위치가 개방(open) 또는 단락(close)되고, 제2 커패시터(CUNIT2)는 제어신호(CTL1)에 의하여 스위치가 개방(open) 또는 단락(close)된다.
즉, 같은 방법으로 커패시터(CUNITN)를 N개까지 구성하고 스위치의 제어신호(CTL0 내지 CTLN)에 의하여 총 합성 커패시턴스 용량을 가변시키는 것이 가능하게 된다.
도 6은 도 4에 도시된 배랙터의 양단 전압을 제어하기 위한 도면 3의 RC 지연 회로 제어기의 제어신호를 출력하는 개념도를 도시한 것이다.
도시된 바와 같이, 제1 및 제2 입력신호(CLK1, CLK2)의 주파수를 검출 및 디 코딩하는 펄스 카운터 및 디코더(610)는 REF_PLS 신호가 'HIGH' 또는 'LOW' 인 구간에서 제1 및 제2 입력신호(CLK1, CLK2)의 사이클 수를 카운트하고 적절하게 디코딩한다.
디코딩된 신호는 D/A 변환기(620)를 거쳐 제어전압(VCTRL)을 생성한다. 이렇게 생성된 아날로그 제어전압(VCTRL)에 의해 도 4에 도시된 배랙터의 캐패시턴스 값을 조절하는 것이 가능하게 된다.
여기서, 도 5에 도시된 캡-뱅크를 제어하기 위한 RC 지연 회로 제어기는 도 6의 RC 지연 회로 제어기에서 펄스 카운터 및 디코더(610) 부분만을 취하게 되면 디지털 제어가 가능하게 된다. 결국, 펄스 카운터 및 디코더(610)에 의해 생성되는 개폐 제어신호(CTL1, CTL2, ..., CTLN)는 입력신호(CLK1, CLK2)의 주파수가 높아질수록 도 5에 도시된 캡-뱅크의 전체 커패시턴스의 값이 작아지도록 디코딩하여 제어를 하게 된다.
도 7은 도 3에 도시된 위상 보간 회로를 클록 복원 회로인 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로부터 생성되는 신호에 적용한 능동적 위상 보간 회로에 관한 개략도이다.
PLL 또는 DLL(710)로부터 생성되는 CLK1 및 CLK2는 위상 보간 회로(730)에 인가되고, PLL 또는 DLL(710)에서 발생하는 루프 필터의 루프전압(VLOOP)을 스케일러(720)를 통해 제어전압(VCTRL)으로 그 크기를 변환시켜 위상 보간 회로(730)에 인가한다.
여기서, 위상 보간 회로(730)는 도 3에 도시된 위상 보간 회로이며, 위상 보간 회로에 포함된 RC 지연 제어를 위한 가변 캐패시터부는 도 4에 도시된 배랙터로 구현된다.
여기서, 입력신호(CLK1, CLK2)인 클록 신호의 주파수는 PLL 또는 DLL(710)의 루프 필터의 루프전압(VLOOP)과 비례(또는 반비례) 관계에 있게 된다.
즉, 루프 필터의 루프전압(VLOOP)이 높을수록 입력신호(CLK1, CLK2)의 주파수가 높아진다고 가정하면, 루프 필터의 루프전압(VLOOP)에 반비례하여 제어전압(VCTRL)이 출력되도록, 제어전압(VCTRL)은 스케일러(720)에 의해 조정된다.
따라서, 제어전압(VCTRL)은 도 4에 도시된 배랙터의 커패시턴스 값과 비례 관계에 있으므로, 배랙터의 커패시턴스 값은 작아지게 된다.
이와 같이 구성할 경우, 즉 PLL 또는 DLL(710)에 본 발명에 따른 위상 보간 회로를 적용할 경우, 별도의 RC 지연 회로 제어기가 필요없이 PLL 또는 DLL(710)의 루프 필터의 루프전압(VLOOP)을 이용하여 RC 지연 제어가 가능하게 할 수 있다.
즉, PLL 또는 DLL(710)의 루프 필터의 루프전압(VLOOP)에 기반한 배랙터 전압 제어를 자동적으로 수행하게 됨으로써, 배랙터의 커패시턴스 값을 제어하는 것이 가능하게 된다.
상술한 본 발명의 위상 보간 회로에 따르면, 보간하고자 하는 두 신호의 위상차이 및 천이 기울기에 의해 발생할 수 있는 보간 신호의 위상 오류를 비교적 간단한 회로를 사용하여 구현하는 것이 가능하다.
또한, 보간 신호의 출력 양단에 RC 지연 회로를 배랙터를 사용하여 구성하고, 간단한 TDC(Time-to-Digital Converter) 또는 D/A(Digital-to-Analog) 변환을 통해 RC 지연 제어가 가능하게 된다.
또한, RC 지연 제어를 PLL 또는 DLL의 루프 필터 전압값을 사용하는 경우 자동적으로 RC 지연 제어기를 제어가능하므로, 적응성이 높은 위상 보간 회로의 구성이 가능하다.
또한, CMOS 공정의 경우 배랙터를 n-well 상 nmos로 구현 가능하여, 별도의 공정이 필요 없어 저가격화가 가능하다.

Claims (11)

  1. 두 입력신호의 차를 증폭하는 제1 및 제2 차동증폭단 및 상기 제1 및 제2 차동증폭단에 각각 연결된 제1 및 제2 전류원을 포함하고, 상기 제1 및 제2 전류원에 따라 제1 및 제2 차동증폭단에 입력되는 신호의 위상차를 보간하여 출력하는 위상 보간 회로에 있어서,
    상기 제1 및 제2 차동증폭단의 출력신호의 RC 지연 제어가 가능하도록 상기 제1 및 제2 차동증폭단의 출력단에 연결되는 가변 캐패시터부 및 상기 가변 캐패시터부의 커패시턴스를 제어하는 RC 지연 제어기를 포함하고,
    상기 가변 캐패시터부는 CMOS(Complementray Metal-Oxide_Semiconductor) 공정으로 제작되며, 게이트 단자와 공통 단자간의 전압차에 따라 캐패시턴스 값이 가변되는 배랙터(Varactor)이며,
    상기 게이트 단자와 공통 단자간의 전압차는 상기 RC 지연 제어기에 의해 제어되는 것을 특징으로 하는 위상 보간 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 공통 단자는 소오스 단자, 드레인 단자 및 바디 단자를 연결시킨 단자인 것을 특징으로 하는 위상 보간 회로.
  4. 제1항에 있어서,
    상기 RC 지연 제어기는 위상 보간될 입력신호의 주파수를 TDC(Time-to-Digital Converter)를 이용하여 검출한 후 디코딩하여 D/A(Digital-to-Analog) 변환기를 통하여 아날로그 신호로 변환한 후, 상기 배랙터의 게이트 단자와 공통 단자의 양단 전압을 제어하는 제어 신호를 출력하는 것을 특징으로 하는 위상 보간 회로.
  5. 제4항에 있어서,
    상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 게이트 단자와 공통 단자의 양단 전압을 제어하는 것을 특징으로 하는 위상 보간 회로.
  6. 제1항에 있어서,
    상기 가변 캐패시터부는 소정의 값을 갖는 캐패시터들이 병렬로 연결된 캡-뱅크(Capacitor-Bank)이며,
    상기 캡-뱅크에 포함된 각각의 캐패시터에는 직렬로 스위치가 각각 접속되어 있어, 상기 스위치의 온-오프에 따라 상기 캡-뱅크의 전체 캐패시턴스 값이 가변되는 것을 특징으로 하는 위상 보간 회로.
  7. 제6항에 있어서,
    상기 각각의 스위치는 상기 RC 지연 제어기에 의해 디지털 제어되며, 상기 디지털 제어 신호는 위상 보간될 입력신호의 주파수를 TDC를 이용하여 검출한 후 디코딩하여 생성되는 것을 특징으로 하는 위상 보간 회로.
  8. 제7항에 있어서,
    상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 각각의 스위치의 온-오프를 제어하는 것을 특징으로 하는 위상 보간 회로.
  9. 두 입력신호의 차를 증폭하는 제1 및 제2 차동증폭단 및 상기 제1 및 제2 차동증폭단에 각각 연결된 제1 및 제2 전류원을 포함하고, 상기 제1 및 제2 전류원에 따라 제1 및 제2 차동증폭단에 입력되는 신호의 위상차를 보간하여 출력하는 위상 보간 회로에 있어서,
    상기 두 입력신호는 클럭 복원 회로인 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로부터 생성되는 신호이며,
    상기 제1 및 제2 차동증폭단의 출력신호의 RC 지연 제어가 가능하도록 상기 제1 및 제2 차동증폭단의 출력단에 가변 캐패시터부가 연결되고,
    상기 가변 캐패시터부는 CMOS(Complementray Metal-Oxide_Semiconductor) 공정으로 제작되며, 게이트 단자와 공통 단자간의 전압차에 따라 캐패시턴스 값이 가변되는 배랙터(Varactor)이고,
    상기 PLL 또는 DLL의 루프필터의 전압은 스케일러를 통해 출력되고, 상기 스케일러로부터 출력된 전압이 상기 가변 캐패시터부의 캐패시턴스 값을 제어하는 제어신호로서 이용되는 것을 특징으로 하는 능동적 위상 보간 회로.
  10. 삭제
  11. 제9항에 있어서,
    상기 제어 신호는 위상 보간될 입력신호의 주파수가 높아질수록 캐패시턴스 값이 작아지도록 상기 게이트 단자와 공통 단자의 양단 전압을 제어하는 것을 특징으로 하는 능동적 위상 보간 회로.
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