CN218526309U - 双电荷泵pll电路 - Google Patents

Abstract

本申请涉及一种双电荷泵PLL电路，通过加入了两个不同的电荷泵，从而引入了两个不同的电荷泵输出电流；通过加入电压转电流模块，从而引入了跨导值；通过加入电流放大器，从而引入了电流放大的倍数因子，因此零点频率公式多出了多个可控的参数变量，大大增加了PLL电路的自由度，提高了PLL电路的灵活性，能更好的设计PLL电路。

Description

双电荷泵PLL电路

技术领域

本申请涉及电子电路技术领域，特别是涉及一种双电荷泵PLL电路。

背景技术

PLL(Phase Locked Loop)电路，即锁相回路或锁相环电路，常常用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL电路常用于压控振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由压控振荡器转成高频，但是时钟信号并不稳定，这时候就需要利用PLL电路就来实现稳定且高频的时钟信号。

图1是传统的PLL电路的电路结构图，低通滤波器(LPF)一般用一个电阻串联一个电容组成。

然而，传统的PLL电路可以看出，零点频率主要由电阻阻值(R)和电容容量(C)决定，即只有通过调控R和C两个参数来调节零点频率，零点频率的表达式是零点频率Wz＝1/(RC)，可控变量过少，调节手段过少，导致灵活性差。此外，R和C两个参数的变化一般是通过MOS开关来调节，MOS开关的开断会引入有害的寄生电阻和寄生电容，会对PLL电路造成影响。

实用新型内容

基于此，有必要针对传统PLL电路可控变量过少，调节手段过少，灵活性差的问题，提供一种双电荷泵PLL电路。

本申请提供一种双电荷泵PLL电路，包括依次串联的鉴频鉴相器、积分电荷泵、低通滤波器、电压转电流电路、电流放大器和流控振荡器；

所述鉴频鉴相器用于引入外部输入的输入时钟信号；

所述积分电荷泵的一端与鉴频鉴相器电连接，另一端与低通滤波器电连接；

所述低通滤波器的一端与所述积分电荷泵电连接，另一端与所述电压转电流电路的输入端连接；

所述电压转电流电路的输入端与所述低通滤波器电连接，所述电压转电流电路的输出端与所述电流放大器电连接；

所述双电荷泵PLL电路还包括：

成比例电荷泵，一端电连接于所述鉴频鉴相器与所述积分电荷泵之间的连接链路上，另一端与所述流控振荡器电连接；

分频器，一端与所述鉴频鉴相器电连接，另一端与所述流控振荡器电连接，用于将输出时钟信号输出并将所述输出时钟信号传输至所述流控振荡器。

进一步地，所述低通滤波器包括：

电容，所述电容的正极板与所述积分电荷泵电连接。

进一步地，所述电压转电流电路包括：

第一NMOS管，所述第一NMOS管的栅极电连接于所述积分电荷泵和所述电容的正极板之间的连接链路上，所述第一NMOS管的源极接地；所述第一NMOS 管的源极还与所述电容的负极板电连接。

进一步地，所述电流放大器包括互相连接的第一PMOS管、第二PMOS管和第一供电电源；所述第二PMOS管的宽长比是所述第一PMOS管的宽长比的K倍；

所述第一PMOS管的栅极与所述第二PMOS管的栅极电连接；

所述第一PMOS管的源极与所述第一供电电源电连接，所述第二PMOS管的源极与所述第一供电电源电连接，所述第一PMOS管的源极还与所述第二PMOS 管的源极电连接；

所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接；

所述第一PMOS管的漏极还与所述第一PMOS管的栅极电连接；

所述第二PMOS管的漏极与所述流控振荡器电连接。

进一步地，所述流控振荡器包括依次串联的第一反相器、第二反相器和第三反相器。

进一步地，所述第一反相器的第一输入端和分频器电连接，所述第一反相器的输出端和第二反相器的第一输入端电连接，所述第二反相器的输出端与所述第三反相器的第一输入端电连接，所述第三反相器的输出端与所述分频器电连接；所述第三反相器的输出端还与所述第一反相器的第一输入端电连接；

所述第一反相器的第二输入端，所述第二反相器的第二输入端，所述第三反相器的第二输入端均电连接于所述成比例电荷泵与所述第二PMOS管的漏极之间的连接链路上。

进一步地，所述双电荷泵PLL电路还包括：

第二供电电源；

第三PMOS管，所述第三PMOS管的源极与所述第二供电电源电连接；所述第三PMOS管的栅极与所述第三PMOS管的漏极电连接；

第四PMOS管，所述第四PMOS管的栅极与所述第三PMOS管的栅极电连接，所述第四PMOS管的源极与所述第二PMOS管的漏极电连接；所述第四PMOS管的漏极与所述成比例电荷泵电连接；

第二NMOS管，所述第二NMOS管的栅极电连接于所述积分电荷泵与所述电容的正极板之间的连接链路上，所述第二NMOS管的源极接地，所述第二NMOS 管的漏极与所述第三PMOS管的漏极电连接。

进一步地，所述第一反相器的第一输入端和分频器电连接，所述第一反相器的输出端和第二反相器的第一输入端电连接，所述第二反相器的输出端与所述第三反相器的第一输入端电连接，所述第三反相器的输出端与所述分频器电连接；所述第三反相器的输出端还与所述第一反相器的第一输入端电连接；

所述第一反相器的第二输入端，所述第二反相器的第二输入端，所述第三反相器的第二输入端均电连接于所述成比例电荷泵与所述第四PMOS管的漏极之间的连接链路上。

进一步地，所述电压转电流电路还包括：

第一电阻，一端与所述第一NMOS管的源极电连接，另一端接地；所述电容的负极板接地。

进一步地，所述双电荷泵PLL电路还包括：

第二电阻，一端与所述第二NMOS管的源极电连接，另一端接地。

本申请涉及一种双电荷泵PLL电路，通过加入了两个不同的电荷泵，从而引入了两个不同的电荷泵输出电流；通过加入电压转电流模块，从而引入了跨导值；通过加入电流放大器，从而引入了电流放大的倍数因子，因此零点频率公式多出了多个可控的参数变量，大大增加了PLL电路的自由度，提高了PLL 电路的灵活性，能更好的设计PLL电路。

附图说明

图1为传统PLL电路的电路结构图。

图2为本申请一个实施例提供的双电荷泵PLL电路的电路结构图。

图3为本申请另一个实施例提供的双电荷泵PLL电路的电路结构图。

图4为本申请又一个实施例提供的双电荷泵PLL电路的电路结构图。

图5为本申请又一个实施例提供的双电荷泵PLL电路的电路结构图。

附图标记：

10-鉴频鉴相器；20-积分电荷泵；30-低通滤波器；310-电容；

311-电容的正极板；312-电容的负极板；40-电压转电流电路；

41-电压转电流电路的输入端；42-电压转电流电路的输出端；

410-第一NMOS管；411-第一NMOS管的栅极；412-第一NMOS管的源极；

413-第一NMOS管的漏极；420-第一电阻；50-电流放大器；

510-第一PMOS管；511-第一PMOS管的栅极；512-第一PMOS管的源极；

513-第一PMOS管的漏极；520-第二PMOS管；521-第二PMOS管的栅极；

522-第二PMOS管的源极；523-第二PMOS管的漏极；530-第一供电电源；

60-流控振荡器；610-第一反相器；611-第一反相器的第一输入端；

612-第一反相器的第二输入端；613-第一反相器的输出端；

620-第二反相器；621-第二反相器的第一输入端；

622-第二反相器的第二输入端；623-第二反相器的输出端；

630-第三反相器；631-第三反相器的第一输入端；

632-第三反相器的第二输入端；633-第三反相器的输出端；

70-成比例电荷泵；80-分频器；910-第二供电电源；920-第三PMOS管；

921-第三PMOS管的栅极；922-第三PMOS管的源极；

923-第三PMOS管的漏极；930-第四PMOS管；931-第四PMOS管的栅极；

932-第四PMOS管的源极；933-第四PMOS管的漏极；940-第二NMOS管；

941-第二NMOS管的栅极；942-第二NMOS管的源极；

943-第二NMOS管的漏极；950-第二电阻。

具体实施方式

为了使本申请的目的.技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请提供一种双电荷泵PLL电路。

如图2所示，在本申请的一实施例中，所述双电荷泵PLL电路包括依次串联的鉴频鉴相器10、积分电荷泵20、低通滤波器30、电压转电流电路40、电流放大器50和流控振荡器60。

所述鉴频鉴相器10用于引入外部输入的输入时钟信号。所述积分电荷泵20 的一端与鉴频鉴相器10电连接。所述积分电荷泵20的另一端与低通滤波器30 电连接。所述低通滤波器30的一端与所述积分电荷泵20电连接。所述低通滤波器30的另一端与所述电压转电流电路40的输入端41连接。

所述电压转电流电路40的输入端41与所述低通滤波器30电连接。所述电压转电流电路40的输出端42与所述电流放大器50电连接。所述双电荷泵PLL 电路还包括成比例电荷泵70和分频器80。所述成比例电荷泵70的一端电连接于所述鉴频鉴相器10与所述积分电荷泵20之间的连接链路上。所述成比例电荷泵70的另一端与所述流控振荡器60电连接。所述分频器80的一端与所述鉴频鉴相器10电连接。所述分频器80的另一端与所述流控振荡器60电连接。所述分频器80用于将输出时钟信号输出并将所述输出时钟信号传输至所述流控振荡器60。

如图3所示，在本申请的一实施例中，所述低通滤波器30包括电容310。所述电容310的正极板311与所述积分电荷泵20电连接。

具体地，本实施例中，电容310是低通滤波器30的表现形式。

设积分电荷泵20的输出电流是icp_int。成比例电荷泵70的输出电流是 icp_prop。低通滤波器30由电容310组成，其电容310容量为C1。电压转电流电路40的小信号表达式是跨导值(gm)。电流放大器50的小信号表达式是电流放大的倍数因子K，K代表电流放大器50的电流放大能力。流控振荡器60(CCO) 的增益表达式是Kcco。分频器80的增益表达式是1/N。N为分频器80的分频值。

那么本实施例中双电荷泵PLL电路的工作原理是：

积分电荷泵20输出的电流icp_int流经电容310，这样得到小信号电压 icp_int×[1/(S×C1)],其中S为信号系统中时域微分转换为频域的因子。1/ (S×C1)是电容310的阻抗的表达式。这个小信号电压经电压转电流电路40 的跨导gm转换，变成电流。然后这个电流再经电流放大器50的K倍的电流放大，注入流控振荡器60。放大后的电流和成比例电荷泵70输出的信号电流 icp_prop叠加，叠加后的电流最后用于控制流控振荡器60。

设流控振荡器60的传递函数的表达式是

其中S为信号系统中时域微分转换为频域的因子，和前述S的含义相同，那么积分电荷泵20，成比例电荷泵70和流控振荡器60等模块结合起来的电路结构的开环传递函数就是公式1。

其中，TF为积分电荷泵20，成比例电荷泵70和流控振荡器60等模块结合起来的电路结构的开环传递函数。icp_int为积分电荷泵20输出的电流大小。 icp_prop为成比例电荷泵70输出的信号电流的大小(为了便于理解，公式1里的icp_int和icp_prop都为电流的大小，而不是区分电流的符号，这一点和前文不同)。S为信号系统中时域微分转换为频域的因子。

是电容310的阻抗的表达式。gm为电压转电流电路40的跨导值。K为电流放大器50的放大倍数。

为流控振荡器60的传递函数的表达式。N为分频器80的分频值。

下面对公式1进行推导。公式1的推导过程如下：

最终公式1变为公式2。

由于开环传递函数是由零点频率表达式和极点频率表达式构成的，而

中的分母即是零点频率Wz的表达式。

因此，我们由公式2得到了最终的零点频率Wz的表达式，如公式3所示。

可见，零点频率Wz的表达式中出现了4个新的可控变量，分别是icp_int，gm，K和icp_prop。可见，相对于传统PLL电路零点频率表达式，本申请提供的双电荷泵PLL电路的零点频率表达式多出了4个可控的参数变量，大大增加了PLL电路的自由度，提高了PLL电路的灵活性。

请继续参阅图3，在本申请的一实施例中，所述电压转电流电路40包括第一NMOS管410。所述第一NMOS管410的栅极411电连接于所述积分电荷泵20 和所述电容310的正极板311之间的连接链路上。所述第一NMOS管410的源极 412接地。所述第一NMOS管410的源极412还与所述电容310的负极板312电连接。

具体地，第一NMOS管410在本实施例中，完成了电压转电流的功能。当第一NMOS管410处于饱和区时它相当于一个压控电流源，这样输入的电压信号就被转换成输出电流。

此外，电压转电流电路40使用的是NMOS管而不是PMOS管，这样避免了PMOS 管在电压转电流时对电源的噪声干扰，使用NMOS管进行电压转电流时，噪声更小。

请继续参阅图3，在本申请的一实施例中，所述电流放大器50包括互相连接的第一PMOS管510、第二PMOS管520和第一供电电源530。

所述第二PMOS管520的宽长比是所述第一PMOS管510的宽长比的K倍。

所述第一PMOS管510的栅极511与所述第二PMOS管520的栅极521电连接。所述第一PMOS管510的源极512与所述第一供电电源530电连接，所述第二PMOS管520的源极522与所述第一供电电源530电连接。所述第一PMOS管510的源极512还与所述第二PMOS管520的源极522电连接。所述第一PMOS管 510的漏极513与所述第一NMOS管410的漏极413电连接。所述第一PMOS管 510的漏极513还与所述第一PMOS管510的栅极511电连接。所述第二PMOS管520的漏极523与所述流控振荡器60电连接。

具体地，所述第二PMOS管520的宽长比是所述第一PMOS管510的宽长比的K倍，他们组成了电流镜，实际上完成了电流放大器50的功能，对电流进行 K倍的放大。

本实施例通过引入宽长比为1比K的第一PMOS管510和第二PMOS管520，使得一个电流放大因子K被引入了新的零点频率的计算公式，这样多了一个可以调节的参数和手段。

请继续参阅图2，在本申请的一实施例中，所述流控振荡器60包括依次串联的第一反相器610、第二反相器620和第三反相器630。

具体地，三个反相器可以组成一个环形振荡器，它们的频率受注入的电流控制，就可以完成流控振荡器60的功能。

请继续参阅图3，在本申请的一实施例中，所述第一反相器610的第一输入端611和分频器80电连接。所述第一反相器610的输出端613和第二反相器620 的第一输入端621电连接。所述第二反相器620的输出端623与所述第三反相器630的第一输入端631电连接。所述第三反相器630的输出端633与所述分频器80电连接。所述第三反相器630的输出端633还与所述第一反相器610的第一输入端611电连接。

所述第一反相器610的第二输入端612，所述第二反相器620的第二输入端 622，所述第三反相器630的第二输入端632均电连接于所述成比例电荷泵70 与所述第二PMOS管520的漏极523之间的连接链路上。

具体地，当然，也可以用多个反相器组成差分结构的环形振荡器来完成流控振荡器60的功能。

下面介绍本申请提供的双电荷泵PLL电路的另一个实施例。

如图4所示，在本申请的一实施例中，所述双电荷泵PLL电路还包括第二供电电源910、第三PMOS管920、第四PMOS管930和第二NMOS管940。

所述第三PMOS管920的源极922与所述第二供电电源910电连接。所述第三PMOS管920的栅极921与所述第三PMOS管920的漏极923电连接。所述第四PMOS管930的栅极931与所述第三PMOS管920的栅极921电连接。所述第四PMOS管930的源极932与所述第二PMOS管520的漏极523电连接。所述第四PMOS管930的漏极933与所述成比例电荷泵70电连接。所述第二NMOS管940 的栅极941电连接于所述积分电荷泵20与所述电容310的正极板311之间的连接链路上，所述第二NMOS管940的源极942接地。所述第二NMOS管940的漏极943与所述第三PMOS管920的漏极923电连接。

具体地，本实施例多设置了一条支路，包括第二供电电源910、第三PMOS 管920、第四PMOS管930和第二NMOS管940。第三PMOS管920和第二NMOS管 940可以给共源共栅管子第四PMOS管930提供第四PMOS管930的栅极931上的偏置电压，这样由第二PMOS管520和第四PMOS管930组成的共源共栅结构，其输出阻抗更大，更逼近理想电流源的效果，同时也利于抑制电源噪声的干扰。

请继续参阅图4，在本申请的一实施例中，所述第一反相器的第一输入端和分频器电连接，所述第一反相器610的输出端613和第二反相器620的第一输入端621电连接，所述第二反相器620的输出端623与所述第三反相器630的第一输入端631电连接，所述第三反相器630的输出端633与所述分频器8电连接；所述第三反相器630的输出端633还与所述第一反相器610的第一输入端611电连接；

所述第一反相器610的第二输入端612，所述第二反相器620的第二输入端 622，所述第三反相器630的第二输入端632均电连接于所述成比例电荷泵70 与所述第四PMOS管930的漏极933之间的连接链路上。

具体地，这段文字解释上个实施例中有关三个反相器与实施例中其他元器件建的连接关系。需要注意的是，所述第一反相器610的第二输入端612，所述第二反相器620的第二输入端622，所述第三反相器630的第二输入端632均电连接于所述成比例电荷泵70与所述第四PMOS管930的漏极933之间的连接链路上，这和前述图3的实施例是不一样的。

下面介绍本申请提供的双电荷泵PLL电路的又一个实施例。

如图5所示，在本申请的一实施例中，所述电压转电流电路40还包括第一电阻420。所述第一电阻420的一端与所述第一NMOS管410的源极412电连接。所述第一电阻420的另一端接地。

具体地，本实施例采用了使用了带源极退化结构的共源结构，在第一NMOS 管410接地之前，串联了一个第一电阻420，这样整个电路结构的电压转电流电路40的跨导值(gm)要比不设置第一电阻420的电路结构的线性度要好很多。

请继续参阅图5，在本申请的一实施例中，所述双电荷泵PLL电路还包括第二电阻950。所述第二电阻950的一端与所述第二NMOS管940的源极942电连接，第二电阻950另一端接地。

具体地，本实施例采用了使用了带源极退化结构的共源结构，在第而NMOS 管接地之前，串联了一个第二电阻950，这样整个电路结构的电压转电流电路 40的跨导值(gm)要比不设置第二电阻950的电路结构的线性度要好很多。

以上所述实施例的各技术特征可以进行任意的组合，各方法步骤也并不做执行顺序的限制，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种双电荷泵PLL电路，其特征在于，包括依次串联的鉴频鉴相器、积分电荷泵、低通滤波器、电压转电流电路、电流放大器和流控振荡器；

所述鉴频鉴相器用于引入外部输入的输入时钟信号；

所述积分电荷泵的一端与所述鉴频鉴相器电连接，另一端与所述低通滤波器电连接；

所述低通滤波器的一端与所述积分电荷泵电连接，另一端与所述电压转电流电路的输入端连接；

所述电压转电流电路的输入端与所述低通滤波器电连接，所述电压转电流电路的输出端与所述电流放大器电连接；

所述双电荷泵PLL电路还包括：

成比例电荷泵，一端电连接于所述鉴频鉴相器与所述积分电荷泵之间的连接链路上，另一端与所述流控振荡器电连接；

分频器，一端与所述鉴频鉴相器电连接，另一端与所述流控振荡器电连接，用于将输出时钟信号输出并将所述输出时钟信号传输至所述流控振荡器。

2.根据权利要求1所述的双电荷泵PLL电路，其特征在于，所述低通滤波器包括：

电容，所述电容的正极板与所述积分电荷泵电连接。

3.根据权利要求2所述的双电荷泵PLL电路，其特征在于，所述电压转电流电路包括：

第一NMOS管，所述第一NMOS管的栅极电连接于所述积分电荷泵和所述电容的正极板之间的连接链路上，所述第一NMOS管的源极接地；所述第一NMOS管的源极还与所述电容的负极板电连接。

4.根据权利要求3所述的双电荷泵PLL电路，其特征在于，所述电流放大器包括互相连接的第一PMOS管、第二PMOS管和第一供电电源；所述第二PMOS管的宽长比是所述第一PMOS管的宽长比的K倍；

所述第一PMOS管的栅极与所述第二PMOS管的栅极电连接；

所述第一PMOS管的源极与所述第一供电电源电连接，所述第二PMOS管的源极与所述第一供电电源电连接，所述第一PMOS管的源极还与所述第二PMOS管的源极电连接；

所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接；

所述第一PMOS管的漏极还与所述第一PMOS管的栅极电连接；

所述第二PMOS管的漏极与所述流控振荡器电连接。

5.根据权利要求4所述的双电荷泵PLL电路，其特征在于，所述流控振荡器包括依次串联的第一反相器、第二反相器和第三反相器。

6.根据权利要求5所述的双电荷泵PLL电路，其特征在于，所述第一反相器的第一输入端和分频器电连接，所述第一反相器的输出端和第二反相器的第一输入端电连接，所述第二反相器的输出端与所述第三反相器的第一输入端电连接，所述第三反相器的输出端与所述分频器电连接；所述第三反相器的输出端还与所述第一反相器的第一输入端电连接；

所述第一反相器的第二输入端，所述第二反相器的第二输入端，所述第三反相器的第二输入端均电连接于所述成比例电荷泵与所述第二PMOS管的漏极之间的连接链路上。

7.根据权利要求5所述的双电荷泵PLL电路，其特征在于，还包括：

第二供电电源；

第三PMOS管，所述第三PMOS管的源极与所述第二供电电源电连接；所述第三PMOS管的栅极与所述第三PMOS管的漏极电连接；

第四PMOS管，所述第四PMOS管的栅极与所述第三PMOS管的栅极电连接，所述第四PMOS管的源极与所述第二PMOS管的漏极电连接；所述第四PMOS管的漏极与所述成比例电荷泵电连接；

第二NMOS管，所述第二NMOS管的栅极电连接于所述积分电荷泵与所述电容的正极板之间的连接链路上，所述第二NMOS管的源极接地，所述第二NMOS管的漏极与所述第三PMOS管的漏极电连接。

8.根据权利要求7所述的双电荷泵PLL电路，其特征在于，所述第一反相器的第一输入端和分频器电连接，所述第一反相器的输出端和第二反相器的第一输入端电连接，所述第二反相器的输出端与所述第三反相器的第一输入端电连接，所述第三反相器的输出端与所述分频器电连接；所述第三反相器的输出端还与所述第一反相器的第一输入端电连接；

所述第一反相器的第二输入端，所述第二反相器的第二输入端，所述第三反相器的第二输入端均电连接于所述成比例电荷泵与所述第四PMOS管的漏极之间的连接链路上。

9.根据权利要求8所述的双电荷泵PLL电路，其特征在于，所述电压转电流电路还包括：

第一电阻，一端与所述第一NMOS管的源极电连接，另一端接地；所述电容的负极板接地。

10.根据权利要求9所述的双电荷泵PLL电路，其特征在于，还包括：

第二电阻，一端与所述第二NMOS管的源极电连接，另一端接地。

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