JP2001036349A - Ｐｌｌ検波回路 - Google Patents
Ｐｌｌ検波回路Info
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- 238000010586 diagram Methods 0.000 description 19
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/50—Tuning indicators; Automatic tuning control
-
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/2281—Homodyne or synchrodyne circuits using a phase locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/455—Demodulation-circuits
-
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- H04N21/4382—Demodulation or channel decoding, e.g. QPSK demodulation
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Abstract
(57)【要約】
【課題】 動作の安定性を向上でき、誤動作の発生を回
避でき、ＰＬＬロック判別が正しく行われるＰＬＬ検波
回路を実現する。 【解決手段】 位相比較器１０、ローパスフィルタ２０
及びＶＣＯ３０によって構成されているＰＬＬ回路の位
相誤差信号ＳE に応じて、ＰＬＬ回路がロック状態にあ
るか否かを判断する。位相誤差信号ＳE のレベルを二つ
の閾値ＶＲＬ及びＶＲＨと比較し、位相誤差信号ＳE が
ＶＲＬとＶＲＨの中間にあるとき、ＰＬＬ回路がロック
状態にあると判断し、それ以外のときＰＬＬ回路がロッ
ク状態から外れていると判断するので、正確かつ安定し
たＰＬＬロック判別信号ＳK を出力できる。
避でき、ＰＬＬロック判別が正しく行われるＰＬＬ検波
回路を実現する。 【解決手段】 位相比較器１０、ローパスフィルタ２０
及びＶＣＯ３０によって構成されているＰＬＬ回路の位
相誤差信号ＳE に応じて、ＰＬＬ回路がロック状態にあ
るか否かを判断する。位相誤差信号ＳE のレベルを二つ
の閾値ＶＲＬ及びＶＲＨと比較し、位相誤差信号ＳE が
ＶＲＬとＶＲＨの中間にあるとき、ＰＬＬ回路がロック
状態にあると判断し、それ以外のときＰＬＬ回路がロッ
ク状態から外れていると判断するので、正確かつ安定し
たＰＬＬロック判別信号ＳK を出力できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ検波回路、
例えば、ラジオ、テレビジョン並びに衛星放送受信機、
ビデオレコーダ及び移動体通信システムの受信機などに
用られるＰＬＬ検波回路に関するものである。
例えば、ラジオ、テレビジョン並びに衛星放送受信機、
ビデオレコーダ及び移動体通信システムの受信機などに
用られるＰＬＬ検波回路に関するものである。
【０００２】
【従来の技術】同期検波方式のテレビジョンなどの受信
機では、ＰＬＬ回路を用いて、例えば、チューナー、周
波数変換回路によって得られた映像中間周波（Video In
termediate Frequency, ＶＩＦと略して表記する）信号
に同期した発振信号を発生し、当該発振信号でＶＩＦ信
号を同期検波し、映像検波信号を出力する。図１１は、
ＰＬＬ検波回路を用いたテレビジョン受信機の検波回路
の主要部を示すブロック図である。
機では、ＰＬＬ回路を用いて、例えば、チューナー、周
波数変換回路によって得られた映像中間周波（Video In
termediate Frequency, ＶＩＦと略して表記する）信号
に同期した発振信号を発生し、当該発振信号でＶＩＦ信
号を同期検波し、映像検波信号を出力する。図１１は、
ＰＬＬ検波回路を用いたテレビジョン受信機の検波回路
の主要部を示すブロック図である。
【０００３】図示のように、この検波回路は、位相比較
器１０、ローパスフィルタ２０及び電圧制御発振回路
（ＶＣＯ）３０からなるＰＬＬ回路、ＡＧＣ（Automati
c GainControl）アンプ（ＡＧＣ ＡＭＰ）５０、ＡＧ
Ｃ制御回路６０、振幅検波器（ＡＭ検波器）７０、比較
器８０、ＡＧＣループフィルタ９０、ローパスフィルタ
１１０及びＰＬＬロック判別回路１２０によって構成さ
れている。
器１０、ローパスフィルタ２０及び電圧制御発振回路
（ＶＣＯ）３０からなるＰＬＬ回路、ＡＧＣ（Automati
c GainControl）アンプ（ＡＧＣ ＡＭＰ）５０、ＡＧ
Ｃ制御回路６０、振幅検波器（ＡＭ検波器）７０、比較
器８０、ＡＧＣループフィルタ９０、ローパスフィルタ
１１０及びＰＬＬロック判別回路１２０によって構成さ
れている。
【０００４】ＡＧＣアンプ５０に入力される入力信号Ｓ
INは、例えば、周波数変換回路によって映像中間周波Ｖ
ＩＦに変換された中間周波数信号である。なお、映像中
間周波数は、放送システムによって異なるが、例えば、
日本などの地域で採用されているＮＴＳＣ方式では、５
８．７５ＭＨｚである。
INは、例えば、周波数変換回路によって映像中間周波Ｖ
ＩＦに変換された中間周波数信号である。なお、映像中
間周波数は、放送システムによって異なるが、例えば、
日本などの地域で採用されているＮＴＳＣ方式では、５
８．７５ＭＨｚである。
【０００５】映像中間周波信号ＳINがＡＧＣアンプ５０
によって増幅され、増幅信号ＳA が位相比較器１０及び
ＡＭ検波器７０に供給される。ＡＧＣアンプ５０は、Ａ
ＧＣ制御回路６０からの制御信号ＳC に応じて、利得が
制御されるので、増幅信号ＳA の振幅が入力信号の強弱
によらず、ほぼ一定に保持される。
によって増幅され、増幅信号ＳA が位相比較器１０及び
ＡＭ検波器７０に供給される。ＡＧＣアンプ５０は、Ａ
ＧＣ制御回路６０からの制御信号ＳC に応じて、利得が
制御されるので、増幅信号ＳA の振幅が入力信号の強弱
によらず、ほぼ一定に保持される。
【０００６】位相比較器１０、ローパスフィルタ２０及
びＶＣＯ３０によって、ＰＬＬ回路が構成されている。
位相比較器１０は、増幅信号ＳA の位相とＶＣＯ３０の
出力信号ＳL との位相を比較し、これらの信号の位相誤
差に基づいた位相誤差信号Ｓ１０が出力される。ローパ
スフィルタ２０は、位相誤差信号Ｓ１０の高周波成分を
減衰させ、一定の周波数帯域における低周波成分を抽出
して、周波数制御信号として、ＶＣＯ３０に供給する。
ＶＣＯ３０は、ローパスフィルタ２０からの周波数制御
信号に応じて発振周波数を制御し、発振信号ＳL を位相
比較器１０及びＡＭ検波器７０にそれぞれ供給する。
びＶＣＯ３０によって、ＰＬＬ回路が構成されている。
位相比較器１０は、増幅信号ＳA の位相とＶＣＯ３０の
出力信号ＳL との位相を比較し、これらの信号の位相誤
差に基づいた位相誤差信号Ｓ１０が出力される。ローパ
スフィルタ２０は、位相誤差信号Ｓ１０の高周波成分を
減衰させ、一定の周波数帯域における低周波成分を抽出
して、周波数制御信号として、ＶＣＯ３０に供給する。
ＶＣＯ３０は、ローパスフィルタ２０からの周波数制御
信号に応じて発振周波数を制御し、発振信号ＳL を位相
比較器１０及びＡＭ検波器７０にそれぞれ供給する。
【０００７】このように、位相比較器１０、ローパスフ
ィルタ２０及びＶＣＯ３０により構成されたＰＬＬ回路
によって、ＡＧＣアンプ５０の出力信号ＳA の周波数に
追従して周波数が変化する発振信号ＳL を生成できる。
即ち、入力信号と完全に位相同期の発振信号ＳL が検波
回路内部で生成される。ＡＭ検波器７０は、生成される
同期信号ＳL を用いて、同期検波、例えば、ＡＧＣアン
プ５０の増幅信号ＳAと発振信号ＳL との掛け算によっ
て同期検波を行い、信号ＳA の振幅に応じた映像検波信
号ＳPDを出力する。
ィルタ２０及びＶＣＯ３０により構成されたＰＬＬ回路
によって、ＡＧＣアンプ５０の出力信号ＳA の周波数に
追従して周波数が変化する発振信号ＳL を生成できる。
即ち、入力信号と完全に位相同期の発振信号ＳL が検波
回路内部で生成される。ＡＭ検波器７０は、生成される
同期信号ＳL を用いて、同期検波、例えば、ＡＧＣアン
プ５０の増幅信号ＳAと発振信号ＳL との掛け算によっ
て同期検波を行い、信号ＳA の振幅に応じた映像検波信
号ＳPDを出力する。
【０００８】図１１に示すように、ＡＭ検波器７０によ
って得られた映像検波信号ＳPDは、ローパスフィルタ１
１０及び比較器８０にそれぞれ供給される。比較器８０
は、映像検波信号ＳPDと基準電圧Ｖ１とを比較し、比較
の結果をＡＧＣループフィルタ９０に供給する。ＡＧＣ
ループフィルタ９０は、例えば、ローパスフィルタの特
性を有する。比較器８０の出力信号のうち、所定の低周
波帯域の信号を抽出し、抽出した信号をＡＧＣ制御信号
ＳAGC として、ＡＧＣ制御回路６０及びＰＬＬロック判
別回路１２０にそれぞれ提供する。
って得られた映像検波信号ＳPDは、ローパスフィルタ１
１０及び比較器８０にそれぞれ供給される。比較器８０
は、映像検波信号ＳPDと基準電圧Ｖ１とを比較し、比較
の結果をＡＧＣループフィルタ９０に供給する。ＡＧＣ
ループフィルタ９０は、例えば、ローパスフィルタの特
性を有する。比較器８０の出力信号のうち、所定の低周
波帯域の信号を抽出し、抽出した信号をＡＧＣ制御信号
ＳAGC として、ＡＧＣ制御回路６０及びＰＬＬロック判
別回路１２０にそれぞれ提供する。
【０００９】ＡＧＣ制御回路は、ＡＧＣ制御信号ＳAGC
に応じて、ＡＧＣアンプ５０の利得を制御する制御信号
ＳC を出力する。即ち、検波回路において、ＡＭ検波器
７０の出力する映像検波信号ＳPDに応じて、ＡＧＣアン
プ５０の利得を制御する帰還ループが形成されている。
当該帰還ループの制御によって、ＡＧＣアンプ５０は、
検波出力のレベルがほぼ一定になるように利得が自動的
に制御される。
に応じて、ＡＧＣアンプ５０の利得を制御する制御信号
ＳC を出力する。即ち、検波回路において、ＡＭ検波器
７０の出力する映像検波信号ＳPDに応じて、ＡＧＣアン
プ５０の利得を制御する帰還ループが形成されている。
当該帰還ループの制御によって、ＡＧＣアンプ５０は、
検波出力のレベルがほぼ一定になるように利得が自動的
に制御される。
【００１０】ＰＬＬロック判別回路１２０は、ローパス
フィルタ１１０及びＡＧＣ制御信号ＳAGC に応じて、位
相比較器１０、ローパスフィルタ２０及びＶＣＯ３０か
らなるＰＬＬ回路がロック状態にあるか否かを判別する
ＰＬＬロック判別信号ＳK を出力する。
フィルタ１１０及びＡＧＣ制御信号ＳAGC に応じて、位
相比較器１０、ローパスフィルタ２０及びＶＣＯ３０か
らなるＰＬＬ回路がロック状態にあるか否かを判別する
ＰＬＬロック判別信号ＳK を出力する。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来の検波回路では、映像検波信号ＳPDのレベル及びＡＧ
Ｃ制御信号ＳAGC の状態に応じて、ＰＬＬロック判別を
行っていた。即ち、ＰＬＬ回路そのものの動作状態では
なく、検波システム全体の動作状態から、ＰＬＬ回路が
ロック状態にあるか否かを判別する。このため、想定し
ていない信号が入力された場合や、電源投入時などの過
渡状態において、ＰＬＬロック判別の結果が誤って、検
波回路の動作が不安定になりやすく、受信回路の誤動作
を招くおそれがあるという不利益がある。
来の検波回路では、映像検波信号ＳPDのレベル及びＡＧ
Ｃ制御信号ＳAGC の状態に応じて、ＰＬＬロック判別を
行っていた。即ち、ＰＬＬ回路そのものの動作状態では
なく、検波システム全体の動作状態から、ＰＬＬ回路が
ロック状態にあるか否かを判別する。このため、想定し
ていない信号が入力された場合や、電源投入時などの過
渡状態において、ＰＬＬロック判別の結果が誤って、検
波回路の動作が不安定になりやすく、受信回路の誤動作
を招くおそれがあるという不利益がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、過渡状態における動作の安定性
を向上でき、誤動作の発生を回避でき、ＰＬＬロック判
別を正しく行われるＰＬＬ検波回路を提供することにあ
る。
のであり、その目的は、過渡状態における動作の安定性
を向上でき、誤動作の発生を回避でき、ＰＬＬロック判
別を正しく行われるＰＬＬ検波回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ検波回路は、入力信号と発振信号と
の位相を比較し、当該比較の結果に応じて、上記入力信
号と上記発振信号との位相誤差に基づいた位相誤差信号
を出力する位相比較回路と、上記位相誤差信号に応じて
発振周波数を制御し、上記発振信号を生成する発振回路
とを含むＰＬＬ回路と、上記位相誤差信号に応じて、上
記ＰＬＬ回路がロック状態にあるか否かを判断し、上記
位相誤差信号の電圧レベルが所定の範囲内にあるとき、
上記ＰＬＬ回路がロック状態にあると判断し、上記位相
誤差信号の電圧レベルが上記所定の範囲以外にあると
き、上記ＰＬＬ回路がロック状態から外れたと判断する
ＰＬＬロック判別回路と、上記ＰＬＬロック判別回路の
判別結果に応じて、上記位相誤差信号に応じた信号、例
えば、上記位相誤差信号を増幅した増幅信号または所定
のレベルを持つ電圧信号を選択し、ＡＦＴ制御信号とし
て出力する選択回路とを有する。
め、本発明のＰＬＬ検波回路は、入力信号と発振信号と
の位相を比較し、当該比較の結果に応じて、上記入力信
号と上記発振信号との位相誤差に基づいた位相誤差信号
を出力する位相比較回路と、上記位相誤差信号に応じて
発振周波数を制御し、上記発振信号を生成する発振回路
とを含むＰＬＬ回路と、上記位相誤差信号に応じて、上
記ＰＬＬ回路がロック状態にあるか否かを判断し、上記
位相誤差信号の電圧レベルが所定の範囲内にあるとき、
上記ＰＬＬ回路がロック状態にあると判断し、上記位相
誤差信号の電圧レベルが上記所定の範囲以外にあると
き、上記ＰＬＬ回路がロック状態から外れたと判断する
ＰＬＬロック判別回路と、上記ＰＬＬロック判別回路の
判別結果に応じて、上記位相誤差信号に応じた信号、例
えば、上記位相誤差信号を増幅した増幅信号または所定
のレベルを持つ電圧信号を選択し、ＡＦＴ制御信号とし
て出力する選択回路とを有する。
【００１４】また、本発明のＰＬＬ検波回路は、入力信
号を所定の利得で増幅するＡＧＣ増幅回路と、上記ＡＧ
Ｃ増幅回路の出力信号と発振信号との位相を比較し、当
該比較の結果に応じて、上記入力信号と上記発振信号と
の位相誤差に応じた位相誤差信号を出力する位相比較回
路と、上記位相誤差信号に応じて発振周波数を制御し、
上記発振信号を生成する発振回路とを含むＰＬＬ回路
と、上記位相誤差信号に応じて、上記位相比較回路と上
記発振回路からなるＰＬＬ回路がロック状態にあるか否
かを判断し、上記位相誤差信号の電圧レベルが所定の範
囲内にあるとき、上記ＰＬＬ回路がロック状態にあると
判断し、上記位相誤差信号の電圧レベルが上記所定の範
囲以外にあるとき、上記ＰＬＬ回路がロック状態から外
れたと判断するＰＬＬロック判別回路と、上記発振信号
を基準信号として、上記ＡＧＣ増幅回路の出力信号に対
して検波し、検波信号を出力する検波回路と、上記検波
信号に応じた信号、例えば、上記検波信号と所定の基準
信号とを比較する比較回路の出力信号における所定の周
波数成分を抽出する第１のループフィルタと、上記ＰＬ
Ｌロック判別回路の判別の結果に応じて、上記第１のル
ープフィルタの出力信号及び第２の信号の何れかを選択
して出力する選択回路と、上記選択回路の出力信号に応
じて上記ＡＧＣ増幅回路の利得を制御する利得制御信号
を生成し、上記ＡＧＣ増幅回路に供給するＡＧＣ制御回
路とを有する。
号を所定の利得で増幅するＡＧＣ増幅回路と、上記ＡＧ
Ｃ増幅回路の出力信号と発振信号との位相を比較し、当
該比較の結果に応じて、上記入力信号と上記発振信号と
の位相誤差に応じた位相誤差信号を出力する位相比較回
路と、上記位相誤差信号に応じて発振周波数を制御し、
上記発振信号を生成する発振回路とを含むＰＬＬ回路
と、上記位相誤差信号に応じて、上記位相比較回路と上
記発振回路からなるＰＬＬ回路がロック状態にあるか否
かを判断し、上記位相誤差信号の電圧レベルが所定の範
囲内にあるとき、上記ＰＬＬ回路がロック状態にあると
判断し、上記位相誤差信号の電圧レベルが上記所定の範
囲以外にあるとき、上記ＰＬＬ回路がロック状態から外
れたと判断するＰＬＬロック判別回路と、上記発振信号
を基準信号として、上記ＡＧＣ増幅回路の出力信号に対
して検波し、検波信号を出力する検波回路と、上記検波
信号に応じた信号、例えば、上記検波信号と所定の基準
信号とを比較する比較回路の出力信号における所定の周
波数成分を抽出する第１のループフィルタと、上記ＰＬ
Ｌロック判別回路の判別の結果に応じて、上記第１のル
ープフィルタの出力信号及び第２の信号の何れかを選択
して出力する選択回路と、上記選択回路の出力信号に応
じて上記ＡＧＣ増幅回路の利得を制御する利得制御信号
を生成し、上記ＡＧＣ増幅回路に供給するＡＧＣ制御回
路とを有する。
【００１５】また、本発明では、好適には、上記ＰＬＬ
ロック判別回路は、上記位相誤差信号と第１の基準電圧
とを比較する第１の比較回路と、上記位相誤差信号と第
２の基準電圧とを比較する第２の比較回路と、上記第１
と第２の比較回路の比較結果に応じて、ＰＬＬロック判
別信号を出力する出力回路とを有する。
ロック判別回路は、上記位相誤差信号と第１の基準電圧
とを比較する第１の比較回路と、上記位相誤差信号と第
２の基準電圧とを比較する第２の比較回路と、上記第１
と第２の比較回路の比較結果に応じて、ＰＬＬロック判
別信号を出力する出力回路とを有する。
【００１６】また、本発明では、好適には、上記出力回
路は、カソードが上記第１の比較回路の出力端子に接続
され、アノードが出力ノードに接続されている第１のダ
イオードと、カソードが上記第２の比較回路の出力端子
に接続され、アノードが上記出力ノードに接続されてい
る第２のダイオードと、電源電圧の供給線と上記出力ノ
ードとの間に接続されている抵抗素子とを有し、上記第
１と第２の比較回路の出力信号がともにハイレベルのと
き、上記出力ノードから上記電源電圧に応じたハイレベ
ルの上記ＰＬＬロック判別信号が出力され、上記第１又
は第２の比較回路の何れかの出力信号がローレベルのと
き、上記出力ノードからローレベルの上記ＰＬＬロック
判別信号が出力される。
路は、カソードが上記第１の比較回路の出力端子に接続
され、アノードが出力ノードに接続されている第１のダ
イオードと、カソードが上記第２の比較回路の出力端子
に接続され、アノードが上記出力ノードに接続されてい
る第２のダイオードと、電源電圧の供給線と上記出力ノ
ードとの間に接続されている抵抗素子とを有し、上記第
１と第２の比較回路の出力信号がともにハイレベルのと
き、上記出力ノードから上記電源電圧に応じたハイレベ
ルの上記ＰＬＬロック判別信号が出力され、上記第１又
は第２の比較回路の何れかの出力信号がローレベルのと
き、上記出力ノードからローレベルの上記ＰＬＬロック
判別信号が出力される。
【００１７】また、本発明では、好適には、上記第２の
信号は、上記比較回路の出力信号の所定の周波数成分を
抽出する第２のループフィルタの出力信号である。
信号は、上記比較回路の出力信号の所定の周波数成分を
抽出する第２のループフィルタの出力信号である。
【００１８】さらに、本発明では、好適には、上記第２
の信号は、所定の電圧を持つ電圧信号である。
の信号は、所定の電圧を持つ電圧信号である。
【００１９】本発明によれば、ＰＬＬ検波回路におい
て、位相比較回路、ローパスフィルタ及び発振回路から
なるＰＬＬ回路の位相誤差信号に応じて、ＰＬＬ回路が
ロック状態にあるは否かが判断され、ＰＬＬロック判別
信号が出力される。ＰＬＬ回路の状態に応じて、位相誤
差信号を増幅した信号または所定の定電圧信号の何れか
が選択され、ＡＦＴ制御信号として出力される。また、
本発明のＰＬＬ検波回路において、ＰＬＬ回路によって
生成した発振信号を基準信号として、入力信号を検波
し、検波信号と所定の基準電圧との比較結果に応じた信
号がループフィルタによって所定の周波数成分が抽出さ
れる。ＰＬＬ回路の動作状態に応じて、ループフィルタ
の出力信号あるいは第２の信号、例えば、他のループフ
ィルタの出力信号或いは定電圧信号の何れかが選択さ
れ、それに応じてＡＧＣ増幅回路の利得を制御するＡＧ
Ｃ制御信号が生成される。この結果、入力信号の強弱に
よらず、常に一定検波出力が得られるようにＡＧＣ増幅
回路の利得が制御される。
て、位相比較回路、ローパスフィルタ及び発振回路から
なるＰＬＬ回路の位相誤差信号に応じて、ＰＬＬ回路が
ロック状態にあるは否かが判断され、ＰＬＬロック判別
信号が出力される。ＰＬＬ回路の状態に応じて、位相誤
差信号を増幅した信号または所定の定電圧信号の何れか
が選択され、ＡＦＴ制御信号として出力される。また、
本発明のＰＬＬ検波回路において、ＰＬＬ回路によって
生成した発振信号を基準信号として、入力信号を検波
し、検波信号と所定の基準電圧との比較結果に応じた信
号がループフィルタによって所定の周波数成分が抽出さ
れる。ＰＬＬ回路の動作状態に応じて、ループフィルタ
の出力信号あるいは第２の信号、例えば、他のループフ
ィルタの出力信号或いは定電圧信号の何れかが選択さ
れ、それに応じてＡＧＣ増幅回路の利得を制御するＡＧ
Ｃ制御信号が生成される。この結果、入力信号の強弱に
よらず、常に一定検波出力が得られるようにＡＧＣ増幅
回路の利得が制御される。
【００２０】
【発明の実施の形態】第１実施形態 図１は本発明に係るＰＬＬ検波回路の第１の実施形態を
示す回路図である。図示のように、本実施形態のＰＬＬ
検波回路は、位相比較器１０、ローパスフィルタ２０及
びＶＣＯ３０からなるＰＬＬ回路、ＰＬＬロック判別回
路４０、ＡＧＣアンプ５０、ＡＧＣ制御回路６０、ＡＭ
検波器７０、比較器８０及びＡＧＣループフィルタ９０
によって構成されている。図示のように、本実施形態の
ＰＬＬ検波回路では、ＰＬＬ回路における位相誤差信号
ＳE を用いて、ＰＬＬロック判別回路４０によって、Ｐ
ＬＬ回路がロック状態にある否かを判別する。
示す回路図である。図示のように、本実施形態のＰＬＬ
検波回路は、位相比較器１０、ローパスフィルタ２０及
びＶＣＯ３０からなるＰＬＬ回路、ＰＬＬロック判別回
路４０、ＡＧＣアンプ５０、ＡＧＣ制御回路６０、ＡＭ
検波器７０、比較器８０及びＡＧＣループフィルタ９０
によって構成されている。図示のように、本実施形態の
ＰＬＬ検波回路では、ＰＬＬ回路における位相誤差信号
ＳE を用いて、ＰＬＬロック判別回路４０によって、Ｐ
ＬＬ回路がロック状態にある否かを判別する。
【００２１】ＡＧＣアンプ５０の入力信号ＳINは、例え
ば、周波数変換回路によって映像中間周波ＶＩＦに変換
された中間周波数信号である。ＡＧＣアンプ５０は、入
力信号ＳINを増幅し、増幅信号ＳA を出力する。なお、
ＡＧＣアンプ５０は、制御信号ＳC によって利得が制御
されるので、受信信号の強弱によらず、常に一定の映像
検波出力が得られる。
ば、周波数変換回路によって映像中間周波ＶＩＦに変換
された中間周波数信号である。ＡＧＣアンプ５０は、入
力信号ＳINを増幅し、増幅信号ＳA を出力する。なお、
ＡＧＣアンプ５０は、制御信号ＳC によって利得が制御
されるので、受信信号の強弱によらず、常に一定の映像
検波出力が得られる。
【００２２】ＰＬＬ回路において、位相比較器１０は、
ＡＧＣアンプ５０からの増幅信号ＳA とＶＣＯ３０から
の発振信号ＳL の位相を比較し、比較の結果、これらの
信号の位相誤差に応じた位相誤差信号を出力する。ロー
パスフィルタ２０は、位相比較器１０の出力信号の高周
波成分を除去し、所定の低周波帯域の信号を抽出して、
それを位相誤差信号ＳE として出力する。ＶＣＯ３０
は、位相誤差信号ＳE に応じて発振周波数を制御し、発
振信号ＳLを出力する。
ＡＧＣアンプ５０からの増幅信号ＳA とＶＣＯ３０から
の発振信号ＳL の位相を比較し、比較の結果、これらの
信号の位相誤差に応じた位相誤差信号を出力する。ロー
パスフィルタ２０は、位相比較器１０の出力信号の高周
波成分を除去し、所定の低周波帯域の信号を抽出して、
それを位相誤差信号ＳE として出力する。ＶＣＯ３０
は、位相誤差信号ＳE に応じて発振周波数を制御し、発
振信号ＳLを出力する。
【００２３】上述したＰＬＬ回路によって、ＡＧＣアン
プ５０の出力信号ＳA に位相同期した発振信号ＳL が得
られる。発振信号ＳL は、位相比較の基準信号として位
相比較器１０に供給され、さらに、検波の位相基準信号
としてＡＭ検波器７０にも提供される。
プ５０の出力信号ＳA に位相同期した発振信号ＳL が得
られる。発振信号ＳL は、位相比較の基準信号として位
相比較器１０に供給され、さらに、検波の位相基準信号
としてＡＭ検波器７０にも提供される。
【００２４】ＡＭ検波器７０は、ＶＣＯ３０からの発振
信号ＳL を位相基準信号として同期検波を行う。例え
ば、ＡＭ検波器７０は、乗算器によって構成され、ＡＧ
Ｃアンプ５０の増幅信号ＳA と発振信号ＳL との掛け算
で、信号ＳA の包絡に応じた映像検波信号ＳPDを出力す
る。
信号ＳL を位相基準信号として同期検波を行う。例え
ば、ＡＭ検波器７０は、乗算器によって構成され、ＡＧ
Ｃアンプ５０の増幅信号ＳA と発振信号ＳL との掛け算
で、信号ＳA の包絡に応じた映像検波信号ＳPDを出力す
る。
【００２５】比較器８０は、映像検波信号ＳPDと所定の
基準電圧Ｖ１とを比較し、比較の結果をＡＧＣループフ
ィルタ９０に供給する。ＡＧＣループフィルタ９０は、
例えば、ローパスフィルタによって構成され、比較器８
０の出力信号の所定の低周波成分を抽出して、抽出され
たＡＧＣ制御信号ＳAGC をＡＧＣ制御回路６０に供給す
る。
基準電圧Ｖ１とを比較し、比較の結果をＡＧＣループフ
ィルタ９０に供給する。ＡＧＣループフィルタ９０は、
例えば、ローパスフィルタによって構成され、比較器８
０の出力信号の所定の低周波成分を抽出して、抽出され
たＡＧＣ制御信号ＳAGC をＡＧＣ制御回路６０に供給す
る。
【００２６】ＡＧＣ制御回路６０は、ＡＧＣ制御信号Ｓ
AGC に応じて、ＡＧＣアンプ５０の利得を制御する。こ
のため、本実施形態のＰＬＬ検波回路において、映像検
波信号ＳPDに応じて、比較器８０、ＡＧＣループフィル
タ９０及びＡＧＣ制御回路６０によって、ＡＧＣアンプ
５０の利得を制御する。このため、入力信号ＳINの振幅
の変化に応じて、ＡＧＣアンプ５０の利得が自動的に制
御され、映像検波信号ＳPDの振幅がほぼ一定に保持され
る。
AGC に応じて、ＡＧＣアンプ５０の利得を制御する。こ
のため、本実施形態のＰＬＬ検波回路において、映像検
波信号ＳPDに応じて、比較器８０、ＡＧＣループフィル
タ９０及びＡＧＣ制御回路６０によって、ＡＧＣアンプ
５０の利得を制御する。このため、入力信号ＳINの振幅
の変化に応じて、ＡＧＣアンプ５０の利得が自動的に制
御され、映像検波信号ＳPDの振幅がほぼ一定に保持され
る。
【００２７】本実施形態のＰＬＬ検波回路において、Ｐ
ＬＬロック判別回路４０は、ＰＬＬ回路の位相誤差信号
ＳE に応じて、ＰＬＬ回路がロック状態にあるか否かを
判断する。以下、図２及び図３を参照しつつ、本実施形
態のＰＬＬ検波回路においてＰＬＬロック判別回路４０
の構成及びその動作について説明する。
ＬＬロック判別回路４０は、ＰＬＬ回路の位相誤差信号
ＳE に応じて、ＰＬＬ回路がロック状態にあるか否かを
判断する。以下、図２及び図３を参照しつつ、本実施形
態のＰＬＬ検波回路においてＰＬＬロック判別回路４０
の構成及びその動作について説明する。
【００２８】図２は本発明に係るＰＬＬ検波回路の部分
回路の回路図であり、位相比較器１０、ローパスフィル
タ２０及びＶＣＯ３０からなるＰＬＬ回路及びＰＬＬロ
ック判別回路４０によって構成されている主要部分の構
成を示している。図示のように、ＰＬＬ回路は、位相比
較器１０、ローパスフィルタ２０及びＶＣＯ３０によっ
て構成されている。位相比較器１０及びローパスフィル
タ２０によって、入力信号ＳA とＶＣＯ３０からの発振
信号ＳL との位相誤差に応じた位相誤差信号ＳE が出力
される。
回路の回路図であり、位相比較器１０、ローパスフィル
タ２０及びＶＣＯ３０からなるＰＬＬ回路及びＰＬＬロ
ック判別回路４０によって構成されている主要部分の構
成を示している。図示のように、ＰＬＬ回路は、位相比
較器１０、ローパスフィルタ２０及びＶＣＯ３０によっ
て構成されている。位相比較器１０及びローパスフィル
タ２０によって、入力信号ＳA とＶＣＯ３０からの発振
信号ＳL との位相誤差に応じた位相誤差信号ＳE が出力
される。
【００２９】ＶＣＯ３０は、位相誤差信号ＳE に応じて
発振周波数が制御される。発振信号ＳL は位相比較の基
準信号として、位相比較器１０に供給される。一方、Ｐ
ＬＬロック判別回路４０は、位相誤差信号ＳE に応じて
ＰＬＬ回路がロック状態にあるか否かを判断し、ＰＬＬ
ロック判別信号ＳK を出力する。本実施形態のＰＬＬロ
ック判別回路４０は、位相誤差信号ＳE のレベルに応じ
て、ＰＬＬ回路がロック状態にあるか否かを判断する。
ＰＬＬ回路がロックされている状態では、ＰＬＬ回路の
位相比較器１０に入力される信号ＳA の位相に追従して
ＶＣＯ３０の発振周波数が変化する。この場合、位相誤
差信号ＳE がＶＣＯの発振周波数に対してリニアな特性
を示し、そのレベルが一定の範囲内にある。このため、
本実施形態のＰＬＬ検波回路では、位相誤差信号ＳE の
レベルを二つの閾値と比較することによって、ＰＬＬ回
路がロックされているか否かを判断する。
発振周波数が制御される。発振信号ＳL は位相比較の基
準信号として、位相比較器１０に供給される。一方、Ｐ
ＬＬロック判別回路４０は、位相誤差信号ＳE に応じて
ＰＬＬ回路がロック状態にあるか否かを判断し、ＰＬＬ
ロック判別信号ＳK を出力する。本実施形態のＰＬＬロ
ック判別回路４０は、位相誤差信号ＳE のレベルに応じ
て、ＰＬＬ回路がロック状態にあるか否かを判断する。
ＰＬＬ回路がロックされている状態では、ＰＬＬ回路の
位相比較器１０に入力される信号ＳA の位相に追従して
ＶＣＯ３０の発振周波数が変化する。この場合、位相誤
差信号ＳE がＶＣＯの発振周波数に対してリニアな特性
を示し、そのレベルが一定の範囲内にある。このため、
本実施形態のＰＬＬ検波回路では、位相誤差信号ＳE の
レベルを二つの閾値と比較することによって、ＰＬＬ回
路がロックされているか否かを判断する。
【００３０】図３は、ＰＬＬロック判別回路４０の一構
成例を示している。図示のように、ＰＬＬロック判別回
路４０は、コンパレータＣＭＰ１，ＣＭＰ２、ダイオー
ドＤ１，Ｄ２及び抵抗素子ＲＬによって構成されてい
る。コンパレータＣＭＰ１の正の入力端子（＋）に位相
誤差信号ＳE が入力され、負の入力端子（−）には、基
準電圧ＶＲＬが入力される。コンパレータＣＭＰ１は、
位相誤差信号ＳE と基準電圧ＶＲＬとを比較し、位相誤
差信号ＳE のレベルが基準電圧ＶＲＬより高いとき、ハ
イレベルの信号、例えば、電源電圧ＶCCレベルの信号を
出力し、逆に位相誤差信号ＳE のレベルが基準電圧ＶＲ
Ｌより低いとき、ローレベルの信号、例えば、接地電位
ＧＮＤの信号を出力する。
成例を示している。図示のように、ＰＬＬロック判別回
路４０は、コンパレータＣＭＰ１，ＣＭＰ２、ダイオー
ドＤ１，Ｄ２及び抵抗素子ＲＬによって構成されてい
る。コンパレータＣＭＰ１の正の入力端子（＋）に位相
誤差信号ＳE が入力され、負の入力端子（−）には、基
準電圧ＶＲＬが入力される。コンパレータＣＭＰ１は、
位相誤差信号ＳE と基準電圧ＶＲＬとを比較し、位相誤
差信号ＳE のレベルが基準電圧ＶＲＬより高いとき、ハ
イレベルの信号、例えば、電源電圧ＶCCレベルの信号を
出力し、逆に位相誤差信号ＳE のレベルが基準電圧ＶＲ
Ｌより低いとき、ローレベルの信号、例えば、接地電位
ＧＮＤの信号を出力する。
【００３１】コンパレータＣＭＰ２の正の入力端子
（＋）に基準電圧ＶＲＨが入力され、負の入力端子
（−）には、位相誤差信号ＳE が入力される。コンパレ
ータＣＭＰ２は、位相誤差信号ＳE と基準電圧ＶＲＨと
を比較し、位相誤差信号ＳE のレベルが基準電圧ＶＲＨ
より低いとき、ハイレベルの信号を出力し、逆に位相誤
差信号ＳE のレベルが基準電圧ＶＲＨより高いとき、ロ
ーレベルの信号を出力する。
（＋）に基準電圧ＶＲＨが入力され、負の入力端子
（−）には、位相誤差信号ＳE が入力される。コンパレ
ータＣＭＰ２は、位相誤差信号ＳE と基準電圧ＶＲＨと
を比較し、位相誤差信号ＳE のレベルが基準電圧ＶＲＨ
より低いとき、ハイレベルの信号を出力し、逆に位相誤
差信号ＳE のレベルが基準電圧ＶＲＨより高いとき、ロ
ーレベルの信号を出力する。
【００３２】コンパレータＣＭＰ１の出力端子がダイオ
ードＤ１のカソードに接続され、コンパレータＣＭＰ２
の出力端子がダイオードＤ２のカソードに接続されてい
る。ダイオードＤ１とＤ２のアノードがともに出力ノー
ドＮＤに接続されている。抵抗素子ＲＬは、電源電圧Ｖ
CCの供給線と出力ノードＮＤとの間に接続されている。
ードＤ１のカソードに接続され、コンパレータＣＭＰ２
の出力端子がダイオードＤ２のカソードに接続されてい
る。ダイオードＤ１とＤ２のアノードがともに出力ノー
ドＮＤに接続されている。抵抗素子ＲＬは、電源電圧Ｖ
CCの供給線と出力ノードＮＤとの間に接続されている。
【００３３】上述したように、ＰＬＬロック判別回路４
０において、コンパレータＣＭＰ１とＣＭＰ２によっ
て、位相誤差信号ＳE がそれぞれ二つの基準電圧ＶＲ
Ｌ，ＶＲＨと比較される。位相誤差信号ＳE の電圧がＶ
ＲＬより高く、且つＶＲＨより低いとき、コンパレータ
ＣＭＰ１とＣＭＰ２の出力信号がともにハイレベルに保
持され、それ以外のとき、コンパレータＣＭＰ１又はＣ
ＭＰ２の何れかの出力信号がローレベルに保持される。
０において、コンパレータＣＭＰ１とＣＭＰ２によっ
て、位相誤差信号ＳE がそれぞれ二つの基準電圧ＶＲ
Ｌ，ＶＲＨと比較される。位相誤差信号ＳE の電圧がＶ
ＲＬより高く、且つＶＲＨより低いとき、コンパレータ
ＣＭＰ１とＣＭＰ２の出力信号がともにハイレベルに保
持され、それ以外のとき、コンパレータＣＭＰ１又はＣ
ＭＰ２の何れかの出力信号がローレベルに保持される。
【００３４】ダイオードＤ１、Ｄ２及び抵抗素子ＲＬに
よって構成されている回路は、論理回路であるＡＮＤゲ
ートとほぼ同じ機能を有する。即ち、コンパレータＣＭ
Ｐ１とＣＭＰ２の出力信号がともにハイレベルのとき、
ダイオードＤ１とＤ２がともにオフし、出力ノードＮＤ
からハイレベルの信号ＳK が出力される。一方、コンパ
レータＣＭＰ１又はＣＭＰ２の何れかの出力信号がロー
レベルのとき、ダイオードＤ１とＤ２のうち、何れかが
オンするので、抵抗素子ＲＬに電流が流れ、出力ノード
ＮＤ２からローレベルの信号ＳK が出力される。
よって構成されている回路は、論理回路であるＡＮＤゲ
ートとほぼ同じ機能を有する。即ち、コンパレータＣＭ
Ｐ１とＣＭＰ２の出力信号がともにハイレベルのとき、
ダイオードＤ１とＤ２がともにオフし、出力ノードＮＤ
からハイレベルの信号ＳK が出力される。一方、コンパ
レータＣＭＰ１又はＣＭＰ２の何れかの出力信号がロー
レベルのとき、ダイオードＤ１とＤ２のうち、何れかが
オンするので、抵抗素子ＲＬに電流が流れ、出力ノード
ＮＤ２からローレベルの信号ＳK が出力される。
【００３５】図４は、図３に示すＰＬＬロック判別回路
４０の動作を示す図である。図４（ａ）に示すように、
位相誤差信号ＳE は、ＶＣＯ３０の発振信号ＳL の発振
周波数ｆに応じて変化する。発振周波数が高くなると、
位相誤差信号ＳE のレベルが低下し、発振周波数低くな
ると、位相誤差信号ＳE のレベルが上昇する。なお、発
振周波数が一定の値以下または一定の値以上になると、
位相誤差信号ＳE がほぼ一定のレベルに保持される。
４０の動作を示す図である。図４（ａ）に示すように、
位相誤差信号ＳE は、ＶＣＯ３０の発振信号ＳL の発振
周波数ｆに応じて変化する。発振周波数が高くなると、
位相誤差信号ＳE のレベルが低下し、発振周波数低くな
ると、位相誤差信号ＳE のレベルが上昇する。なお、発
振周波数が一定の値以下または一定の値以上になると、
位相誤差信号ＳE がほぼ一定のレベルに保持される。
【００３６】コンパレータＣＭＰ１とＣＭＰ２によっ
て、位相誤差信号ＳE は、それぞれ図４（ａ）に示す基
準電圧ＶＲＬ及びＶＲＨと比較され、それぞれのコンパ
レータの比較信号が論理積がＰＬＬロック判別信号ＳK
として出力される。図４（ｂ）は、ＰＬＬロック判別信
号ＳK を示している。図示のように、周波数ｆ1 からｆ
2 の間に、ＰＬＬロック判別信号ＳK がハイレベルであ
り、それ以外のとき、即ち、周波数がｆ1 より低く、又
はｆ2 より高いとき、ＰＬＬロック判別信号ＳKがロー
レベルである。
て、位相誤差信号ＳE は、それぞれ図４（ａ）に示す基
準電圧ＶＲＬ及びＶＲＨと比較され、それぞれのコンパ
レータの比較信号が論理積がＰＬＬロック判別信号ＳK
として出力される。図４（ｂ）は、ＰＬＬロック判別信
号ＳK を示している。図示のように、周波数ｆ1 からｆ
2 の間に、ＰＬＬロック判別信号ＳK がハイレベルであ
り、それ以外のとき、即ち、周波数がｆ1 より低く、又
はｆ2 より高いとき、ＰＬＬロック判別信号ＳKがロー
レベルである。
【００３７】以上説明したように、本実施形態によれ
ば、ＰＬＬ検波回路において、位相比較器１０、ローパ
スフィルタ２０及びＶＣＯ３０によって構成されている
ＰＬＬ回路の位相誤差信号ＳE に応じて、ＰＬＬ回路が
ロック状態にあるか否かを判断する。例えば、位相誤差
信号ＳE のレベルを二つの閾値ＶＲＬ及びＶＲＨと比較
し、位相誤差信号ＳE がＶＲＬより大きく且つＶＲＨよ
り低いとき、ＰＬＬ回路がロック状態にあると判断し、
それ以外のときＰＬＬ回路がロック状態から外れている
と判断する。このため、本実施形態のＰＬＬ検波回路で
は、ＰＬＬ回路の位相誤差信号ＳE に応じてＰＬＬ回路
がロック状態にあるか否かを判断するので、正確かつ安
定したＰＬＬロック判別信号ＳK を出力できる。
ば、ＰＬＬ検波回路において、位相比較器１０、ローパ
スフィルタ２０及びＶＣＯ３０によって構成されている
ＰＬＬ回路の位相誤差信号ＳE に応じて、ＰＬＬ回路が
ロック状態にあるか否かを判断する。例えば、位相誤差
信号ＳE のレベルを二つの閾値ＶＲＬ及びＶＲＨと比較
し、位相誤差信号ＳE がＶＲＬより大きく且つＶＲＨよ
り低いとき、ＰＬＬ回路がロック状態にあると判断し、
それ以外のときＰＬＬ回路がロック状態から外れている
と判断する。このため、本実施形態のＰＬＬ検波回路で
は、ＰＬＬ回路の位相誤差信号ＳE に応じてＰＬＬ回路
がロック状態にあるか否かを判断するので、正確かつ安
定したＰＬＬロック判別信号ＳK を出力できる。
【００３８】第２実施形態 図５は本発明に係るＰＬＬ検波回路の第２の実施形態を
示す回路図である。図示のように、本実施形態は、ＡＦ
Ｔ（Automatic Fine Tuning ）制御信号ＳAFTを生成す
るブロックの構成を示している。
示す回路図である。図示のように、本実施形態は、ＡＦ
Ｔ（Automatic Fine Tuning ）制御信号ＳAFTを生成す
るブロックの構成を示している。
【００３９】図示のように、ＡＦＴ制御信号ＳAFT を生
成するブロックが位相比較器１０、ローパスフィルタ２
０及びＶＣＯ３０からなるＰＬＬ回路のほかに、ＰＬＬ
ロック判別回路４０、アンプ４２及びスイッチ４３を含
む。
成するブロックが位相比較器１０、ローパスフィルタ２
０及びＶＣＯ３０からなるＰＬＬ回路のほかに、ＰＬＬ
ロック判別回路４０、アンプ４２及びスイッチ４３を含
む。
【００４０】ＰＬＬ回路及びＰＬＬロック判別回路４０
の構成部分は、図２に示す第１の実施形態の対応する部
分とほぼ同じ構成を有する。即ち、位相比較器１０、ロ
ーパスフィルタ２０及びＶＣＯ３０からなるＰＬＬ回路
において、入力信号ＳINの位相に応じて、ＶＣＯ３０の
発振周波数が制御される。その結果、ＶＣＯ３０から入
力信号ＳINと位相同期する発振信号ＳL が発生される。
の構成部分は、図２に示す第１の実施形態の対応する部
分とほぼ同じ構成を有する。即ち、位相比較器１０、ロ
ーパスフィルタ２０及びＶＣＯ３０からなるＰＬＬ回路
において、入力信号ＳINの位相に応じて、ＶＣＯ３０の
発振周波数が制御される。その結果、ＶＣＯ３０から入
力信号ＳINと位相同期する発振信号ＳL が発生される。
【００４１】ＰＬＬロック判別回路４０は、ＰＬＬ回路
の位相誤差信号ＳE のレベルに応じて、ＰＬＬ回路がロ
ックされているか否かを判断する。即ち、位相誤差信号
ＳEのレベルがある一定の範囲内に保持されていると
き、ＰＬＬ回路がロック状態にあると判断し、ハイレベ
ルのＰＬＬロック判別信号ＳK が出力される。逆に、位
相誤差信号ＳE のレベルが上記の範囲以外にあるとき、
ＰＬＬ回路がロック状態から外れたと判断し、ローレベ
ルのＰＬＬロック判別信号ＳK が出力される。
の位相誤差信号ＳE のレベルに応じて、ＰＬＬ回路がロ
ックされているか否かを判断する。即ち、位相誤差信号
ＳEのレベルがある一定の範囲内に保持されていると
き、ＰＬＬ回路がロック状態にあると判断し、ハイレベ
ルのＰＬＬロック判別信号ＳK が出力される。逆に、位
相誤差信号ＳE のレベルが上記の範囲以外にあるとき、
ＰＬＬ回路がロック状態から外れたと判断し、ローレベ
ルのＰＬＬロック判別信号ＳK が出力される。
【００４２】図５に示すＡＦＴ制御信号ＳAFT の生成ブ
ロックにおいて、スイッチ４３は、ＰＬＬロック判別信
号ＳK に応じて切り替え、ＡＦＴ制御信号ＳAFT を出力
する。ＰＬＬ回路がロックしているとき、即ち、ＰＬＬ
ロック判別信号ＳK がハイレベルのとき、スイッチ４３
はアンプ４２によって増幅された位相誤差信号ＳE を出
力する。一方、ＰＬＬ回路がロックされていないとき、
即ち、ＰＬＬロック判別信号ＳK がローレベルのとき、
スイッチ４３はある定電圧ＶCNを出力する。
ロックにおいて、スイッチ４３は、ＰＬＬロック判別信
号ＳK に応じて切り替え、ＡＦＴ制御信号ＳAFT を出力
する。ＰＬＬ回路がロックしているとき、即ち、ＰＬＬ
ロック判別信号ＳK がハイレベルのとき、スイッチ４３
はアンプ４２によって増幅された位相誤差信号ＳE を出
力する。一方、ＰＬＬ回路がロックされていないとき、
即ち、ＰＬＬロック判別信号ＳK がローレベルのとき、
スイッチ４３はある定電圧ＶCNを出力する。
【００４３】図６は、本実施形態のＡＦＴ制御信号Ｓ
AFT の生成ブロックの動作時の信号レベルを示す図であ
る。図６（ａ）は、ＰＬＬロック判別回路４０により出
力されるＰＬＬロック判別信号ＳK を示している。図６
（ｂ）は、位相誤差信号ＳE 及びＰＬＬロック判別回路
４０における閾値電圧ＶＲＨ，ＶＲＬを示している。
AFT の生成ブロックの動作時の信号レベルを示す図であ
る。図６（ａ）は、ＰＬＬロック判別回路４０により出
力されるＰＬＬロック判別信号ＳK を示している。図６
（ｂ）は、位相誤差信号ＳE 及びＰＬＬロック判別回路
４０における閾値電圧ＶＲＨ，ＶＲＬを示している。
【００４４】図６（ａ）及び（ｂ）に示すように、位相
誤差信号ＳE のレベルが電圧ＶＲＬより高く、且つＶＲ
Ｈより低いとき、ＰＬＬロック判別回路４０からハイレ
ベルのＰＬＬロック判別信号ＳK が出力される。それ以
外のとき、ＰＬＬロック判別回路４０からローレベルの
ＰＬＬロック判別信号ＳK が出力される。
誤差信号ＳE のレベルが電圧ＶＲＬより高く、且つＶＲ
Ｈより低いとき、ＰＬＬロック判別回路４０からハイレ
ベルのＰＬＬロック判別信号ＳK が出力される。それ以
外のとき、ＰＬＬロック判別回路４０からローレベルの
ＰＬＬロック判別信号ＳK が出力される。
【００４５】図６（ｃ）は、ＡＦＴ制御信号ＳAFT を示
している。ＰＬＬ回路がロック状態にあるとき、即ち、
ＰＬＬロック判別信号ＳK がハイレベルのとき、スイッ
チ４３によって、アンプ４２の出力信号が選択され、Ａ
ＦＴ制御信号ＳAFT として出力される。図６（ｃ）に示
すように、例えば、アンプ４２のダイナミックレンジを
ＶDGとすると、増幅信号のレベルが当該ダイナミックレ
ンジを越えたとき、アンプ４２が飽和し、その出力信号
が一定のレベルに保持される。
している。ＰＬＬ回路がロック状態にあるとき、即ち、
ＰＬＬロック判別信号ＳK がハイレベルのとき、スイッ
チ４３によって、アンプ４２の出力信号が選択され、Ａ
ＦＴ制御信号ＳAFT として出力される。図６（ｃ）に示
すように、例えば、アンプ４２のダイナミックレンジを
ＶDGとすると、増幅信号のレベルが当該ダイナミックレ
ンジを越えたとき、アンプ４２が飽和し、その出力信号
が一定のレベルに保持される。
【００４６】ＰＬＬ回路がロック状態から外れたとき、
即ち、ＰＬＬロック判別信号ＳK がローレベルのとき、
スイッチ４３によって、定電圧ＶCNが選択され、ＡＦＴ
制御信号ＳAFT として出力される。なお、定電圧Ｖ
CNは、例えば、アンプ４２のダイナミックレンジＶDGの
ほぼ中間のレベルに設定されている。
即ち、ＰＬＬロック判別信号ＳK がローレベルのとき、
スイッチ４３によって、定電圧ＶCNが選択され、ＡＦＴ
制御信号ＳAFT として出力される。なお、定電圧Ｖ
CNは、例えば、アンプ４２のダイナミックレンジＶDGの
ほぼ中間のレベルに設定されている。
【００４７】ここで、比較のため、従来のＡＦＴ制御信
号ＳAFT の生成回路の一例を図７に示す。図示のよう
に、従来のＡＦＴ制御信号ＳAFT の生成回路は、位相比
較器１０、ローパスフィルタ２０及びＶＣＯ３０からな
るＰＬＬ回路の他に、９０度移相器１３０、位相比較器
１４０及び外付け共振回路１５０によって構成されてい
る。
号ＳAFT の生成回路の一例を図７に示す。図示のよう
に、従来のＡＦＴ制御信号ＳAFT の生成回路は、位相比
較器１０、ローパスフィルタ２０及びＶＣＯ３０からな
るＰＬＬ回路の他に、９０度移相器１３０、位相比較器
１４０及び外付け共振回路１５０によって構成されてい
る。
【００４８】図示のように、ＰＬＬ回路によって入力信
号ＳIN、例えば、映像中間周波信号の位相変化に追従し
て、ＶＣＯ３０の発振周波数が制御されるので、入力信
号ＳINと位相同期の発振信号ＳL が生成される。９０度
移相器１３０は、入力信号ＳINの位相をほぼ９０度回転
させた信号を外付け共振回路１５０に供給する。外付け
共振回路１５０は、例えば、安定した発振周波数を持つ
水晶等の共振素子またはＲＣ共振回路などによって構成
され、９０度移相器１３０の出力信号に応じて位相をシ
フトし、その信号Ｓp を位相比較の基準信号として、位
相比較器１４０に供給する。
号ＳIN、例えば、映像中間周波信号の位相変化に追従し
て、ＶＣＯ３０の発振周波数が制御されるので、入力信
号ＳINと位相同期の発振信号ＳL が生成される。９０度
移相器１３０は、入力信号ＳINの位相をほぼ９０度回転
させた信号を外付け共振回路１５０に供給する。外付け
共振回路１５０は、例えば、安定した発振周波数を持つ
水晶等の共振素子またはＲＣ共振回路などによって構成
され、９０度移相器１３０の出力信号に応じて位相をシ
フトし、その信号Ｓp を位相比較の基準信号として、位
相比較器１４０に供給する。
【００４９】位相比較器１４０は、外付け共振回路１５
０からの基準信号Ｓp を位相基準信号として、入力信号
ＳINに対して位相比較を行い、検波信号をＡＦＴ制御信
号ＳAFT として出力する。なお、位相比較器１４０は、
例えば、乗算回路によって構成され、入力信号ＳINと基
準信号Ｓp との掛け算によって入力信号ＳINの周波数変
化に応じて、検波出力信号のレベルが変化する。このた
め、位相比較出力信号をＡＦＴ制御信号ＳAFT として出
力すれば、入力信号ＳINの周波数の変化に対応して、受
信機の周波数制御が行われる。
０からの基準信号Ｓp を位相基準信号として、入力信号
ＳINに対して位相比較を行い、検波信号をＡＦＴ制御信
号ＳAFT として出力する。なお、位相比較器１４０は、
例えば、乗算回路によって構成され、入力信号ＳINと基
準信号Ｓp との掛け算によって入力信号ＳINの周波数変
化に応じて、検波出力信号のレベルが変化する。このた
め、位相比較出力信号をＡＦＴ制御信号ＳAFT として出
力すれば、入力信号ＳINの周波数の変化に対応して、受
信機の周波数制御が行われる。
【００５０】しかし、図７に示すように、従来のＡＦＴ
制御信号ＳAFT の生成回路では、位相比較器１４０で位
相比較を行う必要があるので、回路規模が大きくなる。
さらに、外付け共振回路１５０を用いることによって、
ＩＣ化する場合に端子の数が増え、ＩＣチップの小型化
の障害となり、かつ動作の安定性が影響される。これに
対して、図５に示す本実施形態のＡＦＴ制御信号ＳAFT
の生成ブロックでは、位相比較器及び外付け共振回路が
不要となり、ＩＣの回路規模の縮小及び回路コストの削
減を実現できる。
制御信号ＳAFT の生成回路では、位相比較器１４０で位
相比較を行う必要があるので、回路規模が大きくなる。
さらに、外付け共振回路１５０を用いることによって、
ＩＣ化する場合に端子の数が増え、ＩＣチップの小型化
の障害となり、かつ動作の安定性が影響される。これに
対して、図５に示す本実施形態のＡＦＴ制御信号ＳAFT
の生成ブロックでは、位相比較器及び外付け共振回路が
不要となり、ＩＣの回路規模の縮小及び回路コストの削
減を実現できる。
【００５１】また、図８のように、ＰＬＬ回路における
位相誤差信号ＳE をアンプ４２で増幅し、増幅信号をＡ
ＦＴ制御信号ＳAFT として出力する従来のＡＦＴ回路も
ある。この場合のＡＦＴ制御信号ＳAFT を図９に示して
いる。図９（ａ）は、位相誤差信号ＳE を示している。
この位相誤差信号ＳE をアンプ４２で増幅した結果、図
９（ｂ）に示すＡＦＴ制御信号ＳAFT が得られる。ここ
で、アンプ４２のダイナミックレンジＶDGは図９（ｂ）
に示す通りである。図示のように、アンプ４２のダイナ
ミックレンジＶDGの範囲内に、位相誤差信号ＳE が増幅
された信号がＡＦＴ制御信号ＳAFT として出力される。
一方、増幅信号のレベルがアンプ４２のダイナミックレ
ンジＶDGを越えた場合、アンプ４２が飽和し、出力信号
が一定のレベルに保持される。
位相誤差信号ＳE をアンプ４２で増幅し、増幅信号をＡ
ＦＴ制御信号ＳAFT として出力する従来のＡＦＴ回路も
ある。この場合のＡＦＴ制御信号ＳAFT を図９に示して
いる。図９（ａ）は、位相誤差信号ＳE を示している。
この位相誤差信号ＳE をアンプ４２で増幅した結果、図
９（ｂ）に示すＡＦＴ制御信号ＳAFT が得られる。ここ
で、アンプ４２のダイナミックレンジＶDGは図９（ｂ）
に示す通りである。図示のように、アンプ４２のダイナ
ミックレンジＶDGの範囲内に、位相誤差信号ＳE が増幅
された信号がＡＦＴ制御信号ＳAFT として出力される。
一方、増幅信号のレベルがアンプ４２のダイナミックレ
ンジＶDGを越えた場合、アンプ４２が飽和し、出力信号
が一定のレベルに保持される。
【００５２】図９（ｂ）に示すＡＦＴ制御信号ＳAFT に
応じて受信機の周波数制御を行うことができる。一方、
図９（ｂ）と図６（ｃ）のＡＦＴ制御信号ＳAFT とを比
較すると、図６（ｃ）に示す本実施形態の信号生成ブロ
ックで得られたＡＦＴ制御信号ＳAFT がより理想的なＳ
字の制御特性に近いことが分かる。本実施形態によって
得られたＡＦＴ制御信号ＳAFT で受信機の周波数制御を
行うことによって、受信回路の安定した動作を実現でき
る。
応じて受信機の周波数制御を行うことができる。一方、
図９（ｂ）と図６（ｃ）のＡＦＴ制御信号ＳAFT とを比
較すると、図６（ｃ）に示す本実施形態の信号生成ブロ
ックで得られたＡＦＴ制御信号ＳAFT がより理想的なＳ
字の制御特性に近いことが分かる。本実施形態によって
得られたＡＦＴ制御信号ＳAFT で受信機の周波数制御を
行うことによって、受信回路の安定した動作を実現でき
る。
【００５３】第３実施形態 図１０は、本発明にかかるＰＬＬ検波回路の第３の実施
形態を示す回路図である。図示のように、本実施形態の
ＰＬＬ検波回路は、位相比較器１０、ローパスフィルタ
２０及びＶＣＯ３０からなるＰＬＬ回路、ＰＬＬロック
判別回路４０、ＡＧＣアンプ５０、ＡＧＣ制御回路６
０、スイッチ６２、ＡＭ検波器７０、比較器８０及びＡ
ＧＣループフィルタ９０，１００によって構成されてい
る。
形態を示す回路図である。図示のように、本実施形態の
ＰＬＬ検波回路は、位相比較器１０、ローパスフィルタ
２０及びＶＣＯ３０からなるＰＬＬ回路、ＰＬＬロック
判別回路４０、ＡＧＣアンプ５０、ＡＧＣ制御回路６
０、スイッチ６２、ＡＭ検波器７０、比較器８０及びＡ
ＧＣループフィルタ９０，１００によって構成されてい
る。
【００５４】本実施形態において、位相比較器１０、ロ
ーパスフィルタ２０及びＶＣＯ３０からなるＰＬＬ回路
及びＰＬＬロック判別回路４０は、図２に示す第１の実
施形態の対応する部分とほぼ同じ構成を有する。ＰＬＬ
回路において、位相比較器１０は、ＡＧＣアンプによっ
て増幅された増幅信号ＳA とＶＣＯ３０の発振信号との
位相を比較し、比較の結果これらの信号の位相誤差に応
じた信号が得られる。ローパスフィルタによって高周波
成分が減衰され、所定の低周波帯域の信号が抽出され、
位相誤差信号ＳE として出力される。ＶＣＯ３０は、位
相誤差信号ＳEに応じて発振周波数が制御され、発振信
号ＳL が位相比較器１０及びＡＭ検波器７０にそれぞれ
供給される。ＰＬＬ回路によって、入力信号ＳA に位相
同期の発振信号ＳL が生成される。発振信号ＳL が位相
比較器１０の位相比較の基準信号及びＡＭ検波器７０の
検波基準信号として用いられる。
ーパスフィルタ２０及びＶＣＯ３０からなるＰＬＬ回路
及びＰＬＬロック判別回路４０は、図２に示す第１の実
施形態の対応する部分とほぼ同じ構成を有する。ＰＬＬ
回路において、位相比較器１０は、ＡＧＣアンプによっ
て増幅された増幅信号ＳA とＶＣＯ３０の発振信号との
位相を比較し、比較の結果これらの信号の位相誤差に応
じた信号が得られる。ローパスフィルタによって高周波
成分が減衰され、所定の低周波帯域の信号が抽出され、
位相誤差信号ＳE として出力される。ＶＣＯ３０は、位
相誤差信号ＳEに応じて発振周波数が制御され、発振信
号ＳL が位相比較器１０及びＡＭ検波器７０にそれぞれ
供給される。ＰＬＬ回路によって、入力信号ＳA に位相
同期の発振信号ＳL が生成される。発振信号ＳL が位相
比較器１０の位相比較の基準信号及びＡＭ検波器７０の
検波基準信号として用いられる。
【００５５】ＰＬＬロック判別回路４０は、位相誤差信
号ＳE に応じてＰＬＬ回路がロック状態にあるか否かを
判断する。例えば、第１の実施形態と同じく、ＰＬＬロ
ック判別回路４０において、位相誤差信号ＳE の電圧が
所定の範囲内にあるか否かを検出し、当該範囲内にある
とき、ＰＬＬ回路がロックされていると判断し、当該範
囲以外にあるとき、ＰＬＬ回路がロック状態から外れて
いると判断する。判断の結果に応じて、ＰＬＬロック判
別信号ＳK のレベルが設定される。例えば、ＰＬＬ回路
がロック状態にあるとき、ハイレベルのＰＬＬロック判
別信号ＳK が出力され、ＰＬＬ回路がロックされていな
いとき、ローレベルのＰＬＬロック判別信号ＳK が出力
される。
号ＳE に応じてＰＬＬ回路がロック状態にあるか否かを
判断する。例えば、第１の実施形態と同じく、ＰＬＬロ
ック判別回路４０において、位相誤差信号ＳE の電圧が
所定の範囲内にあるか否かを検出し、当該範囲内にある
とき、ＰＬＬ回路がロックされていると判断し、当該範
囲以外にあるとき、ＰＬＬ回路がロック状態から外れて
いると判断する。判断の結果に応じて、ＰＬＬロック判
別信号ＳK のレベルが設定される。例えば、ＰＬＬ回路
がロック状態にあるとき、ハイレベルのＰＬＬロック判
別信号ＳK が出力され、ＰＬＬ回路がロックされていな
いとき、ローレベルのＰＬＬロック判別信号ＳK が出力
される。
【００５６】図１０に示すように、本実施形態のＰＬＬ
検波回路において、ＰＬＬロック判別信号ＳK に応じ
て、ＡＧＣ制御信号ＳAGC を生成する帰還ループのパラ
メータが制御される。例えば、ＰＬＬロック判別信号Ｓ
K に応じて、スイッチ６２によって、ＡＧＣループフィ
ルタ９０，１００の出力信号を切り換えてＡＧＣ制御回
路６０に供給する。以下、ＡＧＣ制御信号ＳAGC の生成
回路について詳細に説明する。
検波回路において、ＰＬＬロック判別信号ＳK に応じ
て、ＡＧＣ制御信号ＳAGC を生成する帰還ループのパラ
メータが制御される。例えば、ＰＬＬロック判別信号Ｓ
K に応じて、スイッチ６２によって、ＡＧＣループフィ
ルタ９０，１００の出力信号を切り換えてＡＧＣ制御回
路６０に供給する。以下、ＡＧＣ制御信号ＳAGC の生成
回路について詳細に説明する。
【００５７】ＡＭ検波器７０において、発振信号ＳL を
基準信号としてＡＧＣアンプ５０からの増幅信号ＳA に
対して振幅検波が行われ、映像検波信号ＳPDが出力され
る。比較器８０において、映像検波信号ＳPDが基準電圧
Ｖ１と比較され、比較の結果に応じた比較信号がＡＧＣ
ループフィルタ９０，１００にそれぞれ入力される。Ａ
ＧＣループフィルタ９０の出力信号がスイッチ６２の１
側、ＡＧＣループフィルタ１００の出力信号がスイッチ
６２の２側にそれぞれ入力される。
基準信号としてＡＧＣアンプ５０からの増幅信号ＳA に
対して振幅検波が行われ、映像検波信号ＳPDが出力され
る。比較器８０において、映像検波信号ＳPDが基準電圧
Ｖ１と比較され、比較の結果に応じた比較信号がＡＧＣ
ループフィルタ９０，１００にそれぞれ入力される。Ａ
ＧＣループフィルタ９０の出力信号がスイッチ６２の１
側、ＡＧＣループフィルタ１００の出力信号がスイッチ
６２の２側にそれぞれ入力される。
【００５８】スイッチ６２は、ＰＬＬロック判別信号Ｓ
K に応じて、１側または２側の何れかの入力信号を選択
してＡＧＣ制御回路６０に供給する。例えば、ＰＬＬ回
路がロック状態から外れ、ＰＬＬロック判別信号ＳK が
ローレベルのとき、スイッチ６２が１側の入力信号、即
ち、ＡＧＣループフィルタ９０の出力信号を選択して、
ＡＧＣ制御信号ＳAGC としてＡＧＣ制御回路６０に供給
する。逆に、ＰＬＬ回路がロック状態にあり、ＰＬＬロ
ック判別信号ＳK がハイレベルのとき、スイッチ６２が
２側の入力信号、即ち、ＡＧＣループフィルタ１００の
出力信号を選択して、ＡＧＣ制御信号ＳAGC としてＡＧ
Ｃ制御回路６０に供給する。
K に応じて、１側または２側の何れかの入力信号を選択
してＡＧＣ制御回路６０に供給する。例えば、ＰＬＬ回
路がロック状態から外れ、ＰＬＬロック判別信号ＳK が
ローレベルのとき、スイッチ６２が１側の入力信号、即
ち、ＡＧＣループフィルタ９０の出力信号を選択して、
ＡＧＣ制御信号ＳAGC としてＡＧＣ制御回路６０に供給
する。逆に、ＰＬＬ回路がロック状態にあり、ＰＬＬロ
ック判別信号ＳK がハイレベルのとき、スイッチ６２が
２側の入力信号、即ち、ＡＧＣループフィルタ１００の
出力信号を選択して、ＡＧＣ制御信号ＳAGC としてＡＧ
Ｃ制御回路６０に供給する。
【００５９】ＡＧＣ制御回路６０は、スイッチ６２から
入力されるＡＧＣ制御信号ＳAGC に応じて、ＡＧＣアン
プ５０の利得を制御する制御信号ＳC を生成し、ＡＧＣ
アンプ５０に供給する。
入力されるＡＧＣ制御信号ＳAGC に応じて、ＡＧＣアン
プ５０の利得を制御する制御信号ＳC を生成し、ＡＧＣ
アンプ５０に供給する。
【００６０】上述したように、本実施形態のＰＬＬ検波
回路において、ＡＧＣアンプの５０の利得を制御する帰
還ループにおいて、二つのループフィルタ９０と１００
が設けられ、ＰＬＬ回路の動作状態に応じて、二つのル
ープフィルタの出力を切り換えて利得制御に使用され
る。例えば、ＰＬＬ回路がロックされているとき、通常
の時定数を持つループフィルタ１００の出力信号をＡＧ
Ｃ制御信号ＳAGC として選択し、ＡＧＣ制御回路６０に
供給する。一方、ＰＬＬ回路がロックされていないと
き、応答性の速い時定数を持つループフィルタ９０の出
力信号をＡＧＣ制御信号ＳAGC として選択し、ＡＧＣ制
御回路６０に供給する。
回路において、ＡＧＣアンプの５０の利得を制御する帰
還ループにおいて、二つのループフィルタ９０と１００
が設けられ、ＰＬＬ回路の動作状態に応じて、二つのル
ープフィルタの出力を切り換えて利得制御に使用され
る。例えば、ＰＬＬ回路がロックされているとき、通常
の時定数を持つループフィルタ１００の出力信号をＡＧ
Ｃ制御信号ＳAGC として選択し、ＡＧＣ制御回路６０に
供給する。一方、ＰＬＬ回路がロックされていないと
き、応答性の速い時定数を持つループフィルタ９０の出
力信号をＡＧＣ制御信号ＳAGC として選択し、ＡＧＣ制
御回路６０に供給する。
【００６１】なお、本実施形態のＰＬＬ検波回路におけ
るＡＧＣ制御は、上述した構成に限定されることなく、
例えば、ループフィルタ９０の代わりに定電圧源を用い
て、ＰＬＬ回路がロックされていないとき、定電圧源に
よって供給された定電圧をスイッチ６２によって選択
し、ＡＧＣ制御信号ＳAGC としてＡＧＣ制御回路６０に
供給することも可能である。このような制御によって、
ＰＬＬ回路がロック状態から外れたとき、一定の電圧持
つＡＧＣ制御信号ＳAGC がＡＧＣ制御回路に供給され、
それに応じてＡＧＣアンプ５０の利得が制御されるの
で、ＰＬＬ回路のロックしていないときに検波動作の安
定性の向上が図れる。
るＡＧＣ制御は、上述した構成に限定されることなく、
例えば、ループフィルタ９０の代わりに定電圧源を用い
て、ＰＬＬ回路がロックされていないとき、定電圧源に
よって供給された定電圧をスイッチ６２によって選択
し、ＡＧＣ制御信号ＳAGC としてＡＧＣ制御回路６０に
供給することも可能である。このような制御によって、
ＰＬＬ回路がロック状態から外れたとき、一定の電圧持
つＡＧＣ制御信号ＳAGC がＡＧＣ制御回路に供給され、
それに応じてＡＧＣアンプ５０の利得が制御されるの
で、ＰＬＬ回路のロックしていないときに検波動作の安
定性の向上が図れる。
【００６２】以上説明したように、本実施形態によれ
ば、ＰＬＬ回路の動作状態に応じてＡＧＣ制御信号を時
定数の異なるループフィルタ９０，１００を用いて生成
することによって、ＰＬＬ回路がロックされていると
き、安定したＡＧＣ制御信号ＳAGC が生成され、それに
応じてＡＧＣアンプ５０の利得が制御される。ＰＬＬ回
路がロックされていないとき、応答特性の速いＡＧＣ制
御信号ＳAGC が生成され、それに応じてＡＧＣアンプ５
０の利得が入力信号ＳA に応じて素早く制御される。こ
のため、安定したＡＧＣ制御を実現できる。
ば、ＰＬＬ回路の動作状態に応じてＡＧＣ制御信号を時
定数の異なるループフィルタ９０，１００を用いて生成
することによって、ＰＬＬ回路がロックされていると
き、安定したＡＧＣ制御信号ＳAGC が生成され、それに
応じてＡＧＣアンプ５０の利得が制御される。ＰＬＬ回
路がロックされていないとき、応答特性の速いＡＧＣ制
御信号ＳAGC が生成され、それに応じてＡＧＣアンプ５
０の利得が入力信号ＳA に応じて素早く制御される。こ
のため、安定したＡＧＣ制御を実現できる。
【００６３】
【発明の効果】以上説明したように、本発明のＰＬＬ検
波回路によれば、ＰＬＬ回路における位相誤差信号に応
じてＰＬＬ回路の動作状態を判断するので、動作状態を
正確に判断でき、安定した動作を実現できる。本発明の
ＰＬＬ検波回路において、ＰＬＬロック判別回路を用い
てＡＦＴ制御信号を生成するので、より理想的なＳ字制
御特性を実現でき、従来のＡＦＴ制御信号生成回路に比
べて、外付け部品が不要となるので、ＩＣ回路のチップ
面積の縮小及び消費電力の低減を実現できる。本発明に
よれば、ＰＬＬロック判別の結果に応じてＡＧＣ制御回
路の応答特性を制御するので、安定したＡＧＣ制御特性
を実現できる利点がある。
波回路によれば、ＰＬＬ回路における位相誤差信号に応
じてＰＬＬ回路の動作状態を判断するので、動作状態を
正確に判断でき、安定した動作を実現できる。本発明の
ＰＬＬ検波回路において、ＰＬＬロック判別回路を用い
てＡＦＴ制御信号を生成するので、より理想的なＳ字制
御特性を実現でき、従来のＡＦＴ制御信号生成回路に比
べて、外付け部品が不要となるので、ＩＣ回路のチップ
面積の縮小及び消費電力の低減を実現できる。本発明に
よれば、ＰＬＬロック判別の結果に応じてＡＧＣ制御回
路の応答特性を制御するので、安定したＡＧＣ制御特性
を実現できる利点がある。
【図１】本発明に係るＰＬＬ検波回路の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】ＰＬＬ検波回路の主要な構成部分を示す回路図
である。
である。
【図３】ＰＬＬロック判別回路の構成を示す回路図であ
る。
る。
【図４】ＰＬＬロック判別回路の動作時の信号を示す図
である。
である。
【図５】本発明に係るＰＬＬ検波回路の第２の実施形態
を示す回路図であり、ＡＦＴ制御信号生成ブロックの回
路図である。
を示す回路図であり、ＡＦＴ制御信号生成ブロックの回
路図である。
【図６】本発明に係る第２の実施形態の動作時の信号を
示す図である。
示す図である。
【図７】従来のＡＦＴ制御信号生成回路の一例を示す回
路図である。
路図である。
【図８】従来のＡＦＴ制御信号生成回路の他の例を示す
回路図である。
回路図である。
【図９】図８に示すＡＦＴ制御信号生成回路の動作時の
信号を示す図である。
信号を示す図である。
【図１０】本発明に係るＰＬＬ検波回路の第３の実施形
態を示す回路図である。
態を示す回路図である。
【図１１】従来のＰＬＬ検波回路の一例を示す回路図で
ある。
ある。
１０…位相比較器、２０…ローパスフィルタ、３０…Ｖ
ＣＯ、４０…ＰＬＬロック判別回路、５０…ＡＧＣアン
プ、６０…ＡＧＣ制御回路、７０…ＡＭ検波器、８０…
比較器、９０，１００…ＡＧＣループフィルタ、１１０
…ローパスフィルタ、１２０…ＰＬＬロック判別回路、
１３０…９０度移相器、１４０…位相比較器、１５０…
外付け共振回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
ＣＯ、４０…ＰＬＬロック判別回路、５０…ＡＧＣアン
プ、６０…ＡＧＣ制御回路、７０…ＡＭ検波器、８０…
比較器、９０，１００…ＡＧＣループフィルタ、１１０
…ローパスフィルタ、１２０…ＰＬＬロック判別回路、
１３０…９０度移相器、１４０…位相比較器、１５０…
外付け共振回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C025 AA14 AA25 BA25 DA04 5C026 AA05 AA07 5J106 AA04 BB09 CC01 CC31 CC38 CC41 DD05 DD09 EE10 EE18 KK29
Claims (12)
- 【請求項１】入力信号と発振信号との位相を比較し、当
該比較の結果に応じて、上記入力信号と上記発振信号と
の位相誤差に基づいた位相誤差信号を出力する位相比較
回路と、上記位相誤差信号に応じて発振周波数を制御
し、上記発振信号を生成する発振回路とを含むＰＬＬ回
路と、 上記位相誤差信号に応じて、上記ＰＬＬ回路がロック状
態にあるか否かを判断し、上記位相誤差信号の電圧レベ
ルが所定の範囲内にあるとき、上記ＰＬＬ回路がロック
状態にあると判断し、上記位相誤差信号の電圧レベルが
上記所定の範囲以外にあるとき、上記ＰＬＬ回路がロッ
ク状態から外れたと判断するＰＬＬロック判別回路と、 上記ＰＬＬロック判別回路の判別結果に応じて、上記位
相誤差信号に応じた信号または所定のレベルを持つ電圧
信号を選択し、ＡＦＴ制御信号として出力する選択回路
とを有するＰＬＬ検波回路。 - 【請求項２】上記位相誤差信号を増幅する増幅回路を有
し、上記選択回路は、上記ＰＬＬロック判別回路の判別
結果に応じて、上記増幅回路の出力信号または上記電圧
信号の何れかを選択する請求項１記載のＰＬＬ検波回
路。 - 【請求項３】上記ＰＬＬ回路は、上記位相誤差信号の所
定の周波数成分を抽出して、上記発振回路に供給するフ
ィルタを有する請求項１記載のＰＬＬ回路。 - 【請求項４】上記ＰＬＬロック判別回路は、上記位相誤
差信号と第１の基準電圧とを比較する第１の比較回路
と、 上記位相誤差信号と第２の基準電圧とを比較する第２の
比較回路と、 上記第１と第２の比較回路の比較結果に応じて、ＰＬＬ
ロック判別信号を出力する出力回路と を有する請求項１記載のＰＬＬ検波回路。 - 【請求項５】上記出力回路は、カソードが上記第１の比
較回路の出力端子に接続され、アノードが出力ノードに
接続されている第１のダイオードと、 カソードが上記第２の比較回路の出力端子に接続され、
アノードが上記出力ノードに接続されている第２のダイ
オードと、 電源電圧の供給線と上記出力ノードとの間に接続されて
いる抵抗素子とを有し、 上記第１と第２の比較回路の出力信号がともにハイレベ
ルのとき、上記出力ノードから上記電源電圧に応じたハ
イレベルの上記ＰＬＬロック判別信号が出力され、上記
第１又は第２の比較回路の何れかの出力信号がローレベ
ルのとき、上記出力ノードからローレベルの上記ＰＬＬ
ロック判別信号が出力される請求項４記載のＰＬＬ検波
回路。 - 【請求項６】入力信号を所定の利得で増幅するＡＧＣ増
幅回路と、 上記ＡＧＣ増幅回路の出力信号と発振信号との位相を比
較し、当該比較の結果に応じて、上記入力信号と上記発
振信号との位相誤差に基づいた位相誤差信号を出力する
位相比較回路と、上記位相誤差信号に応じて発振周波数
を制御し、上記発振信号を生成する発振回路とを含むＰ
ＬＬ回路と、 上記位相誤差信号に応じて、上記ＰＬＬ回路がロック状
態にあるか否かを判断し、上記位相誤差信号の電圧レベ
ルが所定の範囲内にあるとき、上記ＰＬＬ回路がロック
状態にあると判断し、上記位相誤差信号の電圧レベルが
上記所定の範囲以外にあるとき、上記ＰＬＬ回路がロッ
ク状態から外れたと判断するＰＬＬロック判別回路と、 上記発振信号を基準信号として、上記ＡＧＣ増幅回路の
出力信号に対して検波し、検波信号を出力する検波回路
と、 上記検波信号に基づいた信号における所定の周波数成分
を抽出する第１のループフィルタと、 上記ＰＬＬロック判別回路の判別の結果に応じて、上記
第１のループフィルタの出力信号及び第２の信号の何れ
かを選択して出力する選択回路と、 上記選択回路の出力信号に応じて上記ＡＧＣ増幅回路の
利得を制御する利得制御信号を生成し、上記ＡＧＣ増幅
回路に供給するＡＧＣ制御回路とを有するＰＬＬ検波回
路。 - 【請求項７】上記検波信号と所定の基準信号とを比較す
る比較回路を有し、上記第１のループフィルタは、当該
比較回路の出力信号における所定の周波数成分を抽出す
る請求項６記載のＰＬＬ検波回路。 - 【請求項８】上記ＰＬＬ回路は、上記位相誤差信号の所
定の周波数成分を抽出して、上記発振回路に供給するフ
ィルタを有する請求項６記載のＰＬＬ回路。 - 【請求項９】上記ＰＬＬロック判別回路は、上記位相誤
差信号と第１の基準電圧とを比較する第１の比較回路
と、 上記位相誤差信号と第２の基準電圧とを比較する第２の
比較回路と、 上記第１と第２の比較回路の比較結果に応じて、ＰＬＬ
ロック判別信号を出力する出力回路とを有する請求項６
記載のＰＬＬ検波回路。 - 【請求項１０】上記出力回路は、カソードが上記第１の
比較回路の出力端子に接続され、アノードが出力ノード
に接続されている第１のダイオードと、 カソードが上記第２の比較回路の出力端子に接続され、
アノードが上記出力ノードに接続されている第２のダイ
オードと、 電源電圧の供給線と上記出力ノードとの間に接続されて
いる抵抗素子とを有し、 上記第１と第２の比較回路の出力信号がともにハイレベ
ルのとき、上記出力ノードから上記電源電圧に応じたハ
イレベルの上記ＰＬＬロック判別信号が出力され、上記
第１又は第２の比較回路の何れかの出力信号がローレベ
ルのとき、上記出力ノードからローレベルの上記ＰＬＬ
ロック判別信号が出力される請求項９記載のＰＬＬ検波
回路。 - 【請求項１１】上記第２の信号は、上記比較回路の出力
信号の所定の周波数成分を抽出する第２のループフィル
タの出力信号である請求項６記載のＰＬＬ検波回路。 - 【請求項１２】上記第２の信号は、所定の電圧を持つ電
圧信号である請求項６記載のＰＬＬ検波回路。
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