JPH08125561A - チューナ - Google Patents
チューナInfo
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- JPH08125561A JPH08125561A JP25821694A JP25821694A JPH08125561A JP H08125561 A JPH08125561 A JP H08125561A JP 25821694 A JP25821694 A JP 25821694A JP 25821694 A JP25821694 A JP 25821694A JP H08125561 A JPH08125561 A JP H08125561A
- Authority
- JP
- Japan
- Prior art keywords
- tuner
- signal
- gain
- control circuit
- pll synthesizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Circuits Of Receivers In General (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＲＦ信号を受信する受信装置用の
チューナに関するものであり、局部発振源に電圧制御発
振器を用いたＰＬＬシンセサイザを有し、周波数変換回
路の前段に利得制御回路を設けたチューナにおいて、簡
単な回路構成で入力電界強度が高い場合にも正常に動作
可能なチューナを提供するものである。 【構成】 局部発振源としてＰＬＬシンセサイザを用い
たチューナにおいて、前記チューナの周波数変換器６よ
り前段に利得制御回路４を設け、前記ＰＬＬシンセサイ
ザのロック検出信号を利用して、前記ＰＬＬシンセサイ
ザがアンロック状態にある時、前記利得制御回路４の利
得を低下させるように制御するか、或いは、前記ＰＬＬ
シンセサイザへのチャンネル選局制御信号を利用して、
チャンネル選局時に前記利得制御回路４の利得を低下さ
せるように制御するように構成した。
チューナに関するものであり、局部発振源に電圧制御発
振器を用いたＰＬＬシンセサイザを有し、周波数変換回
路の前段に利得制御回路を設けたチューナにおいて、簡
単な回路構成で入力電界強度が高い場合にも正常に動作
可能なチューナを提供するものである。 【構成】 局部発振源としてＰＬＬシンセサイザを用い
たチューナにおいて、前記チューナの周波数変換器６よ
り前段に利得制御回路４を設け、前記ＰＬＬシンセサイ
ザのロック検出信号を利用して、前記ＰＬＬシンセサイ
ザがアンロック状態にある時、前記利得制御回路４の利
得を低下させるように制御するか、或いは、前記ＰＬＬ
シンセサイザへのチャンネル選局制御信号を利用して、
チャンネル選局時に前記利得制御回路４の利得を低下さ
せるように制御するように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＦ信号を受信する受
信装置用のチューナに関するものである。
信装置用のチューナに関するものである。
【０００２】
【従来の技術】従来のチューナは、希望受信信号を所定
の周波数に周波数変換して復調し、復調部への入力レベ
ルが一定となるように復調器の前段にレベル検波回路を
設け、利得制御部を制御するＡＧＣ（自動利得制御）動
作を行う構成となっている。チューナの電源投入直後或
いはチャンネル切換え直後には、前記レベル検波回路に
信号が入力されないために、前記ＡＧＣ動作は、利得制
御部を最大利得になるように制御することになり、前記
チューナに強電界の信号が入力された場合、前記入力信
号により前記チューナのＰＬＬシンセサイザ部が前記入
力信号により影響を受けて、ロック外れ或いは異常発振
等の誤動作を生じる。また、前記誤動作を防止するため
に、前記チューナに用いる周波数変換部と局部発振源と
の間にフィルタ或いは緩衝増幅器を挿入し、前記周波数
変換部と前記局部発振源のアイソレーションを十分とる
構成としていた。
の周波数に周波数変換して復調し、復調部への入力レベ
ルが一定となるように復調器の前段にレベル検波回路を
設け、利得制御部を制御するＡＧＣ（自動利得制御）動
作を行う構成となっている。チューナの電源投入直後或
いはチャンネル切換え直後には、前記レベル検波回路に
信号が入力されないために、前記ＡＧＣ動作は、利得制
御部を最大利得になるように制御することになり、前記
チューナに強電界の信号が入力された場合、前記入力信
号により前記チューナのＰＬＬシンセサイザ部が前記入
力信号により影響を受けて、ロック外れ或いは異常発振
等の誤動作を生じる。また、前記誤動作を防止するため
に、前記チューナに用いる周波数変換部と局部発振源と
の間にフィルタ或いは緩衝増幅器を挿入し、前記周波数
変換部と前記局部発振源のアイソレーションを十分とる
構成としていた。
【０００３】
【発明が解決しようとする課題】上記の構成とした場
合、前記チューナの入力電界強度を制限して使用する必
要があり、前記チューナを搭載した受信装置の用途が限
られる。また、前記チューナに用いる周波数変換部と局
部発振源との間にフィルタ或いは緩衝増幅器を挿入した
場合には、前記チューナの回路規模が大きくかつ複雑と
なり、消費電流或いはコストが不経済になるという課題
を有していた。
合、前記チューナの入力電界強度を制限して使用する必
要があり、前記チューナを搭載した受信装置の用途が限
られる。また、前記チューナに用いる周波数変換部と局
部発振源との間にフィルタ或いは緩衝増幅器を挿入した
場合には、前記チューナの回路規模が大きくかつ複雑と
なり、消費電流或いはコストが不経済になるという課題
を有していた。
【０００４】本発明は上記課題を解決し、簡単な回路構
成で入力電界強度が高い場合にも正常に動作可能なチュ
ーナを提供するものである。
成で入力電界強度が高い場合にも正常に動作可能なチュ
ーナを提供するものである。
【０００５】
【課題を解決するための手段】この課題を解決するため
に本発明によるチューナは、局部発振源としてＰＬＬシ
ンセサイザを用いたチューナにおいて、前記チューナの
周波数変換部より前段に利得制御回路を設け、前記ＰＬ
Ｌシンセサイザのロック検出信号を利用して、前記ＰＬ
Ｌシンセサイザがアンロック状態にある時、前記チュー
ナの利得制御回路の利得を低下させるように制御するも
のである。
に本発明によるチューナは、局部発振源としてＰＬＬシ
ンセサイザを用いたチューナにおいて、前記チューナの
周波数変換部より前段に利得制御回路を設け、前記ＰＬ
Ｌシンセサイザのロック検出信号を利用して、前記ＰＬ
Ｌシンセサイザがアンロック状態にある時、前記チュー
ナの利得制御回路の利得を低下させるように制御するも
のである。
【０００６】
【作用】以上の構成とした場合、チューナの電源投入直
後或いはチャンネル切換え直後には、前記チューナのＰ
ＬＬシンセサイザがアンロック状態であるために、前記
利得制御回路の利得が最低となるように動作し、前記チ
ューナの周波数変換部に入力される信号レベルを抑圧す
ることができるため、前記ＰＬＬシンセサイザは、チャ
ンネル選局制御信号に従ってロック状態に移行できる。
前記ＰＬＬシンセサイザがロック状態に移行することに
より、前記チューナの復調器の前段に設けられたレベル
検波回路に信号が到達するため、前記チューナのＡＧＣ
動作が開始し、正規の状態になる。仮に、前記チューナ
のＡＧＣ動作の開始後に、前記ＰＬＬシンセサイザのロ
ック外れが生じたとしても再度上述の過程を経て、正常
状態になるよう動作することができる。
後或いはチャンネル切換え直後には、前記チューナのＰ
ＬＬシンセサイザがアンロック状態であるために、前記
利得制御回路の利得が最低となるように動作し、前記チ
ューナの周波数変換部に入力される信号レベルを抑圧す
ることができるため、前記ＰＬＬシンセサイザは、チャ
ンネル選局制御信号に従ってロック状態に移行できる。
前記ＰＬＬシンセサイザがロック状態に移行することに
より、前記チューナの復調器の前段に設けられたレベル
検波回路に信号が到達するため、前記チューナのＡＧＣ
動作が開始し、正規の状態になる。仮に、前記チューナ
のＡＧＣ動作の開始後に、前記ＰＬＬシンセサイザのロ
ック外れが生じたとしても再度上述の過程を経て、正常
状態になるよう動作することができる。
【０００７】
（実施例１）以下、本発明の実施例を図面を用いて説明
する。図１は本発明の本実施例によるチューナの構成図
である。チューナの入力端子１から入力されるＲＦ信号
は、フィルタ２、ＲＦ増幅器３、利得制御回路４とフィ
ルタ５を介して周波数変換器６に入力され、前記周波数
変換器６でＩＦ周波数に変換された後、第１のＩＦ増幅
器７、ＩＦフィルタ８と第２のＩＦ増幅器９を介して復
調部１０に入力され、前記復調部１０においてベースバ
ンド信号に変換され、出力端子１１から出力される。前
記復調部１０は、レベル検波回路と復調器から構成さ
れ、前記レベル検波回路で前記復調部１０へのＩＦ信号
入力レベルを検波し、制御信号をＡＧＣ制御端子１８に
出力し、ＡＧＣ制御用ドライバ回路１７を介して前記利
得制御回路４の利得制御回路制御端子１９に入力され、
前記復調器のＩＦ信号入力レベルを一定にするように動
作する。前記周波数変換器６の局部発振源入力端子１２
には、電圧制御発振器１４の出力端子が接続され、分周
器、位相比較器、ロック検出部、基準発振源とループフ
ィルタを含むＰＬＬ部１５と前記電圧制御発振器１４に
よりＰＬＬシンセサイザを構成し、前記ＰＬＬ部１５の
ロック検出部のロック検出信号は、ロック検出用ドライ
バ回路１６に入力され、前記ＡＧＣ制御用ドライバ回路
１７と接続する構成としている。図２に本実施例におけ
る前記ロック検出用ドライバ回路１６と前記ＡＧＣ制御
用ドライバ回路１７の電気回路図を示す。前記ＡＧＣ制
御端子１８には、前記チューナの電源電圧から接地電圧
の間の直流電圧が出力され、前記直流電圧の電圧値は、
前記復調部１０のＩＦ信号入力レベルが高くなるに従い
低くなる極性で動作し、第１のトランジスタ２５のベー
スに接続され前記第１のトランジスタ２５のエミッタか
ら出力信号を得、前記利得制御回路制御端子１９に接続
され、前記利得制御回路４への電流は、前記ＡＧＣ制御
用ドライバ回路１７の電源電圧端子２０から第１の抵抗
２６、前記第１のトランジスタ２５を介して供給され
る。前記ＰＬＬ部１５のロック検出部のロック検出信号
は、前記ＰＬＬシンセサイザがロック状態にある時ロー
レベル、アンロック状態にある時ハイレベルの出力信号
が出力され、第２の抵抗２１を介して第２のトランジス
タ２２に入力し、前記ロック検出用ドライバ回路１６の
電源電圧端子２０に接続された第３の抵抗２３を介して
前記第２のトランジスタ２２のコレクタから前記ロック
検出信号の半転出力が出力され、前記第１のトランジス
タ２５のベースとダイオード２４のアノードを接続し、
前記ダイオード２４のカソードと前記第２のトランジス
タ２２のコレクタを接続している。
する。図１は本発明の本実施例によるチューナの構成図
である。チューナの入力端子１から入力されるＲＦ信号
は、フィルタ２、ＲＦ増幅器３、利得制御回路４とフィ
ルタ５を介して周波数変換器６に入力され、前記周波数
変換器６でＩＦ周波数に変換された後、第１のＩＦ増幅
器７、ＩＦフィルタ８と第２のＩＦ増幅器９を介して復
調部１０に入力され、前記復調部１０においてベースバ
ンド信号に変換され、出力端子１１から出力される。前
記復調部１０は、レベル検波回路と復調器から構成さ
れ、前記レベル検波回路で前記復調部１０へのＩＦ信号
入力レベルを検波し、制御信号をＡＧＣ制御端子１８に
出力し、ＡＧＣ制御用ドライバ回路１７を介して前記利
得制御回路４の利得制御回路制御端子１９に入力され、
前記復調器のＩＦ信号入力レベルを一定にするように動
作する。前記周波数変換器６の局部発振源入力端子１２
には、電圧制御発振器１４の出力端子が接続され、分周
器、位相比較器、ロック検出部、基準発振源とループフ
ィルタを含むＰＬＬ部１５と前記電圧制御発振器１４に
よりＰＬＬシンセサイザを構成し、前記ＰＬＬ部１５の
ロック検出部のロック検出信号は、ロック検出用ドライ
バ回路１６に入力され、前記ＡＧＣ制御用ドライバ回路
１７と接続する構成としている。図２に本実施例におけ
る前記ロック検出用ドライバ回路１６と前記ＡＧＣ制御
用ドライバ回路１７の電気回路図を示す。前記ＡＧＣ制
御端子１８には、前記チューナの電源電圧から接地電圧
の間の直流電圧が出力され、前記直流電圧の電圧値は、
前記復調部１０のＩＦ信号入力レベルが高くなるに従い
低くなる極性で動作し、第１のトランジスタ２５のベー
スに接続され前記第１のトランジスタ２５のエミッタか
ら出力信号を得、前記利得制御回路制御端子１９に接続
され、前記利得制御回路４への電流は、前記ＡＧＣ制御
用ドライバ回路１７の電源電圧端子２０から第１の抵抗
２６、前記第１のトランジスタ２５を介して供給され
る。前記ＰＬＬ部１５のロック検出部のロック検出信号
は、前記ＰＬＬシンセサイザがロック状態にある時ロー
レベル、アンロック状態にある時ハイレベルの出力信号
が出力され、第２の抵抗２１を介して第２のトランジス
タ２２に入力し、前記ロック検出用ドライバ回路１６の
電源電圧端子２０に接続された第３の抵抗２３を介して
前記第２のトランジスタ２２のコレクタから前記ロック
検出信号の半転出力が出力され、前記第１のトランジス
タ２５のベースとダイオード２４のアノードを接続し、
前記ダイオード２４のカソードと前記第２のトランジス
タ２２のコレクタを接続している。
【０００８】前記チューナの電源投入直後或いはチャン
ネル切換え直後において、前記復調部１０にＩＦ入力信
号が入力されていないため、前記ＡＧＣ制御端子１８に
は、電源電圧の直流値が出力され、一方、前記ＰＬＬシ
ンセサイザ部はアンロック状態にあるため、前記第２の
トランジスタ２２がＯＮすることにより、前記第２のト
ランジスタ２２のコレクタの電位が接地電位になり、前
記ダイオード２４がＯＮするのに十分な順方向電圧が前
記ダイオード２４の端子間にかかり、結果として、前記
第１のトランジスタ２５のベース電位が接地電位付近に
まで降下し、前記利得制御回路制御端子１９も接地電位
付近にまで降下して、前記利得制御回路４の利得が最低
になるよう動作し、前記周波数変換器までの利得が最低
の状態となる。このため、前記チューナに電界強度の高
い信号が入力された場合にも、入力信号により前記ＰＬ
Ｌシンセサイザが影響を受けて誤動作することを防止で
きる。前記ＰＬＬシンセサイザが正常にロック状態にな
れば、前記第２のトランジスタ２２がＯＦＦとなり、前
記第２のトランジスタ２２のコレクタ電位はハイレベル
になることにより、前記ダイオード２４がＯＦＦし、前
記ＡＧＣ制御用ドライバ回路１７は正規のＡＧＣ動作を
行うようになり、前記復調部１０のＩＦ信号の入力レベ
ルがある一定値になるように動作し、前記チューナの誤
動作を防ぐことが可能となる。また、従来例と比較し
て、周波数変換器と局部発振源との間にフィルタ或いは
緩衝増幅器等により前記周波数変換器と局部発振源のア
イソレーションを十分に確保する必要がないため、前記
チューナの構成の簡略化と消費電流の低減と低コスト化
も可能となる。さらに、チューナ外部から新たな制御信
号を供給する必要がないという利点も生じる。
ネル切換え直後において、前記復調部１０にＩＦ入力信
号が入力されていないため、前記ＡＧＣ制御端子１８に
は、電源電圧の直流値が出力され、一方、前記ＰＬＬシ
ンセサイザ部はアンロック状態にあるため、前記第２の
トランジスタ２２がＯＮすることにより、前記第２のト
ランジスタ２２のコレクタの電位が接地電位になり、前
記ダイオード２４がＯＮするのに十分な順方向電圧が前
記ダイオード２４の端子間にかかり、結果として、前記
第１のトランジスタ２５のベース電位が接地電位付近に
まで降下し、前記利得制御回路制御端子１９も接地電位
付近にまで降下して、前記利得制御回路４の利得が最低
になるよう動作し、前記周波数変換器までの利得が最低
の状態となる。このため、前記チューナに電界強度の高
い信号が入力された場合にも、入力信号により前記ＰＬ
Ｌシンセサイザが影響を受けて誤動作することを防止で
きる。前記ＰＬＬシンセサイザが正常にロック状態にな
れば、前記第２のトランジスタ２２がＯＦＦとなり、前
記第２のトランジスタ２２のコレクタ電位はハイレベル
になることにより、前記ダイオード２４がＯＦＦし、前
記ＡＧＣ制御用ドライバ回路１７は正規のＡＧＣ動作を
行うようになり、前記復調部１０のＩＦ信号の入力レベ
ルがある一定値になるように動作し、前記チューナの誤
動作を防ぐことが可能となる。また、従来例と比較し
て、周波数変換器と局部発振源との間にフィルタ或いは
緩衝増幅器等により前記周波数変換器と局部発振源のア
イソレーションを十分に確保する必要がないため、前記
チューナの構成の簡略化と消費電流の低減と低コスト化
も可能となる。さらに、チューナ外部から新たな制御信
号を供給する必要がないという利点も生じる。
【０００９】（実施例２）以下、本発明の実施例を図面
を用いて説明する。図３は本発明の本実施例によるチュ
ーナの構成図である。チューナの入力端子１から入力さ
れるＲＦ信号は、フィルタ２、ＲＦ増幅器３、利得制御
回路４とフィルタ５を介して周波数変換器６に入力さ
れ、前記周波数変換器６でＩＦ周波数に変換された後、
第１のＩＦ増幅器７、ＩＦフィルタ８と第２のＩＦ増幅
器９を介して復調部１０に入力され、前記復調部１０に
おいてベースバンド信号に変換され、出力端子１１から
出力される。前記復調部１０は、レベル検波回路と復調
器から構成され、前記レベル検波回路で前記復調部１０
へのＩＦ信号入力レベルを検波し、制御信号をＡＧＣ制
御端子１８に出力し、ＡＧＣ制御用ドライバ回路１７を
介して前記利得制御回路４の利得制御回路制御端子１９
に入力され、前記復調器のＩＦ信号入力レベルを一定に
するように動作する。前記周波数変換器６の局部発振源
入力端子１２には、電圧制御発振器１４の出力端子が接
続され、分周器、位相比較器、ロック検出部、基準発振
源とループフィルタを含むＰＬＬ部１５と前記電圧制御
発振器１４によりＰＬＬシンセサイザを構成し、前記チ
ューナの外部から前記ＰＬＬ部１５に供給されるチャン
ネル選局制御信号の中のロードイネーブル信号２８を入
力するロードイネーブル信号入力端子２７をロック検出
用ドライバ回路１６に入力し、前記ＡＧＣ制御用ドライ
バ回路１７と接続する構成としている。図４に本実施例
における前記ロック検出用ドライバ回路１６と前記ＡＧ
Ｃ制御用ドライバ回路１７の電気回路図を示す。前記Ａ
ＧＣ制御端子１８には、前記チューナの電源電圧から接
地電圧の間の直流電圧が出力され、前記直流電圧の電圧
値は、前記復調部１０のＩＦ信号入力レベルが高くなる
に従い低くなる極性で動作し、第１のトランジスタ２５
のベースに接続され前記第１のトランジスタ２５のエミ
ッタから出力信号を得、前記利得制御回路制御端子１９
に接続され、前記利得制御回路４への電流は、前記ＡＧ
Ｃ制御用ドライバ回路１７の電源電圧端子２０から第１
の抵抗２６、前記第１のトランジスタ２５を介して供給
される。前記ＰＬＬ部１５のチャンネル選局制御信号を
図５に示す。前記ＰＬＬ部１５のチャンネル選局制御信
号は、ロードイネーブル信号２８、クロック信号２９、
データ信号３０の３信号が供給され、前記ロードイネー
ブル信号２８がローレベルからハイレベルに移行すると
データ取り込みが開始され、前記クロック信号２９のロ
ーレベルからハイレベルへの立ち上がり時の前記データ
信号３０を前記ＰＬＬ部１５が随時取り込み、ある一定
の個数の前記データ信号３０を取り込んだ後に前記ロー
ドイネーブル信号２８がハイレベルからローレベルに復
帰し、前記ＰＬＬ部１５が、取り込んだ前記データ信号
３０に従って、動作を開始する構成となっており、前記
ロードイネーブル信号２８を入力する前記ロードイネー
ブル信号入力端子２７を実施例１の場合と同様に第２の
抵抗２１を介して第２のトランジスタ２２のベースに接
続する。
を用いて説明する。図３は本発明の本実施例によるチュ
ーナの構成図である。チューナの入力端子１から入力さ
れるＲＦ信号は、フィルタ２、ＲＦ増幅器３、利得制御
回路４とフィルタ５を介して周波数変換器６に入力さ
れ、前記周波数変換器６でＩＦ周波数に変換された後、
第１のＩＦ増幅器７、ＩＦフィルタ８と第２のＩＦ増幅
器９を介して復調部１０に入力され、前記復調部１０に
おいてベースバンド信号に変換され、出力端子１１から
出力される。前記復調部１０は、レベル検波回路と復調
器から構成され、前記レベル検波回路で前記復調部１０
へのＩＦ信号入力レベルを検波し、制御信号をＡＧＣ制
御端子１８に出力し、ＡＧＣ制御用ドライバ回路１７を
介して前記利得制御回路４の利得制御回路制御端子１９
に入力され、前記復調器のＩＦ信号入力レベルを一定に
するように動作する。前記周波数変換器６の局部発振源
入力端子１２には、電圧制御発振器１４の出力端子が接
続され、分周器、位相比較器、ロック検出部、基準発振
源とループフィルタを含むＰＬＬ部１５と前記電圧制御
発振器１４によりＰＬＬシンセサイザを構成し、前記チ
ューナの外部から前記ＰＬＬ部１５に供給されるチャン
ネル選局制御信号の中のロードイネーブル信号２８を入
力するロードイネーブル信号入力端子２７をロック検出
用ドライバ回路１６に入力し、前記ＡＧＣ制御用ドライ
バ回路１７と接続する構成としている。図４に本実施例
における前記ロック検出用ドライバ回路１６と前記ＡＧ
Ｃ制御用ドライバ回路１７の電気回路図を示す。前記Ａ
ＧＣ制御端子１８には、前記チューナの電源電圧から接
地電圧の間の直流電圧が出力され、前記直流電圧の電圧
値は、前記復調部１０のＩＦ信号入力レベルが高くなる
に従い低くなる極性で動作し、第１のトランジスタ２５
のベースに接続され前記第１のトランジスタ２５のエミ
ッタから出力信号を得、前記利得制御回路制御端子１９
に接続され、前記利得制御回路４への電流は、前記ＡＧ
Ｃ制御用ドライバ回路１７の電源電圧端子２０から第１
の抵抗２６、前記第１のトランジスタ２５を介して供給
される。前記ＰＬＬ部１５のチャンネル選局制御信号を
図５に示す。前記ＰＬＬ部１５のチャンネル選局制御信
号は、ロードイネーブル信号２８、クロック信号２９、
データ信号３０の３信号が供給され、前記ロードイネー
ブル信号２８がローレベルからハイレベルに移行すると
データ取り込みが開始され、前記クロック信号２９のロ
ーレベルからハイレベルへの立ち上がり時の前記データ
信号３０を前記ＰＬＬ部１５が随時取り込み、ある一定
の個数の前記データ信号３０を取り込んだ後に前記ロー
ドイネーブル信号２８がハイレベルからローレベルに復
帰し、前記ＰＬＬ部１５が、取り込んだ前記データ信号
３０に従って、動作を開始する構成となっており、前記
ロードイネーブル信号２８を入力する前記ロードイネー
ブル信号入力端子２７を実施例１の場合と同様に第２の
抵抗２１を介して第２のトランジスタ２２のベースに接
続する。
【００１０】動作は、前記チューナのチャンネル切換え
時に、前記チャンネル選局制御信号が供給され、前記ロ
ードイネーブル信号２８が、ハイレベルとなった時、第
２のトランジスタ２２がＯＮすることにより、前記第２
のトランジスタ２２のコレクタの電位が接地電位にな
り、一方、前記ＡＧＣ制御端子１８の電位が、ダイオー
ド２４に用いるダイオードがＯＮするのに十分な順方向
電圧値より高い値から接地電位の間にある時に前記利得
制御回路４が最低の利得となるように設定した時、前記
ダイオード２４の端子間に前記ダイオード２４がＯＮす
るのに十分な順方向電圧がかかり、結果として、第１の
トランジスタ２５のベース電位が接地電位付近にまで降
下し、前記利得制御回路制御端子１９も接地電位付近に
まで降下して、前記利得制御回路４の利得が最低になる
よう動作し、前記周波数変換器までの利得が最低の状態
となるため、前記チューナに電界強度の高い信号が入力
された場合にも、入力信号により前記ＰＬＬシンセサイ
ザが影響を受けて誤動作することを防止できる。前記Ｐ
ＬＬシンセサイザが正常にロック状態になれば、前記第
２のトランジスタ２２がＯＦＦとなり、前記第２のトラ
ンジスタ２２のコレクタ電位はハイレベルになることに
より、前記ダイオード２４がＯＦＦし、前記ＡＧＣ制御
用ドライバ回路１７は正規のＡＧＣ動作を行うようにな
り、前記復調部１０のＩＦ信号の入力レベルがある一定
値になるように動作し、前記チューナの誤動作を防ぐこ
とが可能となる。また、従来例と比較して、周波数変換
器と局部発振源との間にフィルタ或いは緩衝増幅器等に
より前記周波数変換器と局部発振源のアイソレーション
を十分に確保する必要がないため、前記チューナの構成
の簡略化と消費電流の低減と低コスト化も可能となる。
さらに、チューナ外部から新たな制御信号を供給する必
要がないという利点も生じる。
時に、前記チャンネル選局制御信号が供給され、前記ロ
ードイネーブル信号２８が、ハイレベルとなった時、第
２のトランジスタ２２がＯＮすることにより、前記第２
のトランジスタ２２のコレクタの電位が接地電位にな
り、一方、前記ＡＧＣ制御端子１８の電位が、ダイオー
ド２４に用いるダイオードがＯＮするのに十分な順方向
電圧値より高い値から接地電位の間にある時に前記利得
制御回路４が最低の利得となるように設定した時、前記
ダイオード２４の端子間に前記ダイオード２４がＯＮす
るのに十分な順方向電圧がかかり、結果として、第１の
トランジスタ２５のベース電位が接地電位付近にまで降
下し、前記利得制御回路制御端子１９も接地電位付近に
まで降下して、前記利得制御回路４の利得が最低になる
よう動作し、前記周波数変換器までの利得が最低の状態
となるため、前記チューナに電界強度の高い信号が入力
された場合にも、入力信号により前記ＰＬＬシンセサイ
ザが影響を受けて誤動作することを防止できる。前記Ｐ
ＬＬシンセサイザが正常にロック状態になれば、前記第
２のトランジスタ２２がＯＦＦとなり、前記第２のトラ
ンジスタ２２のコレクタ電位はハイレベルになることに
より、前記ダイオード２４がＯＦＦし、前記ＡＧＣ制御
用ドライバ回路１７は正規のＡＧＣ動作を行うようにな
り、前記復調部１０のＩＦ信号の入力レベルがある一定
値になるように動作し、前記チューナの誤動作を防ぐこ
とが可能となる。また、従来例と比較して、周波数変換
器と局部発振源との間にフィルタ或いは緩衝増幅器等に
より前記周波数変換器と局部発振源のアイソレーション
を十分に確保する必要がないため、前記チューナの構成
の簡略化と消費電流の低減と低コスト化も可能となる。
さらに、チューナ外部から新たな制御信号を供給する必
要がないという利点も生じる。
【００１１】なお、前記ロードイネーブル信号２８がハ
イレベルからローレベルに移行して前記ＰＬＬシンセサ
イザがロック状態に至るまでの時間が、前記ＡＧＣ制御
用ドライバ回路が正規のＡＧＣ動作を開始するまでの時
間より長い場合には、前記第２のトランジスタ２２のベ
ース或いはコレクタ、前記第１のトランジスタ２５のベ
ース或いはエミッタになんらかの遅延手段を設ければよ
い。
イレベルからローレベルに移行して前記ＰＬＬシンセサ
イザがロック状態に至るまでの時間が、前記ＡＧＣ制御
用ドライバ回路が正規のＡＧＣ動作を開始するまでの時
間より長い場合には、前記第２のトランジスタ２２のベ
ース或いはコレクタ、前記第１のトランジスタ２５のベ
ース或いはエミッタになんらかの遅延手段を設ければよ
い。
【００１２】
【発明の効果】以上のように本発明のチューナは、電界
強度の高い入力時にも誤動作することがなく、しかも、
チューナに用いる周波数変換器と局部発振源との間にフ
ィルタ或いは緩衝増幅器により前記周波数変換器と局部
発振源のアイソレーションを十分に確保する必要がない
ため、前記チューナの構成の簡略化と消費電流の低減と
低コスト化も可能となる。さらに、チューナ外部から新
たな制御信号を供給する必要がないという利点も生じ
る。
強度の高い入力時にも誤動作することがなく、しかも、
チューナに用いる周波数変換器と局部発振源との間にフ
ィルタ或いは緩衝増幅器により前記周波数変換器と局部
発振源のアイソレーションを十分に確保する必要がない
ため、前記チューナの構成の簡略化と消費電流の低減と
低コスト化も可能となる。さらに、チューナ外部から新
たな制御信号を供給する必要がないという利点も生じ
る。
【図１】本発明の実施例１におけるチューナの構成図
【図２】本発明の実施例１におけるＡＧＣ制御用ドライ
バ回路とロック検出用ドライバ回路の電気回路図
バ回路とロック検出用ドライバ回路の電気回路図
【図３】本発明の実施例２におけるチューナの構成図
【図４】本発明の実施例２におけるＡＧＣ制御用ドライ
バ回路とロック検出用ドライバ回路の電気回路図
バ回路とロック検出用ドライバ回路の電気回路図
【図５】チャンネル選局制御信号を示す図
１ 入力端子 ２ フィルタ ３ ＲＦ増幅器 ４ 利得制御回路 ５ フィルタ ６ 周波数変換器 ７ 第１のＩＦ増幅器 ８ ＩＦフィルタ ９ 第２のＩＦ増幅器 １０ 復調部 １１ 出力端子 １２ 局部発振源入力端子 １３ 緩衝増幅器 １４ 電圧制御発振器 １５ ＰＬＬ部 １６ ロック検出用ドライバ回路 １７ ＡＧＣ制御用ドライバ回路 １８ ＡＧＣ制御端子 １９ 利得制御回路制御端子 ２０ 電源電圧端子 ２１ 第２の抵抗 ２２ 第２のトランジスタ ２３ 第３の抵抗 ２４ ダイオード ２５ 第１のトランジスタ ２６ 第１の抵抗 ２７ ロードイネーブル信号入力端子 ２８ ロードイネーブル信号 ２９ クロック信号 ３０ データ信号
Claims (2)
- 【請求項１】 局部発振源としてＰＬＬシンセサイザを
用いたチューナにおいて、前記チューナの周波数変換部
より前段に利得制御回路を設け、前記ＰＬＬシンセサイ
ザのロック検出信号を利用して、前記ＰＬＬシンセサイ
ザがアンロック状態にある時、前記利得制御回路の利得
を低下させるように制御するチューナ。 - 【請求項２】 局部発振源としてＰＬＬシンセサイザを
用いたチューナにおいて、前記チューナの周波数変換部
より前段に利得制御回路を設け、前記ＰＬＬシンセサイ
ザへのチャンネル選局制御信号を利用して、チャンネル
選局時に前記利得制御回路の利得を低下させるように制
御するチューナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25821694A JPH08125561A (ja) | 1994-10-24 | 1994-10-24 | チューナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25821694A JPH08125561A (ja) | 1994-10-24 | 1994-10-24 | チューナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125561A true JPH08125561A (ja) | 1996-05-17 |
Family
ID=17317134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25821694A Pending JPH08125561A (ja) | 1994-10-24 | 1994-10-24 | チューナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125561A (ja) |
-
1994
- 1994-10-24 JP JP25821694A patent/JPH08125561A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031216 |