JP3768665B2 - 周波信号生成回路及び振動型アクチュエータの駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル的に周波数が設定できる周波信号生成回路及び振動型アクチュエータの駆動装置に関するものである。
【０００２】
【従来の技術】
振動型アクチュエータを速度あるいは位置等の制御は、駆動周波数を制御することによって行われており、周波数を変更するための周波信号生成回路としては以下のようなものがある。
【０００３】
（１）：ＵＳＰ３，９７６，９４５号に開示の周波信号生成回路では、積分手段を用いていて、この積分手段の積分結果がＤ／Ａ変換手段で設定される値になるまでの時間を遅延量として任意のタイミングを作り出している。
【０００４】
（２）：特開平４−３５１００８号公報に開示の周波信号生成回路では、論理素子を遅延素子として使用し、任意の遅延素子数を選択することで任意のタイミングを作り出し、且つトータル遅延時間を基準周期と一致するように制御している。
【０００５】
（３）：特開平２−１８４２７７号公報に開示の周波信号生成回路では、ディジタル的に分周比を小刻みに切り替え、平均することで周波数の分解能を擬似的に上げるようにしている。
【０００６】
【発明が解決しようとする課題】
前記ＵＳＰ３，９７６，９４５号に開示の周波信号生成回路では、積分手段に供給される電流の精度が高くないと所望のタイミングを得ることが困難であり、ある基準周期を分割する場合、分割数が変動してしまう欠点があった。
【０００７】
特開平４−３５１００８号公報に開示の周波信号生成回路では、基本的にほぼ分割数分の遅延の為の論理素子が必要であり、且つ遅延量の選択手段の数を含めれば素子数が非常に多くなってしまうという欠点があった。
【０００８】
特開平２−１８４２７７号公報では、周波数の分解能を擬似的に設定しているので、周波数の変調成分が可聴音となってしまうことがあった。
【０００９】
本出願に係る第１の発明の目的は、ディジタル的に高精度な周波数のパルスを出力する周波信号生成回路を簡単な構成で提供することにある。
【００１０】
本出願に係る第２の発明の目的は、振動型アクチュエータを高精度に駆動制御できる振動型アクチュエータの駆動装置を提供することにある。
【００１１】
【課題を解決するための手段】
本出願に係る第１の発明は、所定の周波数のパルス信号を発生する発振手段と、前記発振手段のパルス信号を分周率に基づき分周し、前記発振手段のパルス信号の整数倍のパルス信号の周期を決定する分周手段と、入力された周波数指令に基づいて前記分周手段のパルス信号が変化する毎に前記分周率を設定すると共に、前記分周手段のパルス信号に対する遅延データを演算する演算手段と、前記演算手段で演算された前記遅延データに基づいて前記分周手段のパルス信号のエッジのシフト量を決定する遅延手段とを有し、離散的に周波信号を生成可能な周波信号生成回路において、前記遅延手段は、前記演算手段の出力を遅延量に変換する変換手段と、前記変換手段の出力に接続されたローパスフィルタ手段と、前記ローパスフィルタ手段の出力を所定のレベルでパルス波形化し、前記分周手段のパルス信号のエッジに対して所定の量をシフトさせるパルス波形形成手段とを有し、前記演算手段は、第１の所定値と第２の所定値を交互に出力し、前記第１の所定値及び前記第２の所定値の間での切り換えを行う際の所定期間において、前記分周手段のパルス信号に対する遅延データを出力するようにしたものである。
【００１２】
本出願に係る第２の発明の目的を実現する構成は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換素子に駆動信号を印加する振動型アクチュエータの駆動装置において、上記した構成の周波信号生成回路と、前記周波信号生成回路の出力信号と前記発振手段の出力信号に同期して複数の位相の異なるパルスを発生する駆動パルス発生手段と、前記駆動パルス発生手段の出力信号が入力され増幅された交流電圧を前記電気−機械エネルギー変換素子に印加する電力増幅手段を有するものである。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態を示すブロック図であり、本実施の形態は固定周期をもつパルスを基準とし、その周期の整数分の１の分解能で周期をコントロールする為に相対的な遅延時間を任意に設定出来るように構成した周波信号生成回路を示す。
【００１４】
図１において、１は水晶等の圧電素子を用いた発振回路、２は不図示の指令手段からの周波数指令に基づいて発振回路１からのＣＬＫ信号のタイミングで遅延時間を決定し出力する演算手段、３は演算手段２の出力をアナログ電圧に変換する公知のＤ／Ａ変換器、４は抵抗ＲとコンデンサＣからなるローパスフィルタ、５は公知のシュミット・トリガー入力のインバータ（以下ＩＮＶ５と略す）である。
【００１５】
図２は演算手段２の構成を示すブロック図で、２２は不図示の指令手段からの周波数指令の下位８ビットが入力され、ダウンカウント値が４となると、出力ＥＱ４＝１の信号が入力されると、ＣＬＫ信号の立ち上がりのタイミングで８ビットの積算レジスタ（２５５進数）に周波数指令の下位８ビット（２進数）を加算し、結果を２５５進数で積算レジスタに設定し、オーバーフローがあればＣａｒｒｙに出力する２５５進積算器である。
【００１６】
２３は上記周波数指令の下位８ビット以外の上位ビットに２５５進積算器２２からのＣａｒｒｙ信号を加算して出力する２進加算器である。
【００１７】
２７はＣＬＫ信号のタイミングで２進加算器２３からの出力を１づつ減算する分周器で、出力ＥＱ４＝１はダウンカウント値が４であることを示し、出力Ｂｏｒｒｏｗ＝１はダウンカウント値が０であることを示す。また、分周器２７は、出力Ｂｏｒｒｏｗ＝１でＣＬＫ信号が入力されると、カウント値に２進加算器２３の出力値が入力される。
【００１８】
従って、Ｂｏｒｒｏｗ信号はほぼ周波数指令の上位ビットで示される周期で、ＣＬＫ信号１周期分のパルスを出力することになる。
【００１９】
２４はＤフリップフロップ（以下ＤＦＦ２４と略す）で、分周器２７の出力Ｂｏｒｒｏｗ＝１の時に、ＣＬＫ信号の立ち上がりで出力が反転するように構成されている。
【００２０】
２５は排他的論理和素子であり、ＤＦＦ２４の反転出力が１の場合は２５５進積算器２２の出力をすべて反転し、ＤＦＦ２４の反転出力が０の場合は２５５進積算器２２の出力をそのまま出力する。
【００２１】
２６は３入力１出力（各８ビット）のセレクタで、入力Ａの入力信号が１であると入力Ｄ３の入力値が出力ＯＵＴから出力され、入力Ａの入力信号が０の場合は、入力Ｂの入力信号が０なら入力Ｄ１の入力値が、入力Ｂの入力信号が１なら入力Ｄ２の入力値が出力ＯＵＴにそれぞれ出力される。なお、入力Ｄ１と入力Ｄ２の入力値は予め設定されている。
【００２２】
図３は図２の各部の波形を示す。
【００２３】
図３において、ＣＬＫ信号の１周期ごとに、２進加算器２３からの出力値をダウンカウントしており、ダウンカウント値が４となると、出力ＥＱ４から１（ハイレベル）の信号を１ＣＬＫパルス分だけ出力する。そこで、この出力ＥＱ４＝１の信号が入力された２５５進積算器２２は、周波数指令の下位８ビットを加算する。例えば、周波数指令値の下位８ビットの値を７０とすると、２５５進積算器２２の現在のカウント値が２００である場合、これに７０を加えると２７０となり、オーバーフローして１５（２７０−２５５）を積算したこととなり、この値を出力する。なお、オーバーフローを示すキャリー（Ｃａｒｒｙ）信号は、次の出力ＥＱ４＝１のタイミングに合わせて出力される。
【００２４】
また、分周器２７はさらにダウンカウントを続け、カウント値が０になると出力Ｂｏｒｒｏｗ＝１（ハイレベル）の信号を１周期のＣＬＫパルス分だけ出力する。
【００２５】
ＤＦＦ２４は、Ｂｏｒｒｏｗ＝１により、次のＢｏｒｒｏｗ＝１のパルスが立ち下がるまでの間、すなわち分周器２３により決められた１分周の間は出力ＱからのＨｉＬｏ信号が０（ロウレベル）を維持し、次の１分周の間では出力ＱからのＨｉＬｏ信号が１（ハイレベル）を維持し、これを交互に繰り返す。図３においては、上記周波数の上位ビットは１０に設定されており、分周期２７にＢｏｒｒｏｗ＝１で入力されてダウンカウントを行い、Ｃａｒｒｙ＝１の時には１０＋１＝１１がＢｏｒｒｏｗ＝１で入力されダウンカウントを行っている。
【００２６】
一方、ＥＱ４＝１が出力されるときは、まだダウンカウント値は０となっていないので、排他的論理和素子２５の一方の入力には積算器２２から積算値１５が入力される。この場合、ＤＦＦ２４の出力（バー）ＱはＬＯレベルなので、排他的論理和素子２５の出力は１５となり、この値がセレクタ２６の入力Ｄ３に入力されることになる。
【００２７】
そして、セレクタ２６では、Ｂｏｒｒｏｗ＝０、ＨＩＬＯ＝１の間、ＦＦ（積算値２５５）の値が出力され、分周器２７のダウンカウントの終了を示すＢｏｒｒｏｗ＝１の信号を受けると、出力ＯＵＴからＤ３入力である値１５を１ＣＬＫパルスの間、遅延命令として出力する。
【００２８】
さらに、セレクタ２６では、分周器２７により新たなダウンカウントが開始されるのに伴い（Ｂｏｒｒｏｗ＝０、ＨＩＬＯ＝０）、００（積算値０）の値をＤ１から出力する。なお、Ｄ３の値が出力されるまでは、ＦＦ（積算値２５５）の値が出力されることになる。この値はパルス波形として見ると、ハイレベルとローレベルにそれぞれ相当する。
【００２９】
すなわち、セレクタ２６の入力Ｄ３から出力される２５５進積算器２２の積算値（１〜２５４）は、ＣＬＫ信号の１周期におけるエッジに対し、どれだけずれているか（遅れているか）を表すことになる。
【００３０】
また、図２６に示す場合は周波数指令の値が７０のままで、２５５進積算値２２の積算値が１５の場合に、分周器２７のダウンカウント値が４となると、出力ＥＱ＝１となり、２５５進積算値２２は、新たに周波数指令７０を加算し、積算値８５（７０＋１５）を排他的論理和素子２５に出力する。この場合、セレクタ２６に入力するＤＦＦ２４からのＨｉＬｏ信号は０（ロウ）であるため、排他的論理和素子２５の出力は、２５５進積算器２２からの積算値の反転値である１７０（２５５−８５）となる。
【００３１】
したがって、Ｂｏｒｒｏｗ信号＝１が出力される１ＣＬＫ信号の間、１７０の値を有する遅延命令がセレクタ２６から出力されることになる。
【００３２】
以上のように、演算手段２は、図２におけるセレクタ２６の出力である遅延指令が０と２５５を繰り返し、切り替わる時にＣＬＫ信号一周期の間、遅延データを設定する。
【００３３】
その結果、図１におけるＤ／Ａ変換器３の変換出力ＤＡ０、ローパスフィルター４の出力Ｆ０、ＩＮＶ５の出力Ｐ０の描く波形を図４に示す。
【００３４】
図４において、Ｄ／Ａ変換器３の出力が０から２５５又２５５から０に変化する時に、ＣＬＫ信号の一周期の間、前述の遅延データが設定されている。破線で示すスレッショルドレベルは、ＩＮＶ５の入力の０と１の境界を示す。また、ＤＡ０（１），Ｆ０（１），Ｐ０（１）は、波形の一方側（立ち上げ側）を示し、ＤＡ０（２），Ｆ０（２），Ｐ０（２）は、波形の他方側（立ち下げ側）を示しており、丁度反転した関係にある。Ｆ０、Ｐ０の波形を時間を短縮して見た波形を図５に示す。
【００３５】
すなわち、遅延時間を含んだアナログ信号としての信号Ｆ０（３）は、破線で示すスレッショルドレベルによって、矩形波として出力されることになる［Ｐ０（３）］。
【００３６】
ここで、本実施の形態においては、前述のように、ＣＬＫ信号の一周期を２５５分割するが、この原理を図６を用いて説明する。
【００３７】
Ｄ／Ａ変換器３の出力ＤＡ０が０から２５５に変化する時に、ＣＬＫ信号の一周期の間に設定される遅延データが遅延量０であった場合の波形がＤＡ０（４）、ローパスフィルタ４の出力がＦ０（４）、ＩＮＶ５の出力がＰ０（４）である。この場合の遅延データは２５５である。
【００３８】
また、ＣＬＫ信号１クロック分遅延した各回路の出力波形がＤＡ０（７）、Ｆ０（７）、Ｐ０（７）である。この場合の遅延データは０が設定されており、上記遅延量０の場合よりＣＬＫ信号一周期分遅れてＤＡ０に２５５が設定される。従って、ＴＤ１＝ＴＤ２であり、Ｐ０（７）の立ち上がりタイミングはＰ０（４）の立ち上がりからＣＬＫ信号１クロック分遅れていることは明白である。
【００３９】
２５５進積算器２２の出力は、０から２５４の間であり、この間のどの値が遅延データとして設定されたとしても、Ｐ０の立ち上がりはＰ０（４）とＰ０（７）の立ち上がりの間にあるため、ＣＬＫ一周期の期間を２５５分割することが可能となる。
【００４０】
図６において、例えば電圧値に変換された遅延データＤＡ０（ＣＬＫ信号の１周期の間でサンプリングされている）は、ローパスフィルター４により、出力値が増える、遅延データが大きい程その増加カーブが急しゅんになり、遅延データが小さいほどその増加カーブが緩やかになる。
【００４１】
そこで、ローパスフィルター４からの出力Ｆ０に対して、ＩＮＶ５の破線で示すスレッショルドレベルで切ると、遅延データが大きいほど、遅延量が小さくなっている。
【００４２】
また、遅延量０が遅延データ２５５、遅延量１が２５４、 ．．．遅延量２５４が遅延データ１、遅延量２５５が遅延データ０にそれぞれ対応しており、遅延量を２進数で表して反転するとで遅延データになる。
【００４３】
Ｄ／Ａ変換器３の出力ＤＡ０が２５５から０に変化する場合は、遅延量０が遅延データ０、１が１．．．２５５が２５５に対応している。
【００４４】
ここで、ローパスフィルタ４を構成するＲＣの時定数は、遅延データが２５５の時にローパスフィルタ４の出力が上記ＣＬＫ信号１クロック分の時間でＩＮＶ５の入力の０と１の境界電圧を超えないように設定されている。図３２に時定数の違いによる遅延データと遅延時間の関係を示す。これは、ＣＬＫ信号１クロックの時間が１００［ｎＳｅｃ］の場合の例を表しており、時定数が大きい場合、図の（１）のようになり遅延データ（Ｄ／Ａ変換器３に設定される値）が大きいほど遅延時間が小さくなっている。（２）は上記境界ぎりぎりの場合で、（１）と同様に滑らかな曲線で変化していることがわかる。（３）は上記境界を超えてしまった場合を示しておりフルスケールは他の例と同じだが、途中から曲線の傾きが急に変化していることがわかる。このような急な変化は、周波数の変動を大きくするため、境界電圧を超えない方が望ましいことがわかるであろう。
【００４５】
（第２の実施の形態）
図７は、本発明の第２の実施の形態の周波信号生成回路を示すブロック図である。
【００４６】
図７において、６はラダー抵抗型のＤ／Ａ変換器、７はパルスの変化時に発生するチャタリングをキャンセルする為のチャタリング除去手段である。
【００４７】
図８にラダー抵抗型Ｄ／Ａ変換器の回路例を示す。
【００４８】
図８から分かるように、ラダー抵抗型Ｄ／Ａ変換器は抵抗（Ｒ，２Ｒ）のみで構成されており、出力に接続されたコンデンサＣとラダー抵抗型Ｄ／Ａ変換器の出力抵抗との関係でローパスフィルタを構成している。
【００４９】
例えば、図８のＲを１０ＫΩにし、上記コンデンサＣを１００ｐＦにすれば、時定数が１μＳｅｃに設定される。なお、ＩＮＶ５の出力Ｐ１までの動作は第１の実施の形態とほとんど同じであるが、上記ローパスフィルタの時定数が大きいと、ＩＮＶ５はシュミットトリガーであるので入力にヒステリシスがあるが、ノイズの影響を受けやすくなり、このため出力Ｐ１にチャタリングが発生することがある。
【００５０】
図９にチャタリングの例を示す。破線はＩＮＶ５の入力Ｆ１（１）の０と１の境界である。ＩＮＶ５の出力Ｐ１が変化する時にチャタリングが発生していることがわかる。
【００５１】
チャタリング除去手段７の回路例を図１０に、動作波形を図１１に示す。
【００５２】
８は公知のインバータ、９、１０、１４、１５はリセット端子付きのＤフリップフロップ、１１、１６はＤフリップフロップ、１２、１３はＲＳフリップフロップである。Ｐ２にはチャタリングが発生しているが、出力であるＣ２ではチャタリングが除去されていることが分かる。
【００５３】
（第３の実施の形態）
図１２発明の第３の実施の形態を示すブロック図である。
【００５４】
図において、１７は不図示の設定手段からの周波数指令に基づいて遅延時間を演算する演算手段、１８はシュミットトリガ入力のバッファ（以下ＢＵＦＦと略す）、１９はインバータ（以下ＩＮＶと略す）、２０はローパスフィルタ４のコンデンサＣの電荷をリセットするためのトランジスタである。
【００５５】
上記第１、第２の実施の形態では、Ｄ／Ａ変換器の出力が０から２５５に変化する時と２５５から０に変化する時に遅延データが設定されるが、本実施の形態は０から５１１に変化する時のみ遅延データが設定される。
【００５６】
９、１０、１１はＰ３に発生するチャタリングを除去するように動作し、Ｃ３にＰ３のチャタリングが除去されて出力される。
【００５７】
図１３各部の波形を示しており、Ｄ／Ａ変換器３の出力ＤＡ３が０から５１１に変化する時にＣＬＫ信号一周期の間遅延データが設定される。破線はＢＵＦＦ１８の入力の０と１の境界を示す。
【００５８】
ＤＡ３の出力が０から５１１に変化すると、Ｆ３（１）が増加してゆき、上記０と１の境界に達するとＣ３（１）が１になり、しばらくしてＤＡ３、Ｆ３（１）、Ｃ３（１）が全て０になる。
【００５９】
図１４ャタリングを除去する様子を示す波形である。Ｐ３（２）の立ち上がりに発生したチャタリングがＣ３（２）で除去されている。
【００６０】
Ｆ３、Ｃ３の波形を時間を短縮して見た波形を図１５に示す。
【００６１】
演算手段１７の回路例を図１６に示す。２８は５１１進積算器４６の９ビットの各出力を反転するインバータ、２９はリセット端子付きのＤフリップフロップ、４６はＥＱ４＝１の時のＣＬＫ信号の立ち上がりのタイミングで不図示の設定手段によって設定される周波数指令の下位９ビット（２進数）を内部の積算レジスタ（５１１進数）に加算し、５１１進数で積算レジスタに設定する５１１進積算器である。
【００６２】
５１１進積算器４６がオーバーフロウした場合はＣａｒｒｙに１が出力される。２進加算器２３は不図示の設定手段からの周波数指令の下位９ビットを除いた上位ビットとＣａｒｒｙ信号を加算している。
【００６３】
分周器２７はＣＬＫ信号のタイミングで１づつ減算し、ＥＱ４＝１はカウント値が４であることを示し、Ｂｏｒｒｏｗ＝１はカウント値が０であることを示す。又、Ｂｏｒｒｏｗ＝１でＣＬＫ信号が入力されると、カウント値に２進加算器２３の出力値が入力される。
【００６４】
従って、Ｂｏｒｒｏｗ信号はほぼ周波数指令の上位ビットで示される周期でＣＬＫ信号１周期分のパルスを出力することになる。Ｄフリップフロップ２９（以下ＤＦＦと略す）は、Ｂｏｒｒｏｗ＝１の時に、ＣＬＫ信号の立ち上がりで出力が反転し、Ｃｌｅａｒ＝０でリセットされる。
【００６５】
ＩＮＶ２８では、５１１進積算器４６の出力をすべて反転して出力する。４７は３入力１出力（各９ビット）のセレクタで、Ａが１ならＤ３がＯＵＴに出力され、Ａが０の場合は、Ｂが０ならＤ１が、Ｂが１ならＤ２がＯＵＴに出力される。動作波形を図１７に示す。
【００６６】
遅延指令がＢｏｒｒｏｗ＝１になると指令が０から５１１に変化し、その際、ＣＬＫ信号１クロック分の間遅延データが設定されている。そしてＣｌｅａｒ＝１で遅延指令は０にリセットされている。
【００６７】
（第４の実施の形態）
図１８は、本発明の第４の実施の形態を示すブロック図であり、２１は積分手段である。上記第３の実施の形態では、Ｄ／Ａ変換器の出力がローパスフィルタ４に入力されたが、本実施の形態では積分手段２１に入力している。
【００６８】
図１２のようにローパスフィルタ４を用いた場合、Ｆ３は指数関数的に変化するが、本実施の形態のように積分手段２１を用いた場合、積分手段２１の出力Ｆ４が直線的に変化するので、遅延時間の直線性が改善される。
【００６９】
なお、９、１０、１１はＰ４に発生するチャタリングを除去するように動作し、Ｃ４にＰ４のチャタリングが除去されて出力される。図１９はチャタリングを除去する様子を示す波形である。Ｐ４（１）の立ち上がりに発生したチャタリングがＣ４（１）で除去されている。
【００７０】
ここで、本実施の形態はＣＬＫ信号の一周期を５１１分割するが、この原理を図２０を用いて説明する。Ｄ／Ａ変換器３の出力ＤＡ０が０から５１１に変化する時に、ＣＬＫ信号の一周期の間設定される遅延データが遅延量０であった場合の波形がＤＡ４（２）、Ｆ４（２）、Ｐ４（２）である。この場合の遅延データは５１１である。ＣＬＫ信号１クロック分遅延した波形がＤＡ４（５）、Ｆ４（５）、Ｐ４（５）である。遅延データ０が設定されており、上記遅延量０の場合よりＣＬＫ信号一周期分遅れてＤＡ０に５１１が設定される。
【００７１】
従って、Ｐ４（５）の立ち上がりタイミングはＰ４（２）の立ち上がりからＣＬＫ信号１クロック分遅れていることは明白である。５１１進積算器４６の出力は０から５１１の間であり、この間のどの値が遅延データとして設定されたとしても、Ｐ４の立ち上がりはＰ４（２）とＰ４（５）の立ち上がりの間にあるため、ＣＬＫ一周期の期間を５１１分割することが可能となる。
【００７２】
図２０から分かるように、遅延データが大きいほど、遅延量が小さくなっている。また遅延量０が遅延データ５１１、１が５１０ ．．． ５１０が１、５１１が０にそれぞれ対応しており、遅延量を２進数で表して反転するとで遅延データになる。ＤＡ４が５１１から０に変化する場合は、Ｃｌｅａｒ信号によってリセットされるため遅延データは設定されない。
【００７３】
図２１はＤ／Ａ変換器３の代わりに電流出力型Ｄ／Ａ変換器５１を用い、積分手段をコンデンサで構成した例である。動作波形は、図１９のＰ４をＰ５に、Ｃ４をＣ５に置き換えることで同様の動作を行う。また、Ｄ／Ａ変換器５１が電流出力型なので、コンデンサ５１だけで積分手段の代わりに積分器を構成することができる。
【００７４】
また、積分手段２１の時定数は、遅延データが５１１の時に積分手段２１の出力が上記ＣＬＫ信号１クロック分の時間でＢＵＦＦ１８の入力の０と１の境界電圧を超えないように設定されている。図３３に時定数の違いによる遅延データと遅延時間の関係を示す。これは、ＣＬＫ信号１クロックの時間が１００［ｎＳｅｃ］の場合の例を表しており、時定数が大きい場合、図の（１）のようになり遅延データ（Ｄ／Ａ変換器３に設定される値）が大きいほど遅延時間が小さくなっている。（２）は上記境界ぎりぎりの場合で、（１）と同様に直線的に変化していることがわかる。（３）は上記境界を超えてしまった場合を示しておりフルスケールは他の例と同じだが、途中から曲線に変化していることがわかる。このようなことから、境界電圧を超えない方が望ましいことがわかるであろう。
【００７５】
（第５の実施の形態）
図２２は本発明の第５の実施の形態を示すブロック図であり、図２３は振動型アクチュエータの一つである円環型のアクチュエータを示す側面図である。まずアクチュエータの簡単な説明をする。
【００７６】
図２３において、振動体は、リング状の弾性体１０１の片面に電気−機械エネルギー変換素子としての圧電素子１０３を貼り付けて構成され、弾性体１０１に接触体としてのロータ１０２が不図示の加圧手段によりで加圧接触している。
【００７７】
１０４は弾性体１０１に接着され、ロータ１０２との間に挟まれている摩擦材、１０５はロータ中心に接続された回転軸である。
【００７８】
圧電体１０３は、図２５に示す形状で表面が複数の電極に分割されている。またこの電極は２つの駆動用電極グループ（１０３−ａ，１０３−ｂ）と一つのセンサ電極部（１０３−ｃ）からなっており、以下それぞれ１０３−ａをＡ相、１０３−ｂをＢ相、１０３−ｃをＳ相と称す。
【００７９】
図２３に示す振動型アクチュエータは、このＡ相とＢ相に時間的位相差が９０度の交流電圧を印加することで弾性体１０１に進行性の振動波を発生させ、この振動の力を弾性体１０１に摩擦材１０４を介して加圧接触しているロータ１０２へ摩擦力を介して伝達し、ロータ１０２を回転するように構成されている。
【００８０】
このように振動型アクチュエータは、２つの交流電圧を印加することでロータ１０２と弾性体１０１が相対的に回転することになる。以下図２２のブロック図を説明する。
【００８１】
本実施の形態は、振動型アクチュエータの速度制御を行う回路例を示したもので、パルス発生手段を周波数が高精度で且つ分解能の高い上記第１から第４の実施の形態に示したような方式を使うことで、高精度な速度制御を行うものである。
【００８２】
３３は上記した構成による振動型アクチュエータ。３４は振動型アクチュエータ３３の回転速度を検出するための公知のロータリーエンコーダ、３５は振動型アクチュエータ３３の回転速度に比例する周波数のパルスを出力するロータリーエンコーダ３４の出力パルスの周期をカウントする周期カウンタ、４８は不図示の指令手段からの速度指令から振動型アクチュエータ３３の回転速度に応じて変化する周期カウンタ３５の出力を減算する減算器、３０は減算器４８の出力を積分すると共に、この積分値を所定の初期周波数と加算して振動型アクチュエータ３３を駆動する周波数を決定する演算手段である。
【００８３】
またこの演算手段３０は不図示の指令手段からのＯＮ／ＯＦＦ指令がＯＦＦの場合積分値がリセットされる。
【００８４】
３１は不図示の指令手段からのパルス幅指令と演算手段３０からの周波数指令に応じてパルス幅と周波数をもつパルスで９０°づつ位相のずれた４相のパルスを発生する４相パルス発生手段であり、ＯＮ／ＯＦＦ指令がＯＦＦの場合は出力パルスが全てＯＦＦになる。３２は４相パルス発生手段３１からの４相パルスに応じて２相で位相差が９０°の高圧交流電圧を発生する電力増幅手段である。以下に動作を説明する。
【００８５】
ＯＮ／ＯＦＦ指令がＯＦＦの時、４相パルス発生手段３１の出力周波数は上記初期周波数となる。ＯＮ／ＯＦＦ指令がＯＮになると、振動型アクチュエータ３３の停止時には周期カウンタがオーバーフロウしているので、減算器４８の出力は負の値となる。従って演算手段３０の積分値は負の値となり、駆動周波数は低くなり共振周波数に近づいていく。すると振動型アクチュエータ３３の回転速度が早くなっていき、周期カウンタ３５の出力が小さくなってゆき速度指令に近づいていく。このようにして速度制御が行われる。
【００８６】
また、ここでは演算手段３０で一回の積分を行う積分制御の例を示したが、積分した結果を更に積分する二重積分を行ったり、積分結果と減算器４８の出力とを所定の比で加算するように構成しても良い。また演算手段３０の演算方法にファジー理論等の高度な制御理論を用いても良いことは当然である。
【００８７】
次に４相パルス発生手段３１の内部構成を図２５に示す。３６はパルス発生器であり、不図示の指令手段からの周波数指令、ＯＮ／ＯＦＦ指令に応じて周波数指令に基づく周波数の４相の所定のパルス幅のパルスを発生する。またＯＮ／ＯＦＦ指令がＯＦＦの場合、出力パルスが全てＯＦＦされる。
【００８８】
３７、３８はパルス発生器３６の出力パルスのパルス幅を不図示の指令手段からのパルス幅指令に応じたパルス幅に変更するためのパルス幅設定手段である。パルス幅指令がパルス発生器３６の出力パルス幅を超える場合はパルス発生器３６の出力パルス幅が優先的に設定される。図２６、図２７に波形例を示す。
【００８９】
この波形は、パルス発生器３６の基準パルス発生手段として図７に示した回路を用いた場合の波形を示している。Ｃ１は図７の出力波形であり、パルス発生器３６の出力パルス（Φ０、Φ１、Φ２、Φ３）はＣ１に応じて順次発生している。Φ０、Φ１、Φ２、Φ３の順にそれぞれ９０°づれている。
【００９０】
図２６はΦ０〜Φ３がＣ１の一周期分のパルス幅で、図２７は一周期半のパルス幅である。
【００９１】
図２８はパルス幅設定手段の回路例を示し、３９はダウンカウンタで、Ｌｏａｄ＝１で、ＣＬＫ信号の立ち上がりで不図示の指令手段からのパルス幅指令がカウンタにセットされ、Ｌｏａｄ＝０で、ＣＬＫの立ち上がり毎にカウンタ値が１づつ減算される。
【００９２】
４０はリセット入力付きのＤフリップフロップ、４１はインバータ、４２はＮＯＲ素子、４３、４４はＡＮＤ素子である。図２９に各部の波形を示す。
【００９３】
パルス幅指令がΦ０（３）とΦ２（３）の間にダウンカウンタ３９に設定され、Φ０（３）又はΦ２（３）が１の時に減算カウントが始まり、パルス幅指令で決まる時間減算を続けるとＣａｒｒｙ信号が出力される。すると、ＰＡ０、ＰＡ１が０になる。パルス幅指令が大きいとＣａｒｒｙが出力される前にΦ０、Φ２が０になるので、ＰＡ０、ＰＡ１が０になる。
【００９４】
電力増幅手段の構成を図３０に示す。４５はＭＯＳＦＥＴを駆動するドライバで、ＰＡ０＝１でＭＯＳ１がＯＮ、ＭＯＳ２がＯＦＦ、ＰＡ０＝０で、ＭＯＳ１がＯＦＦ、ＭＯＳ２がＯＮになる。
【００９５】
同様にして、ＰＡ１に対応してＭＯＳ３、ＭＯＳ４が、ＰＢ０に対応してＭＯＳ５、ＭＯＳ６が、ＰＢ１に対応してＭＯＳ７、ＭＯＳ８がそれぞれ対応している。そして、ＭＯＳＦＥＴの出力がＴ１，Ｔ２のトランスで増幅され、インダクタ素子Ｌ１、Ｌ２を介して振動型アクチュエータに印加される。
【００９６】
図３１はプログラムにより内部に論理回路を形成可能とするデバイス（プログラマブルロジックデバイス）に、図２２に示すデジタル回路を内部に構成したものである。
【００９７】
図において、６０は回路構成がプログラムによって変更できる公知のＦＰＧＡデバイスで、６１は速度指令をＦＰＧＡデバイス６０に出力すると共に、ＦＰＧＡデバイス６０の回路構成をプログラムするための公知のＣＰＵ、６２はＣＰＵ６１のプログラムおよびデバイス６０のプログラムが記憶された公知のフラッシュＲＯＭを含むＥＥＰＲＯＭである。
【００９８】
Ｄ／Ａ変換手段は、抵抗Ｒ，２Ｒからなるラダー抵抗で構成され、コンデンサＣとラダー抵抗の出力抵抗ＲとコンデンサＣでローパスフィルタを構成している。
【００９９】
デバイス６０には、エンコーダ３４の出力パルスの周期を検出する周期カウンタ、速度指令と周期カウンタの差を演算処理して振動型アクチュエータ３３の駆動周波数を決定する演算処理部、電力増幅手段３２をドライブする４相のパルスを発生するためのパルス生成部のＤ／Ａ変換手段及びローパスフィルタを除くデジタル回路等が組み込まれるようにＣＰＵ６１から回路情報がプログラムされている。また、ＣＰＵ６１は、不図示の指令手段から速度や位置の指令が入力され、これに基づいてデバイス６０に速度指令を発生するようにプログラムされており、ＥＥＰＲＯＭ６２に記憶されたプログラムにしたがって動作する。
【０１００】
また、ＥＥＰＲＯＭ６２には、不図示の指令手段からデバイス６０の回路情報及びＣＰＵ６１のプログラムが転送されており、ＣＰＵ６１内に予めプログラムされている転送プログラムによってＥＥＰＲＯＭ６２に転送される。
【０１０１】
【発明の効果】
以上説明したように、本出願に係る第１の発明によれば、各パーツに多少のパラメータの変動があっても任意に設定された固定周期を所望の分割数で確実に分割することが出来、生成された周波信号を滑らかで且つ単調に変化させることが可能になる。
【０１０２】
また、分割精度を高めたことで、生成された周波信号の変動を小さくすることが可能になる。
【０１０４】
本出願に係る第２の発明によれば、振動型アクチュエータの駆動周波数の精度が高く且つ分解能が高いので所望の駆動状態を正確に実現できる他、周波数変動が少ないので静寂な動作を実現できる。
【０１０５】
また、振動型アクチュエータを静寂で高精度な速度制御を行うことが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態を示すブロック図
【図２】図１の演算手段２の構成を示すブロック図
【図３】図２の各部の波形を示すタイミングチャート図
【図４】図１の各部の波形を示すタイミングチャート図（１）
【図５】図１の各部の波形を示すタイミングチャート図（２）
【図６】図１の遅延波形の原理を説明する図
【図７】第２の実施の形態を示すブロック図
【図８】図７のラダー抵抗型Ｄ／Ａ変換器を示す回路図
【図９】図７の各部の波形を示すタイミングチャート図
【図１０】図７のチャタリング除去手段の例を示す回路図
【図１１】図１０の各部の波形を示すタイミングチャート図
【図１２】第３の実施の形態を示すブロック図
【図１３】図１２の各部の波形を示すタイミングチャート図（１）
【図１４】図１２の各部の波形を示すタイミングチャート図（２）
【図１５】図１２の各部の波形を示すタイミングチャート図（３）
【図１６】演算手段１７の構成を示すブロック図
【図１７】図１６の各部の波形を示すタイミングチャート図
【図１８】第４の実施の形態を示すブロック図
【図１９】図１８の各部の波形を示すタイミングチャート図
【図２０】図１８の遅延波形の原理を説明する図
【図２１】第４の実施の形態の変形例を示すブロック図
【図２２】第５の実施の形態を示すブロック図
【図２３】振動型アクチュエータの構成を示す構成図
【図２４】圧電素子の電極構造を示す図
【図２５】４相パルス発生手段３１の構成を示すブロック図
【図２６】図２５の各部の波形を示すタイミングチャート図（１）
【図２７】図２５の各部の波形を示すタイミングチャート図（２）
【図２８】パルス幅設定手段３７の構成を示す回路図
【図２９】図２８の各部の波形を示すタイミングチャート図
【図３０】電力増幅手段３２の構成を示すブロック図
【図３１】第５の実施の形態の変形例を示すブロック図
【図３２】ローパスフィルタ４の時定数による遅延データと遅延時間の関係を示す図
【図３３】積分手段２１の時定数による遅延データと遅延時間の関係を示す図
【図符号の説明】
１ 発振回路
２，１７，３０ 演算手段
３ Ｄ／Ａ変換器
４ ローパスフィルタ
５，８，１９，２８，４１ インバータ
６ ラダー型Ｄ／Ａ変換器
７ チャタリング除去手段
９，１０，１１，１４，１５，１６，２４，２９，４０ Ｄフリップフロップ
１２，１３ ＲＳフリップフロップ
１８ バッファ
２０ トランジスタ
２１ 積分手段
２２ ２５５進積算器
２３ ２進加算器
２５ 排他的論理和素子
２６４７ セレクタ
２７ 分周器
３１ ４相パルス発生手段
３２ 電力増幅手段
３３ 振動型アクチュエータ
３４ ロータリーエンコーダ
３５ 周期カウンタ
３６ パルス発生手段
３７，３８ パルス幅設定手段
３９ ダウンカウンタ
４２ ＮＯＲ素子
４３，４４ ＡＮＤ素子
４６ ５１１進積算器
４８ 減算器
５１ 電流型Ｄ／Ａ変換器
５２ コンデンサ
６０ プログラマブルロジックデバイス
６１ ＣＰＵ
６２ ＥＥＰＲＯＭ
【発明の属する技術分野】
本発明は、ディジタル的に周波数が設定できる周波信号生成回路及び振動型アクチュエータの駆動装置に関するものである。
【０００２】
【従来の技術】
振動型アクチュエータを速度あるいは位置等の制御は、駆動周波数を制御することによって行われており、周波数を変更するための周波信号生成回路としては以下のようなものがある。
【０００３】
（１）：ＵＳＰ３，９７６，９４５号に開示の周波信号生成回路では、積分手段を用いていて、この積分手段の積分結果がＤ／Ａ変換手段で設定される値になるまでの時間を遅延量として任意のタイミングを作り出している。
【０００４】
（２）：特開平４−３５１００８号公報に開示の周波信号生成回路では、論理素子を遅延素子として使用し、任意の遅延素子数を選択することで任意のタイミングを作り出し、且つトータル遅延時間を基準周期と一致するように制御している。
【０００５】
（３）：特開平２−１８４２７７号公報に開示の周波信号生成回路では、ディジタル的に分周比を小刻みに切り替え、平均することで周波数の分解能を擬似的に上げるようにしている。
【０００６】
【発明が解決しようとする課題】
前記ＵＳＰ３，９７６，９４５号に開示の周波信号生成回路では、積分手段に供給される電流の精度が高くないと所望のタイミングを得ることが困難であり、ある基準周期を分割する場合、分割数が変動してしまう欠点があった。
【０００７】
特開平４−３５１００８号公報に開示の周波信号生成回路では、基本的にほぼ分割数分の遅延の為の論理素子が必要であり、且つ遅延量の選択手段の数を含めれば素子数が非常に多くなってしまうという欠点があった。
【０００８】
特開平２−１８４２７７号公報では、周波数の分解能を擬似的に設定しているので、周波数の変調成分が可聴音となってしまうことがあった。
【０００９】
本出願に係る第１の発明の目的は、ディジタル的に高精度な周波数のパルスを出力する周波信号生成回路を簡単な構成で提供することにある。
【００１０】
本出願に係る第２の発明の目的は、振動型アクチュエータを高精度に駆動制御できる振動型アクチュエータの駆動装置を提供することにある。
【００１１】
【課題を解決するための手段】
本出願に係る第１の発明は、所定の周波数のパルス信号を発生する発振手段と、前記発振手段のパルス信号を分周率に基づき分周し、前記発振手段のパルス信号の整数倍のパルス信号の周期を決定する分周手段と、入力された周波数指令に基づいて前記分周手段のパルス信号が変化する毎に前記分周率を設定すると共に、前記分周手段のパルス信号に対する遅延データを演算する演算手段と、前記演算手段で演算された前記遅延データに基づいて前記分周手段のパルス信号のエッジのシフト量を決定する遅延手段とを有し、離散的に周波信号を生成可能な周波信号生成回路において、前記遅延手段は、前記演算手段の出力を遅延量に変換する変換手段と、前記変換手段の出力に接続されたローパスフィルタ手段と、前記ローパスフィルタ手段の出力を所定のレベルでパルス波形化し、前記分周手段のパルス信号のエッジに対して所定の量をシフトさせるパルス波形形成手段とを有し、前記演算手段は、第１の所定値と第２の所定値を交互に出力し、前記第１の所定値及び前記第２の所定値の間での切り換えを行う際の所定期間において、前記分周手段のパルス信号に対する遅延データを出力するようにしたものである。
【００１２】
本出願に係る第２の発明の目的を実現する構成は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換素子に駆動信号を印加する振動型アクチュエータの駆動装置において、上記した構成の周波信号生成回路と、前記周波信号生成回路の出力信号と前記発振手段の出力信号に同期して複数の位相の異なるパルスを発生する駆動パルス発生手段と、前記駆動パルス発生手段の出力信号が入力され増幅された交流電圧を前記電気−機械エネルギー変換素子に印加する電力増幅手段を有するものである。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態を示すブロック図であり、本実施の形態は固定周期をもつパルスを基準とし、その周期の整数分の１の分解能で周期をコントロールする為に相対的な遅延時間を任意に設定出来るように構成した周波信号生成回路を示す。
【００１４】
図１において、１は水晶等の圧電素子を用いた発振回路、２は不図示の指令手段からの周波数指令に基づいて発振回路１からのＣＬＫ信号のタイミングで遅延時間を決定し出力する演算手段、３は演算手段２の出力をアナログ電圧に変換する公知のＤ／Ａ変換器、４は抵抗ＲとコンデンサＣからなるローパスフィルタ、５は公知のシュミット・トリガー入力のインバータ（以下ＩＮＶ５と略す）である。
【００１５】
図２は演算手段２の構成を示すブロック図で、２２は不図示の指令手段からの周波数指令の下位８ビットが入力され、ダウンカウント値が４となると、出力ＥＱ４＝１の信号が入力されると、ＣＬＫ信号の立ち上がりのタイミングで８ビットの積算レジスタ（２５５進数）に周波数指令の下位８ビット（２進数）を加算し、結果を２５５進数で積算レジスタに設定し、オーバーフローがあればＣａｒｒｙに出力する２５５進積算器である。
【００１６】
２３は上記周波数指令の下位８ビット以外の上位ビットに２５５進積算器２２からのＣａｒｒｙ信号を加算して出力する２進加算器である。
【００１７】
２７はＣＬＫ信号のタイミングで２進加算器２３からの出力を１づつ減算する分周器で、出力ＥＱ４＝１はダウンカウント値が４であることを示し、出力Ｂｏｒｒｏｗ＝１はダウンカウント値が０であることを示す。また、分周器２７は、出力Ｂｏｒｒｏｗ＝１でＣＬＫ信号が入力されると、カウント値に２進加算器２３の出力値が入力される。
【００１８】
従って、Ｂｏｒｒｏｗ信号はほぼ周波数指令の上位ビットで示される周期で、ＣＬＫ信号１周期分のパルスを出力することになる。
【００１９】
２４はＤフリップフロップ（以下ＤＦＦ２４と略す）で、分周器２７の出力Ｂｏｒｒｏｗ＝１の時に、ＣＬＫ信号の立ち上がりで出力が反転するように構成されている。
【００２０】
２５は排他的論理和素子であり、ＤＦＦ２４の反転出力が１の場合は２５５進積算器２２の出力をすべて反転し、ＤＦＦ２４の反転出力が０の場合は２５５進積算器２２の出力をそのまま出力する。
【００２１】
２６は３入力１出力（各８ビット）のセレクタで、入力Ａの入力信号が１であると入力Ｄ３の入力値が出力ＯＵＴから出力され、入力Ａの入力信号が０の場合は、入力Ｂの入力信号が０なら入力Ｄ１の入力値が、入力Ｂの入力信号が１なら入力Ｄ２の入力値が出力ＯＵＴにそれぞれ出力される。なお、入力Ｄ１と入力Ｄ２の入力値は予め設定されている。
【００２２】
図３は図２の各部の波形を示す。
【００２３】
図３において、ＣＬＫ信号の１周期ごとに、２進加算器２３からの出力値をダウンカウントしており、ダウンカウント値が４となると、出力ＥＱ４から１（ハイレベル）の信号を１ＣＬＫパルス分だけ出力する。そこで、この出力ＥＱ４＝１の信号が入力された２５５進積算器２２は、周波数指令の下位８ビットを加算する。例えば、周波数指令値の下位８ビットの値を７０とすると、２５５進積算器２２の現在のカウント値が２００である場合、これに７０を加えると２７０となり、オーバーフローして１５（２７０−２５５）を積算したこととなり、この値を出力する。なお、オーバーフローを示すキャリー（Ｃａｒｒｙ）信号は、次の出力ＥＱ４＝１のタイミングに合わせて出力される。
【００２４】
また、分周器２７はさらにダウンカウントを続け、カウント値が０になると出力Ｂｏｒｒｏｗ＝１（ハイレベル）の信号を１周期のＣＬＫパルス分だけ出力する。
【００２５】
ＤＦＦ２４は、Ｂｏｒｒｏｗ＝１により、次のＢｏｒｒｏｗ＝１のパルスが立ち下がるまでの間、すなわち分周器２３により決められた１分周の間は出力ＱからのＨｉＬｏ信号が０（ロウレベル）を維持し、次の１分周の間では出力ＱからのＨｉＬｏ信号が１（ハイレベル）を維持し、これを交互に繰り返す。図３においては、上記周波数の上位ビットは１０に設定されており、分周期２７にＢｏｒｒｏｗ＝１で入力されてダウンカウントを行い、Ｃａｒｒｙ＝１の時には１０＋１＝１１がＢｏｒｒｏｗ＝１で入力されダウンカウントを行っている。
【００２６】
一方、ＥＱ４＝１が出力されるときは、まだダウンカウント値は０となっていないので、排他的論理和素子２５の一方の入力には積算器２２から積算値１５が入力される。この場合、ＤＦＦ２４の出力（バー）ＱはＬＯレベルなので、排他的論理和素子２５の出力は１５となり、この値がセレクタ２６の入力Ｄ３に入力されることになる。
【００２７】
そして、セレクタ２６では、Ｂｏｒｒｏｗ＝０、ＨＩＬＯ＝１の間、ＦＦ（積算値２５５）の値が出力され、分周器２７のダウンカウントの終了を示すＢｏｒｒｏｗ＝１の信号を受けると、出力ＯＵＴからＤ３入力である値１５を１ＣＬＫパルスの間、遅延命令として出力する。
【００２８】
さらに、セレクタ２６では、分周器２７により新たなダウンカウントが開始されるのに伴い（Ｂｏｒｒｏｗ＝０、ＨＩＬＯ＝０）、００（積算値０）の値をＤ１から出力する。なお、Ｄ３の値が出力されるまでは、ＦＦ（積算値２５５）の値が出力されることになる。この値はパルス波形として見ると、ハイレベルとローレベルにそれぞれ相当する。
【００２９】
すなわち、セレクタ２６の入力Ｄ３から出力される２５５進積算器２２の積算値（１〜２５４）は、ＣＬＫ信号の１周期におけるエッジに対し、どれだけずれているか（遅れているか）を表すことになる。
【００３０】
また、図２６に示す場合は周波数指令の値が７０のままで、２５５進積算値２２の積算値が１５の場合に、分周器２７のダウンカウント値が４となると、出力ＥＱ＝１となり、２５５進積算値２２は、新たに周波数指令７０を加算し、積算値８５（７０＋１５）を排他的論理和素子２５に出力する。この場合、セレクタ２６に入力するＤＦＦ２４からのＨｉＬｏ信号は０（ロウ）であるため、排他的論理和素子２５の出力は、２５５進積算器２２からの積算値の反転値である１７０（２５５−８５）となる。
【００３１】
したがって、Ｂｏｒｒｏｗ信号＝１が出力される１ＣＬＫ信号の間、１７０の値を有する遅延命令がセレクタ２６から出力されることになる。
【００３２】
以上のように、演算手段２は、図２におけるセレクタ２６の出力である遅延指令が０と２５５を繰り返し、切り替わる時にＣＬＫ信号一周期の間、遅延データを設定する。
【００３３】
その結果、図１におけるＤ／Ａ変換器３の変換出力ＤＡ０、ローパスフィルター４の出力Ｆ０、ＩＮＶ５の出力Ｐ０の描く波形を図４に示す。
【００３４】
図４において、Ｄ／Ａ変換器３の出力が０から２５５又２５５から０に変化する時に、ＣＬＫ信号の一周期の間、前述の遅延データが設定されている。破線で示すスレッショルドレベルは、ＩＮＶ５の入力の０と１の境界を示す。また、ＤＡ０（１），Ｆ０（１），Ｐ０（１）は、波形の一方側（立ち上げ側）を示し、ＤＡ０（２），Ｆ０（２），Ｐ０（２）は、波形の他方側（立ち下げ側）を示しており、丁度反転した関係にある。Ｆ０、Ｐ０の波形を時間を短縮して見た波形を図５に示す。
【００３５】
すなわち、遅延時間を含んだアナログ信号としての信号Ｆ０（３）は、破線で示すスレッショルドレベルによって、矩形波として出力されることになる［Ｐ０（３）］。
【００３６】
ここで、本実施の形態においては、前述のように、ＣＬＫ信号の一周期を２５５分割するが、この原理を図６を用いて説明する。
【００３７】
Ｄ／Ａ変換器３の出力ＤＡ０が０から２５５に変化する時に、ＣＬＫ信号の一周期の間に設定される遅延データが遅延量０であった場合の波形がＤＡ０（４）、ローパスフィルタ４の出力がＦ０（４）、ＩＮＶ５の出力がＰ０（４）である。この場合の遅延データは２５５である。
【００３８】
また、ＣＬＫ信号１クロック分遅延した各回路の出力波形がＤＡ０（７）、Ｆ０（７）、Ｐ０（７）である。この場合の遅延データは０が設定されており、上記遅延量０の場合よりＣＬＫ信号一周期分遅れてＤＡ０に２５５が設定される。従って、ＴＤ１＝ＴＤ２であり、Ｐ０（７）の立ち上がりタイミングはＰ０（４）の立ち上がりからＣＬＫ信号１クロック分遅れていることは明白である。
【００３９】
２５５進積算器２２の出力は、０から２５４の間であり、この間のどの値が遅延データとして設定されたとしても、Ｐ０の立ち上がりはＰ０（４）とＰ０（７）の立ち上がりの間にあるため、ＣＬＫ一周期の期間を２５５分割することが可能となる。
【００４０】
図６において、例えば電圧値に変換された遅延データＤＡ０（ＣＬＫ信号の１周期の間でサンプリングされている）は、ローパスフィルター４により、出力値が増える、遅延データが大きい程その増加カーブが急しゅんになり、遅延データが小さいほどその増加カーブが緩やかになる。
【００４１】
そこで、ローパスフィルター４からの出力Ｆ０に対して、ＩＮＶ５の破線で示すスレッショルドレベルで切ると、遅延データが大きいほど、遅延量が小さくなっている。
【００４２】
また、遅延量０が遅延データ２５５、遅延量１が２５４、 ．．．遅延量２５４が遅延データ１、遅延量２５５が遅延データ０にそれぞれ対応しており、遅延量を２進数で表して反転するとで遅延データになる。
【００４３】
Ｄ／Ａ変換器３の出力ＤＡ０が２５５から０に変化する場合は、遅延量０が遅延データ０、１が１．．．２５５が２５５に対応している。
【００４４】
ここで、ローパスフィルタ４を構成するＲＣの時定数は、遅延データが２５５の時にローパスフィルタ４の出力が上記ＣＬＫ信号１クロック分の時間でＩＮＶ５の入力の０と１の境界電圧を超えないように設定されている。図３２に時定数の違いによる遅延データと遅延時間の関係を示す。これは、ＣＬＫ信号１クロックの時間が１００［ｎＳｅｃ］の場合の例を表しており、時定数が大きい場合、図の（１）のようになり遅延データ（Ｄ／Ａ変換器３に設定される値）が大きいほど遅延時間が小さくなっている。（２）は上記境界ぎりぎりの場合で、（１）と同様に滑らかな曲線で変化していることがわかる。（３）は上記境界を超えてしまった場合を示しておりフルスケールは他の例と同じだが、途中から曲線の傾きが急に変化していることがわかる。このような急な変化は、周波数の変動を大きくするため、境界電圧を超えない方が望ましいことがわかるであろう。
【００４５】
（第２の実施の形態）
図７は、本発明の第２の実施の形態の周波信号生成回路を示すブロック図である。
【００４６】
図７において、６はラダー抵抗型のＤ／Ａ変換器、７はパルスの変化時に発生するチャタリングをキャンセルする為のチャタリング除去手段である。
【００４７】
図８にラダー抵抗型Ｄ／Ａ変換器の回路例を示す。
【００４８】
図８から分かるように、ラダー抵抗型Ｄ／Ａ変換器は抵抗（Ｒ，２Ｒ）のみで構成されており、出力に接続されたコンデンサＣとラダー抵抗型Ｄ／Ａ変換器の出力抵抗との関係でローパスフィルタを構成している。
【００４９】
例えば、図８のＲを１０ＫΩにし、上記コンデンサＣを１００ｐＦにすれば、時定数が１μＳｅｃに設定される。なお、ＩＮＶ５の出力Ｐ１までの動作は第１の実施の形態とほとんど同じであるが、上記ローパスフィルタの時定数が大きいと、ＩＮＶ５はシュミットトリガーであるので入力にヒステリシスがあるが、ノイズの影響を受けやすくなり、このため出力Ｐ１にチャタリングが発生することがある。
【００５０】
図９にチャタリングの例を示す。破線はＩＮＶ５の入力Ｆ１（１）の０と１の境界である。ＩＮＶ５の出力Ｐ１が変化する時にチャタリングが発生していることがわかる。
【００５１】
チャタリング除去手段７の回路例を図１０に、動作波形を図１１に示す。
【００５２】
８は公知のインバータ、９、１０、１４、１５はリセット端子付きのＤフリップフロップ、１１、１６はＤフリップフロップ、１２、１３はＲＳフリップフロップである。Ｐ２にはチャタリングが発生しているが、出力であるＣ２ではチャタリングが除去されていることが分かる。
【００５３】
（第３の実施の形態）
図１２発明の第３の実施の形態を示すブロック図である。
【００５４】
図において、１７は不図示の設定手段からの周波数指令に基づいて遅延時間を演算する演算手段、１８はシュミットトリガ入力のバッファ（以下ＢＵＦＦと略す）、１９はインバータ（以下ＩＮＶと略す）、２０はローパスフィルタ４のコンデンサＣの電荷をリセットするためのトランジスタである。
【００５５】
上記第１、第２の実施の形態では、Ｄ／Ａ変換器の出力が０から２５５に変化する時と２５５から０に変化する時に遅延データが設定されるが、本実施の形態は０から５１１に変化する時のみ遅延データが設定される。
【００５６】
９、１０、１１はＰ３に発生するチャタリングを除去するように動作し、Ｃ３にＰ３のチャタリングが除去されて出力される。
【００５７】
図１３各部の波形を示しており、Ｄ／Ａ変換器３の出力ＤＡ３が０から５１１に変化する時にＣＬＫ信号一周期の間遅延データが設定される。破線はＢＵＦＦ１８の入力の０と１の境界を示す。
【００５８】
ＤＡ３の出力が０から５１１に変化すると、Ｆ３（１）が増加してゆき、上記０と１の境界に達するとＣ３（１）が１になり、しばらくしてＤＡ３、Ｆ３（１）、Ｃ３（１）が全て０になる。
【００５９】
図１４ャタリングを除去する様子を示す波形である。Ｐ３（２）の立ち上がりに発生したチャタリングがＣ３（２）で除去されている。
【００６０】
Ｆ３、Ｃ３の波形を時間を短縮して見た波形を図１５に示す。
【００６１】
演算手段１７の回路例を図１６に示す。２８は５１１進積算器４６の９ビットの各出力を反転するインバータ、２９はリセット端子付きのＤフリップフロップ、４６はＥＱ４＝１の時のＣＬＫ信号の立ち上がりのタイミングで不図示の設定手段によって設定される周波数指令の下位９ビット（２進数）を内部の積算レジスタ（５１１進数）に加算し、５１１進数で積算レジスタに設定する５１１進積算器である。
【００６２】
５１１進積算器４６がオーバーフロウした場合はＣａｒｒｙに１が出力される。２進加算器２３は不図示の設定手段からの周波数指令の下位９ビットを除いた上位ビットとＣａｒｒｙ信号を加算している。
【００６３】
分周器２７はＣＬＫ信号のタイミングで１づつ減算し、ＥＱ４＝１はカウント値が４であることを示し、Ｂｏｒｒｏｗ＝１はカウント値が０であることを示す。又、Ｂｏｒｒｏｗ＝１でＣＬＫ信号が入力されると、カウント値に２進加算器２３の出力値が入力される。
【００６４】
従って、Ｂｏｒｒｏｗ信号はほぼ周波数指令の上位ビットで示される周期でＣＬＫ信号１周期分のパルスを出力することになる。Ｄフリップフロップ２９（以下ＤＦＦと略す）は、Ｂｏｒｒｏｗ＝１の時に、ＣＬＫ信号の立ち上がりで出力が反転し、Ｃｌｅａｒ＝０でリセットされる。
【００６５】
ＩＮＶ２８では、５１１進積算器４６の出力をすべて反転して出力する。４７は３入力１出力（各９ビット）のセレクタで、Ａが１ならＤ３がＯＵＴに出力され、Ａが０の場合は、Ｂが０ならＤ１が、Ｂが１ならＤ２がＯＵＴに出力される。動作波形を図１７に示す。
【００６６】
遅延指令がＢｏｒｒｏｗ＝１になると指令が０から５１１に変化し、その際、ＣＬＫ信号１クロック分の間遅延データが設定されている。そしてＣｌｅａｒ＝１で遅延指令は０にリセットされている。
【００６７】
（第４の実施の形態）
図１８は、本発明の第４の実施の形態を示すブロック図であり、２１は積分手段である。上記第３の実施の形態では、Ｄ／Ａ変換器の出力がローパスフィルタ４に入力されたが、本実施の形態では積分手段２１に入力している。
【００６８】
図１２のようにローパスフィルタ４を用いた場合、Ｆ３は指数関数的に変化するが、本実施の形態のように積分手段２１を用いた場合、積分手段２１の出力Ｆ４が直線的に変化するので、遅延時間の直線性が改善される。
【００６９】
なお、９、１０、１１はＰ４に発生するチャタリングを除去するように動作し、Ｃ４にＰ４のチャタリングが除去されて出力される。図１９はチャタリングを除去する様子を示す波形である。Ｐ４（１）の立ち上がりに発生したチャタリングがＣ４（１）で除去されている。
【００７０】
ここで、本実施の形態はＣＬＫ信号の一周期を５１１分割するが、この原理を図２０を用いて説明する。Ｄ／Ａ変換器３の出力ＤＡ０が０から５１１に変化する時に、ＣＬＫ信号の一周期の間設定される遅延データが遅延量０であった場合の波形がＤＡ４（２）、Ｆ４（２）、Ｐ４（２）である。この場合の遅延データは５１１である。ＣＬＫ信号１クロック分遅延した波形がＤＡ４（５）、Ｆ４（５）、Ｐ４（５）である。遅延データ０が設定されており、上記遅延量０の場合よりＣＬＫ信号一周期分遅れてＤＡ０に５１１が設定される。
【００７１】
従って、Ｐ４（５）の立ち上がりタイミングはＰ４（２）の立ち上がりからＣＬＫ信号１クロック分遅れていることは明白である。５１１進積算器４６の出力は０から５１１の間であり、この間のどの値が遅延データとして設定されたとしても、Ｐ４の立ち上がりはＰ４（２）とＰ４（５）の立ち上がりの間にあるため、ＣＬＫ一周期の期間を５１１分割することが可能となる。
【００７２】
図２０から分かるように、遅延データが大きいほど、遅延量が小さくなっている。また遅延量０が遅延データ５１１、１が５１０ ．．． ５１０が１、５１１が０にそれぞれ対応しており、遅延量を２進数で表して反転するとで遅延データになる。ＤＡ４が５１１から０に変化する場合は、Ｃｌｅａｒ信号によってリセットされるため遅延データは設定されない。
【００７３】
図２１はＤ／Ａ変換器３の代わりに電流出力型Ｄ／Ａ変換器５１を用い、積分手段をコンデンサで構成した例である。動作波形は、図１９のＰ４をＰ５に、Ｃ４をＣ５に置き換えることで同様の動作を行う。また、Ｄ／Ａ変換器５１が電流出力型なので、コンデンサ５１だけで積分手段の代わりに積分器を構成することができる。
【００７４】
また、積分手段２１の時定数は、遅延データが５１１の時に積分手段２１の出力が上記ＣＬＫ信号１クロック分の時間でＢＵＦＦ１８の入力の０と１の境界電圧を超えないように設定されている。図３３に時定数の違いによる遅延データと遅延時間の関係を示す。これは、ＣＬＫ信号１クロックの時間が１００［ｎＳｅｃ］の場合の例を表しており、時定数が大きい場合、図の（１）のようになり遅延データ（Ｄ／Ａ変換器３に設定される値）が大きいほど遅延時間が小さくなっている。（２）は上記境界ぎりぎりの場合で、（１）と同様に直線的に変化していることがわかる。（３）は上記境界を超えてしまった場合を示しておりフルスケールは他の例と同じだが、途中から曲線に変化していることがわかる。このようなことから、境界電圧を超えない方が望ましいことがわかるであろう。
【００７５】
（第５の実施の形態）
図２２は本発明の第５の実施の形態を示すブロック図であり、図２３は振動型アクチュエータの一つである円環型のアクチュエータを示す側面図である。まずアクチュエータの簡単な説明をする。
【００７６】
図２３において、振動体は、リング状の弾性体１０１の片面に電気−機械エネルギー変換素子としての圧電素子１０３を貼り付けて構成され、弾性体１０１に接触体としてのロータ１０２が不図示の加圧手段によりで加圧接触している。
【００７７】
１０４は弾性体１０１に接着され、ロータ１０２との間に挟まれている摩擦材、１０５はロータ中心に接続された回転軸である。
【００７８】
圧電体１０３は、図２５に示す形状で表面が複数の電極に分割されている。またこの電極は２つの駆動用電極グループ（１０３−ａ，１０３−ｂ）と一つのセンサ電極部（１０３−ｃ）からなっており、以下それぞれ１０３−ａをＡ相、１０３−ｂをＢ相、１０３−ｃをＳ相と称す。
【００７９】
図２３に示す振動型アクチュエータは、このＡ相とＢ相に時間的位相差が９０度の交流電圧を印加することで弾性体１０１に進行性の振動波を発生させ、この振動の力を弾性体１０１に摩擦材１０４を介して加圧接触しているロータ１０２へ摩擦力を介して伝達し、ロータ１０２を回転するように構成されている。
【００８０】
このように振動型アクチュエータは、２つの交流電圧を印加することでロータ１０２と弾性体１０１が相対的に回転することになる。以下図２２のブロック図を説明する。
【００８１】
本実施の形態は、振動型アクチュエータの速度制御を行う回路例を示したもので、パルス発生手段を周波数が高精度で且つ分解能の高い上記第１から第４の実施の形態に示したような方式を使うことで、高精度な速度制御を行うものである。
【００８２】
３３は上記した構成による振動型アクチュエータ。３４は振動型アクチュエータ３３の回転速度を検出するための公知のロータリーエンコーダ、３５は振動型アクチュエータ３３の回転速度に比例する周波数のパルスを出力するロータリーエンコーダ３４の出力パルスの周期をカウントする周期カウンタ、４８は不図示の指令手段からの速度指令から振動型アクチュエータ３３の回転速度に応じて変化する周期カウンタ３５の出力を減算する減算器、３０は減算器４８の出力を積分すると共に、この積分値を所定の初期周波数と加算して振動型アクチュエータ３３を駆動する周波数を決定する演算手段である。
【００８３】
またこの演算手段３０は不図示の指令手段からのＯＮ／ＯＦＦ指令がＯＦＦの場合積分値がリセットされる。
【００８４】
３１は不図示の指令手段からのパルス幅指令と演算手段３０からの周波数指令に応じてパルス幅と周波数をもつパルスで９０°づつ位相のずれた４相のパルスを発生する４相パルス発生手段であり、ＯＮ／ＯＦＦ指令がＯＦＦの場合は出力パルスが全てＯＦＦになる。３２は４相パルス発生手段３１からの４相パルスに応じて２相で位相差が９０°の高圧交流電圧を発生する電力増幅手段である。以下に動作を説明する。
【００８５】
ＯＮ／ＯＦＦ指令がＯＦＦの時、４相パルス発生手段３１の出力周波数は上記初期周波数となる。ＯＮ／ＯＦＦ指令がＯＮになると、振動型アクチュエータ３３の停止時には周期カウンタがオーバーフロウしているので、減算器４８の出力は負の値となる。従って演算手段３０の積分値は負の値となり、駆動周波数は低くなり共振周波数に近づいていく。すると振動型アクチュエータ３３の回転速度が早くなっていき、周期カウンタ３５の出力が小さくなってゆき速度指令に近づいていく。このようにして速度制御が行われる。
【００８６】
また、ここでは演算手段３０で一回の積分を行う積分制御の例を示したが、積分した結果を更に積分する二重積分を行ったり、積分結果と減算器４８の出力とを所定の比で加算するように構成しても良い。また演算手段３０の演算方法にファジー理論等の高度な制御理論を用いても良いことは当然である。
【００８７】
次に４相パルス発生手段３１の内部構成を図２５に示す。３６はパルス発生器であり、不図示の指令手段からの周波数指令、ＯＮ／ＯＦＦ指令に応じて周波数指令に基づく周波数の４相の所定のパルス幅のパルスを発生する。またＯＮ／ＯＦＦ指令がＯＦＦの場合、出力パルスが全てＯＦＦされる。
【００８８】
３７、３８はパルス発生器３６の出力パルスのパルス幅を不図示の指令手段からのパルス幅指令に応じたパルス幅に変更するためのパルス幅設定手段である。パルス幅指令がパルス発生器３６の出力パルス幅を超える場合はパルス発生器３６の出力パルス幅が優先的に設定される。図２６、図２７に波形例を示す。
【００８９】
この波形は、パルス発生器３６の基準パルス発生手段として図７に示した回路を用いた場合の波形を示している。Ｃ１は図７の出力波形であり、パルス発生器３６の出力パルス（Φ０、Φ１、Φ２、Φ３）はＣ１に応じて順次発生している。Φ０、Φ１、Φ２、Φ３の順にそれぞれ９０°づれている。
【００９０】
図２６はΦ０〜Φ３がＣ１の一周期分のパルス幅で、図２７は一周期半のパルス幅である。
【００９１】
図２８はパルス幅設定手段の回路例を示し、３９はダウンカウンタで、Ｌｏａｄ＝１で、ＣＬＫ信号の立ち上がりで不図示の指令手段からのパルス幅指令がカウンタにセットされ、Ｌｏａｄ＝０で、ＣＬＫの立ち上がり毎にカウンタ値が１づつ減算される。
【００９２】
４０はリセット入力付きのＤフリップフロップ、４１はインバータ、４２はＮＯＲ素子、４３、４４はＡＮＤ素子である。図２９に各部の波形を示す。
【００９３】
パルス幅指令がΦ０（３）とΦ２（３）の間にダウンカウンタ３９に設定され、Φ０（３）又はΦ２（３）が１の時に減算カウントが始まり、パルス幅指令で決まる時間減算を続けるとＣａｒｒｙ信号が出力される。すると、ＰＡ０、ＰＡ１が０になる。パルス幅指令が大きいとＣａｒｒｙが出力される前にΦ０、Φ２が０になるので、ＰＡ０、ＰＡ１が０になる。
【００９４】
電力増幅手段の構成を図３０に示す。４５はＭＯＳＦＥＴを駆動するドライバで、ＰＡ０＝１でＭＯＳ１がＯＮ、ＭＯＳ２がＯＦＦ、ＰＡ０＝０で、ＭＯＳ１がＯＦＦ、ＭＯＳ２がＯＮになる。
【００９５】
同様にして、ＰＡ１に対応してＭＯＳ３、ＭＯＳ４が、ＰＢ０に対応してＭＯＳ５、ＭＯＳ６が、ＰＢ１に対応してＭＯＳ７、ＭＯＳ８がそれぞれ対応している。そして、ＭＯＳＦＥＴの出力がＴ１，Ｔ２のトランスで増幅され、インダクタ素子Ｌ１、Ｌ２を介して振動型アクチュエータに印加される。
【００９６】
図３１はプログラムにより内部に論理回路を形成可能とするデバイス（プログラマブルロジックデバイス）に、図２２に示すデジタル回路を内部に構成したものである。
【００９７】
図において、６０は回路構成がプログラムによって変更できる公知のＦＰＧＡデバイスで、６１は速度指令をＦＰＧＡデバイス６０に出力すると共に、ＦＰＧＡデバイス６０の回路構成をプログラムするための公知のＣＰＵ、６２はＣＰＵ６１のプログラムおよびデバイス６０のプログラムが記憶された公知のフラッシュＲＯＭを含むＥＥＰＲＯＭである。
【００９８】
Ｄ／Ａ変換手段は、抵抗Ｒ，２Ｒからなるラダー抵抗で構成され、コンデンサＣとラダー抵抗の出力抵抗ＲとコンデンサＣでローパスフィルタを構成している。
【００９９】
デバイス６０には、エンコーダ３４の出力パルスの周期を検出する周期カウンタ、速度指令と周期カウンタの差を演算処理して振動型アクチュエータ３３の駆動周波数を決定する演算処理部、電力増幅手段３２をドライブする４相のパルスを発生するためのパルス生成部のＤ／Ａ変換手段及びローパスフィルタを除くデジタル回路等が組み込まれるようにＣＰＵ６１から回路情報がプログラムされている。また、ＣＰＵ６１は、不図示の指令手段から速度や位置の指令が入力され、これに基づいてデバイス６０に速度指令を発生するようにプログラムされており、ＥＥＰＲＯＭ６２に記憶されたプログラムにしたがって動作する。
【０１００】
また、ＥＥＰＲＯＭ６２には、不図示の指令手段からデバイス６０の回路情報及びＣＰＵ６１のプログラムが転送されており、ＣＰＵ６１内に予めプログラムされている転送プログラムによってＥＥＰＲＯＭ６２に転送される。
【０１０１】
【発明の効果】
以上説明したように、本出願に係る第１の発明によれば、各パーツに多少のパラメータの変動があっても任意に設定された固定周期を所望の分割数で確実に分割することが出来、生成された周波信号を滑らかで且つ単調に変化させることが可能になる。
【０１０２】
また、分割精度を高めたことで、生成された周波信号の変動を小さくすることが可能になる。
【０１０４】
本出願に係る第２の発明によれば、振動型アクチュエータの駆動周波数の精度が高く且つ分解能が高いので所望の駆動状態を正確に実現できる他、周波数変動が少ないので静寂な動作を実現できる。
【０１０５】
また、振動型アクチュエータを静寂で高精度な速度制御を行うことが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態を示すブロック図
【図２】図１の演算手段２の構成を示すブロック図
【図３】図２の各部の波形を示すタイミングチャート図
【図４】図１の各部の波形を示すタイミングチャート図（１）
【図５】図１の各部の波形を示すタイミングチャート図（２）
【図６】図１の遅延波形の原理を説明する図
【図７】第２の実施の形態を示すブロック図
【図８】図７のラダー抵抗型Ｄ／Ａ変換器を示す回路図
【図９】図７の各部の波形を示すタイミングチャート図
【図１０】図７のチャタリング除去手段の例を示す回路図
【図１１】図１０の各部の波形を示すタイミングチャート図
【図１２】第３の実施の形態を示すブロック図
【図１３】図１２の各部の波形を示すタイミングチャート図（１）
【図１４】図１２の各部の波形を示すタイミングチャート図（２）
【図１５】図１２の各部の波形を示すタイミングチャート図（３）
【図１６】演算手段１７の構成を示すブロック図
【図１７】図１６の各部の波形を示すタイミングチャート図
【図１８】第４の実施の形態を示すブロック図
【図１９】図１８の各部の波形を示すタイミングチャート図
【図２０】図１８の遅延波形の原理を説明する図
【図２１】第４の実施の形態の変形例を示すブロック図
【図２２】第５の実施の形態を示すブロック図
【図２３】振動型アクチュエータの構成を示す構成図
【図２４】圧電素子の電極構造を示す図
【図２５】４相パルス発生手段３１の構成を示すブロック図
【図２６】図２５の各部の波形を示すタイミングチャート図（１）
【図２７】図２５の各部の波形を示すタイミングチャート図（２）
【図２８】パルス幅設定手段３７の構成を示す回路図
【図２９】図２８の各部の波形を示すタイミングチャート図
【図３０】電力増幅手段３２の構成を示すブロック図
【図３１】第５の実施の形態の変形例を示すブロック図
【図３２】ローパスフィルタ４の時定数による遅延データと遅延時間の関係を示す図
【図３３】積分手段２１の時定数による遅延データと遅延時間の関係を示す図
【図符号の説明】
１ 発振回路
２，１７，３０ 演算手段
３ Ｄ／Ａ変換器
４ ローパスフィルタ
５，８，１９，２８，４１ インバータ
６ ラダー型Ｄ／Ａ変換器
７ チャタリング除去手段
９，１０，１１，１４，１５，１６，２４，２９，４０ Ｄフリップフロップ
１２，１３ ＲＳフリップフロップ
１８ バッファ
２０ トランジスタ
２１ 積分手段
２２ ２５５進積算器
２３ ２進加算器
２５ 排他的論理和素子
２６４７ セレクタ
２７ 分周器
３１ ４相パルス発生手段
３２ 電力増幅手段
３３ 振動型アクチュエータ
３４ ロータリーエンコーダ
３５ 周期カウンタ
３６ パルス発生手段
３７，３８ パルス幅設定手段
３９ ダウンカウンタ
４２ ＮＯＲ素子
４３，４４ ＡＮＤ素子
４６ ５１１進積算器
４８ 減算器
５１ 電流型Ｄ／Ａ変換器
５２ コンデンサ
６０ プログラマブルロジックデバイス
６１ ＣＰＵ
６２ ＥＥＰＲＯＭ
Claims (14)
- 所定の周波数のパルス信号を発生する発振手段と、前記発振手段のパルス信号を分周率に基づき分周し、前記発振手段のパルス信号の整数倍のパルス信号の周期を決定する分周手段と、入力された周波数指令に基づいて前記分周手段のパルス信号が変化する毎に前記分周率を設定すると共に、前記分周手段のパルス信号に対する遅延データを演算する演算手段と、前記演算手段で演算された前記遅延データに基づいて前記分周手段のパルス信号のエッジのシフト量を決定する遅延手段とを有し、離散的に周波信号を生成可能な周波信号生成回路において、
前記遅延手段は、前記演算手段の出力を遅延量に変換する変換手段と、前記変換手段の出力に接続されたローパスフィルタ手段と、前記ローパスフィルタ手段の出力を所定のレベルでパルス波形化し、前記分周手段のパルス信号のエッジに対して所定の量をシフトさせるパルス波形形成手段とを有し、
前記演算手段は、第１の所定値と第２の所定値を交互に出力し、前記第１の所定値及び前記第２の所定値の間での切り換えを行う際の所定期間において、前記分周手段のパルス信号に対する遅延データを出力することを特徴とする周波信号生成回路。 - 前記ローパスフィルタ手段に含まれるコンデンサの電荷をリセットするトランジスタを有すること特徴とする請求項１に記載の周波信号生成回路。
- 前記変換手段は、ラダー抵抗あるいは抵抗アレーであり、前記ローパスフィルタ手段はラダー抵抗の出力抵抗と容量素子で構成したことを特徴とする請求項１または２に記載の周波信号生成回路。
- 前記ローパスフィルタ手段のカットオフ周波数は、前記発振手段の出力信号の周波数より低く、生成された出力周波数より高いことを特徴とする請求項１または２に記載の周波信号生成回路。
- 前記ローパスフィルタ手段の時定数は、前記発振手段の出力信号の１周期の間に該ローパスフィルタ手段の出力が前記所定のレベルに達しないように決定されていることを特徴とする請求項１または２に記載の周波信号生成回路。
- 所定の周波数のパルス信号を発生する発振手段と、前記発振手段のパルス信号を分周率に基づき分周し、前記発振手段のパルス信号の整数倍のパルス信号の周期を決定する分周手段と、入力された周波数指令に基づいて前記分周手段のパルス信号が変化する毎に前記分周率を設定すると共に、前記分周手段のパルス信号に対する遅延データを演算する演算手段と、前記演算手段で演算された前記遅延データに基づいて前記分周手段のパルス信号のエッジのシフト量を決定する遅延手段とを有し、離散的に周波信号を生成可能な周波信号生成回路において、
前記遅延手段は、前記演算手段の出力を遅延量に変換する変換手段と、前記変換手段の出力に接続された積分手段と、前記積分手段の出力を所定のレベルでパルス波形化し、前記分周手段のパルス信号のエッジに対して所定の量をシフトさせるパルス波形形成手段とを有し、
前記演算手段は、第１の所定値と第２の所定値を交互に出力し、前記第１の所定値及び前記第２の所定値の間での切り換えを行う際の所定期間において、前記分周手段のパルス信号に対する遅延データを出力することを特徴とする周波信号生成回路。 - 前記変換手段は、デジタル入力に対する電流を前記遅延量として出力する電流出力型の変換手段であり、前記積分手段はコンデンサであることを特徴とする請求項６に記載の周波信号生成回路。
- 前記パルス波形形成手段はシュミットトリガーであること特徴とする請求項１、２、３、４、５、６または７に記載の周波信号生成回路。
- 前記演算手段は、（２のｎ乗マイナス１）進数と２進数の加算又は減算手段からなり、前記周波数指令の一部は（２のｎ乗マイナス１）進数に変換された後、前回設定した遅延データに（２のｎ乗マイナス１）進数でｎビットの加算又は減算がなされ新しい遅延データとして出力され、このｎビット演算のオーバーフロー又はボローが該周波数指令に加算又は減算され、新しい分周率として出力されることを特徴とする請求項１、５または６に記載の周波信号生成回路。
- 前記パルス波形形成手段は論理素子であって、前記論理素子の出力にチャタリングキャンセル手段を設けたことを特徴とする請求項１乃至７のいずれか１項に記載の周波信号生成回路。
- 前記積分手段の時定数は、前記発振手段の出力信号の１周期の間に該積分手段の出力が前記所定のレベルに達しないように決定されていることを特徴とする請求項６または７に記載の周波信号生成回路。
- 前記演算手段は、前記遅延データをデジタル値として演算し、前記変換手段は、該遅延データをＤ／Ａ変換してアナログ量として設定するＤ／Ａ変換手段であることを特徴とする請求項１、２または６に記載の周波信号生成回路。
- 振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換素子に駆動信号を印加する振動型アクチュエータの駆動装置において、請求項１から１２のいずれか一つに記載の周波信号生成回路と、前記周波信号生成回路の出力信号と前記発振手段の出力信号に同期して複数の位相の異なるパルスを発生する駆動パルス発生手段と、前記駆動パルス発生手段の出力信号が入力され増幅された交流電圧を前記電気−機械エネルギー変換素子に印加する電力増幅手段を有することを特徴とする振動型アクチュエータの駆動装置。
- 前記駆動パルス発生手段は、前記周波信号生成回路の出力信号に同期して複数のパルスを順次オンあるいはオフし、オン期間あるいはオフ期間は、前記発振手段の出力信号をパルス幅指令で決まる回数をカウントすることで決定することを特徴とする請求項１３に記載の振動型アクチュエータの駆動装置。
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