JP4653475B2 - Ｄｃ−ｄｃ変換回路 - Google Patents

Description

本発明は、液晶表示装置の駆動回路等に用いられるＤＣ−ＤＣ変換回路に関する。

液晶表示装置は、複数の信号線および複数の走査線の各交差部に画素が配置された画素表示部を備えたガラス製のアレイ基板と、このアレイ基板に対向配置された対向基板との間隙に液晶層を保持した構成である。

近年、アレイ基板上にポリシリコンを材料とする薄膜トランジスタ（Thin film transistor）を形成する製造技術が進歩してきており、この技術を利用することにより画素表示部と、信号線および走査線を駆動する駆動回路とを同一のアレイ基板上に形成することが可能になった。これは、各画素内に配置されるトランジスタと、駆動回路内に配置されるトランジスタとをいずれも薄膜トランジスタとし、同一の製造工程で形成するものである（例えば特許文献１参照）。

液晶の駆動に際しては複数の駆動用電圧が必要であり、駆動回路はＤＣ−ＤＣ変換回路を要する。このＤＣ−ＤＣ変換回路を形成するトランジスタを薄膜トランジスタとすることで、ＤＣ−ＤＣ変換回路についてもアレイ基板上に形成することが可能となった。
特開２００１−３４３９４５号公報

ところが、薄膜トランジスタは諸特性のバラツキが大きいため、ＤＣ−ＤＣ変換回路の負荷となる駆動回路が、薄膜トランジスタのしきい値電圧のバラツキの影響を受け、駆動回路の消費電流にバラツキが生じることになる。その結果、ＤＣ−ＤＣ変換回路の出力電圧に大きなバラツキが発生するという問題があった。

本発明は、上記に鑑みてなされたものであり、その課題とするところは、薄膜トランジスタのしきい値電圧のバラツキに起因するＤＣ−ＤＣ変換回路の出力電圧のバラツキを抑制することにある。

本発明に係るＤＣ−ＤＣ変換回路は、チャージポンプ型のＤＣ−ＤＣ変換部と、前記ＤＣ−ＤＣ変換部の出力電圧を取り出すためのキャパシタと、前記ＤＣ−ＤＣ変換部の出力段と前記キャパシタとの間に接続されたスイッチ素子と、前記キャパシタの端子間電圧と基準電圧とを比較し、前記端子間電圧が基準電圧よりも大きな値である場合に、前記スイッチ素子をオフさせるイネーブル信号を生成するイネーブル信号生成回路と、を有することを特徴とする。

本発明にあっては、キャパシタの端子間電圧が基準電圧よりも大きな値である場合に、キャパシタとＤＣ−ＤＣ変換部との間に接続されたスイッチ素子をオフさせ、キャパシタの端子間電圧が基準電圧よりも小さな値である場合にこのスイッチ素子をオンさせることで、キャパシタの端子間電圧と基準電圧の差分に基づいて出力電圧を一定に保つように動作させる。

本発明のＤＣ−ＤＣ変換回路によれば、出力電圧のバラツキを抑制することができる。

［第１の実施の形態］
本実施の形態では、一例として入力電圧を昇圧して出力電圧とする昇圧型のＤＣ−ＤＣ変換回路について説明する。図１の回路図に示すように、本ＤＣ−ＤＣ変換回路は、ＤＣ−ＤＣ変換部１と、ＤＣ−ＤＣ変換部１の出力電圧を取り出すためのキャパシタＣ３と、ＤＣ−ＤＣ変換部１の出力段とキャパシタＣ３との間に接続されたスイッチ素子Ｐ６と、後述するイネーブル信号生成回路を備える。

ＤＣ−ＤＣ変換部１は、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１、第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２、第１ダイオードＤ１、スイッチ素子Ｐ５、第１基準電圧源ＶＤＤを有する構成である。

第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１、第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２は、いずれもポリシリコンを材料とする薄膜トランジスタである。スイッチ素子Ｐ５，Ｐ６は、ポリシリコンを材料とするＰ型の薄膜トランジスタである。また、第１ダイオードＤ１は、ポリシリコンを材料とするＮ型薄膜トランジスタのゲート・ソース間を接続して形成される。

第１基準電圧源ＶＤＤは、直流電圧（５Ｖ）を出力する電圧源であり、この直流電圧が本ＤＣ−ＤＣ変換回路の入力電圧となる。第１キャパシタＣ１は、一端が第１クロック信号源に接続され、第２キャパシタＣ２は一端が第２クロック信号源に接続される。第１クロック信号源は、第１クロック信号ＣＫ＋を出力し、第２クロック信号源は、第１クロック信号ＣＫ＋の反転信号として第２クロック信号ＣＫ−を出力する。第３キャパシタＣ３の端子間電圧ＧＶＤＤは、本ＤＣ−ＤＣ変換回路の出力電圧となる。

第１のＮ型薄膜トランジスタＮ１は、そのゲート電極が第１キャパシタＣ１の他端に接続され、ソース電極が第１基準電圧源ＶＤＤに接続され、ドレイン電極が第２キャパシタＣ２の他端に接続される。

第１のＰ型薄膜トランジスタＰ１は、そのゲート電極が第１キャパシタＣ１の他端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第２キャパシタＣ２の他端に接続される。

第１ダイオードＤ１は、第１キャパシタＣ１の他端から第１基準電圧源ＶＤＤに向かって順方向に接続される。

第２のＮ型薄膜トランジスタＮ２は、そのゲート電極が第２キャパシタＣ２の他端に接続され、ソース電極が第１基準電圧源ＶＤＤに接続され、ドレイン電極が第１キャパシタＣ１の他端に接続される。

第２のＰ型薄膜トランジスタＰ２は、そのゲート電極が第２キャパシタＣ２の他端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第１キャパシタＣ１の他端に接続される。

スイッチ素子Ｐ５，Ｐ６のそれぞれのゲート電極には、オンオフを制御するためのイネーブル信号ＰＯＥ＋が入力される。

次に、第１クロック信号ＣＫ＋がロー電位（０Ｖ）で、第２クロック信号ＣＫ−がハイ電位（５Ｖ）のときの動作について説明する。

第１キャパシタＣ１では充電が行われるのでその他端はロー電位（５Ｖ）となり、第１キャパシタＣ１にゲート電極が接続された第１のＮ型薄膜トランジスタＮ１はオフし、第１のＰ型薄膜トランジスタＰ１はオンする。これによって、第１のＰ型薄膜トランジスタＰ１を通じて第２キャパシタＣ２から第３キャパシタＣ３へ向かって電流Ｉｄ１が流れる。

また、第２キャパシタＣ２でも充電が行われるのでその他端はハイ電位（１０Ｖ）となり、第２キャパシタＣ２にゲート電極が接続された第２のＮ型薄膜トランジスタＮ２はオンし、第２のＰ型薄膜トランジスタＰ２はオフする。これによって、第２のＮ型薄膜トランジスタＮ２を通じて第１基準電圧源ＶＤＤから第１キャパシタＣ１へ向かって電流Ｉｄ３が流れる。

続いて、第１クロック信号ＣＫ＋がハイ電位（５Ｖ）で、第２クロック信号ＣＫ−がロー電位（０Ｖ）のときの動作について図２を用いて説明する。

第１キャパシタＣ１では充電が行われるのでその他端はハイ電位（１０Ｖ）となり、第１キャパシタＣ１にゲート電極が接続された第１のＮ型薄膜トランジスタＮ１はオンし、第１のＰ型薄膜トランジスタＰ１はオフする。これによって、第１のＮ型薄膜トランジスタＮ１を通じて第１基準電圧源ＶＤＤから第２キャパシタＣ２へ向かって電流Ｉｄ２が流れる。

また、第２キャパシタＣ２でも充電が行われるのでその他端はロー電位（５Ｖ）となり、第２キャパシタＣ２にゲート電極が接続された第２のＮ型薄膜トランジスタＮ２はオフし、第２のＰ型薄膜トランジスタＰ２はオンする。これによって、第２のＰ型薄膜トランジスタＰ２を通じて第１キャパシタＣ１から第３キャパシタＣ３へ向かって電流Ｉｄ４が流れる。

本ＤＣ−ＤＣ変換回路は、図１と図２の２状態を繰り返すことで、第３キャパシタＣ３に電荷を蓄積する。

図３は、イネーブル信号生成回路の構成を示す回路図である。イネーブル信号生成回路は、ＤＣ−ＤＣ変換回路の出力電圧である第３キャパシタＣ３の端子間電圧ＧＶＤＤと基準電圧とを比較し、端子間電圧ＧＶＤＤが基準電圧よりも大きな値である場合に、スイッチ素子Ｐ５，Ｐ６をオフさせるイネーブル信号ＰＯＥ＋を生成する回路である。

同図に示すように、イネーブル信号生成回路は、第３キャパシタＣ３の端子間電圧ＧＶＤＤを分圧するための第１抵抗素子Ｒ１および第２抵抗素子Ｒ２と、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２の接続点に一端が接続された第１スイッチ素子ＳＷ１と、第１スイッチ素子ＳＷ１の他端に一端が接続された容量素子Ｃ４と、第１スイッチ素子ＳＷ１と容量素子Ｃ４との接続点に一端が接続された第２スイッチ素子ＳＷ２と、第２スイッチ素子ＳＷ２の他端に接続された基準電圧源ＶＲＥＦと、容量素子Ｃ４の他端に接続された第１インバータ素子ＩＮＶ１と、第１インバータ素子ＩＮＶ１の入力端子と出力端子の間に接続された第３スイッチ素子ＳＷ３と、第１インバータ素子ＩＮＶ１の出力端子に一端が接続された第４スイッチ素子ＳＷ４と、第４スイッチ素子ＳＷ４の他端に接続された第２インバータ素子ＩＮＶ２と、第４スイッチ素子ＳＷ４および第２インバータ素子ＩＮＶ２の接続点とグランド端子との間に接続された第５スイッチ素子ＳＷ５と、第２インバータＩＮＶ２の出力電圧をレベルシフトするレベルシフト回路ＬＳと、制御回路（図示せず）を有する構成である。

この制御回路は、出力電圧ＧＶＤＤと基準電圧を比較する準備を行う比較準備期間では第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオンさせるとともに第１スイッチ素子ＳＷ１、第４スイッチ素子ＳＷ４をオフさせ、比較と結果出力を行う比較・結果出力期間では第１スイッチ素子ＳＷ１、第４スイッチ素子ＳＷ４をオンさせるとともに第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオフさせる。

本回路では、一例として抵抗素子Ｒ１は６０ｋΩ、抵抗素子Ｒ２は３０ｋΩ、基準電圧源ＶＲＥＦは３．０Ｖとする。

次に、イネーブル信号生成回路の動作について図４のタイミングチャートを用いて説明する。制御回路は、同図に示すイネーブル基準信号ＯＥを生成する。イネーブル基準信号ＯＥは、クロック信号ＣＫが反転するタイミングでハイレベル電位（５Ｖ）となり、そうでないときにローレベル電位（０Ｖ）となる信号である。イネーブル基準信号ＯＥがハイレベル電位のときは比較準備期間に相当し、ローレベル電位のときは比較・結果出力期間に相当する。各スイッチ素子ＳＷ１〜ＳＷ５には、このイネーブル基準信号ＯＥが供給され、イネーブル基準信号ＯＥがハイレベル電位のときスイッチ素子ＳＷ２，ＳＷ３，ＳＷ５がオンするとともにスイッチ素子ＳＷ１，ＳＷ４がオフし、イネーブル基準信号ＯＥがローレベル電位のときスイッチ素子ＳＷ１，ＳＷ４がオンするとともにスイッチ素子ＳＷ２，ＳＷ３，ＳＷ５がオフする。

同図において、電圧ＧＶＤＤは、本ＤＣ−ＤＣ回路の出力電圧であり、クロック信号ＣＫ＋、ＣＫ−が動作することで第３キャパシタＣ３が充電を開始し、電圧が上昇する。

電圧ＨＧＶＤＤは、端子間電圧ＧＶＤＤを第１抵抗素子Ｒ１と第２抵抗素子Ｒ２で分圧した電圧である。電圧ＧＶＤＤの上昇／下降に応じて、分圧電圧ＨＧＶＤＤも上昇／下降する。

電圧Ｎ０は、第１スイッチＳＷ１と容量素子Ｃ４の接続点における電圧である。イネーブル基準信号ＯＥがハイレベル電位のときには第２スイッチＳＷ２がオンするので、電圧Ｎ０は基準電圧ＶＲＥＦ（３Ｖ）となる。

電圧Ｎ１は、第１インバータ素子ＩＮＶ１の入力端子における電圧である。電圧Ｎ０に対して容量素子Ｃ４での電荷蓄積分だけ電圧が降下する。イネーブル基準信号ＯＥがハイレベル電位の場合には、第３スイッチ素子ＳＷ３がオンするので第１インバータ素子ＩＮＶ１の入力端子と出力端子が接続され、電圧Ｎ１は電圧Ｎ２と同じ２．５Ｖとなる。

電圧Ｎ２は、第１インバータ素子ＩＮＶ１の出力端子における電圧であり、電圧Ｎ１を反転強調した電圧である。出力する電位は、ハイレベル電位が５Ｖ、ローレベル電位が０Ｖである。イネーブル基準信号ＯＥがハイレベル電位の場合には、第３スイッチ素子ＳＷ３がオンして第１インバータ素子ＩＮＶ１の入力端子と出力端子が接続されるので、電圧Ｎ２は２．５Ｖとなる。

電圧ＰＯＥ＋は、イネーブル信号として出力されるレベルシフト回路ＬＳの出力電圧である。イネーブル基準信号ＯＥがハイレベル電位であれば、第５スイッチ素子ＳＷ５がオンするので、第２インバータ素子ＩＮＶ２の入力端子は接地されてローレベル電位となり、第２インバータ素子ＩＮＶ２の出力では反転されてハイレベル電位になる。この電位が、レベルシフト回路ＬＳでレベル調整され、イネーブル信号ＰＯＥ＋として出力される。一方、イネーブル基準信号ＯＥがローレベル電位の場合には、第４スイッチ素子ＳＷがオンし、第５スイッチ素子ＳＷ５がオフして次のように動作する。

図４に示すように、分圧電圧ＨＧＶＤＤが基準電圧ＶＲＥＦよりも大きな値である場合（同図のＡ部分）には、電圧Ｎ０は両者の差分だけ変動（上昇）する。電圧Ｎ２は、この変動分が第１インバータ素子ＩＮＶ１で強調反転されたものとなる。この電圧が第２インバータ素子ＩＮＶ２で反転され、レベルシフト回路ＬＳでレベル調整されてから出力される。この結果、イネーブル信号ＰＯＥ＋は、ハイレベル電位となる。

一方、分圧電圧ＨＧＶＤＤが基準電圧ＶＲＥＦよりも小さな値である場合（同図のＢ部分）には、電圧Ｎ０は両者の差分だけ変動（下降）する。電圧Ｎ２では、この変動分が第１インバータ素子ＩＮＶ１で強調反転される。この電圧が第２インバータ素子ＩＮＶ２で反転され、レベルシフト回路ＬＳでレベル調整されてから出力される。この結果、イネーブル信号ＰＯＥ＋は、ローレベル電位となる。

すなわち、イネーブル信号生成回路は、イネーブル基準信号ＯＥがローレベル電位の期間では、第３キャパシタＣ３の端子間電圧ＧＶＤＤが基準電圧よりも大きな値である場合には、ハイレベル電位のイネーブル信号ＰＯＥ＋を生成し、端子間電圧ＧＶＤＤが基準電圧よりも小さな値である場合には、ローレベル電位のイネーブル信号ＰＯＥ＋を生成する。

次に、このようなイネーブル信号生成回路を備えたＤＣ−ＤＣ変換回路の動作について図５のタイミングチャートを用いて説明する。同図に示すように、第１クロック信号ＣＫ＋、第２クロック信号ＣＫ−が動作する期間において、イネーブル信号ＰＯＥ＋がローレベル電位の期間（Ｃの部分）では、ＤＣ−ＤＣ変換部１の出力段に設けられたスイッチ素子Ｐ６がオンするので、第３キャパシタＣ３に電荷が供給され、出力電圧ＧＶＤＤは上昇する。

一方、イネーブル信号ＰＯＥ＋がハイレベル電位の期間（Ｄ，Ｅの部分）では、スイッチ素子Ｐ６がオフするので、第３キャパシタＣ３への電荷の供給は遮断される。この場合には、出力電圧ＧＶＤＤは上昇しなくなる。

すなわち、本実施の形態におけるＤＣ−ＤＣ変換回路は、出力電圧ＧＶＤＤと基準電圧を比較し、出力電圧ＧＶＤＤが一定値まで上昇したとき、イネーブル信号ＰＯＥ＋をハイレベルにすることで、スイッチ素子Ｐ６をオフし、第３キャパシタＣ３の充電を停止させて、出力電圧ＧＶＤＤを一定に保つように動作する。

また、本ＤＣ−ＤＣ変換回路では、基準電圧ＶＲＥＦの値を変更することで、出力電圧ＧＶＤＤを任意に設定することができる。本実施形態では、基準電圧ＶＲＥＦを３Ｖに設定したことで、出力電圧ＧＶＤＤは９Ｖで出力されるようになる。この出力電圧ＧＶＤＤの範囲は、８Ｖ〜１０Ｖ程度とすることが望ましい。

次に、比較例のＤＣ−ＤＣ変換回路について説明する。比較例の基本的な構成は、図１，２と同様であるが、スイッチ素子Ｐ５，Ｐ６に入力するイネーブル信号ＰＯＥ＋は、図６のタイミングチャートに示す波形である。このイネーブル信号ＰＯＥ＋は、図４に示したイネーブル基準信号ＯＥに相当するものである。

図６において、イネーブル信号ＰＯＥ＋がローレベル電位のときには（同図のＣ，Ｄの部分）、スイッチ素子Ｐ６がオンするので、第３キャパシタＣ３に電荷が蓄積される。そして、第３キャパシタが飽和点（１０Ｖ）に達すると、出力電圧ＧＶＤＤはそれ以上は上昇しなくなる（同図のＥの部分）。

図７は、実施例と比較例のそれぞれの出力電圧ＧＶＤＤを示すグラフである。比較例の出力電圧が入力電圧５Ｖの２倍に相当する１０Ｖであるのに対し、実施例の出力電圧は入力電圧の１．８倍に相当する９Ｖである。

比較例のＤＣ−ＤＣ変換回路では、薄膜トランジスタのしきい値電圧のバラツキの影響を受けて、ＤＣ−ＤＣ変換回路の負荷となる駆動回路の消費電流にバラツキが生じると、ＤＣ−ＤＣ変換回路の出力電圧ＧＶＤＤにもバラツキが生じることになる。

これに対し、本実施の形態では、出力電圧ＧＶＤＤを一定に保つように動作するので、薄膜トランジスタのしきい値電圧のバラツキの影響を比較例よりも受けにくくなっている。 したがって、本実施の形態によれば、第３キャパシタＣ３の端子間電圧ＧＶＤＤが基準電圧よりも大きな値となったときには第３キャパシタＣ３とＤＣ−ＤＣ変換部１との間に接続されたスイッチ素子Ｐ６をオフさせ、第３キャパシタＣ３の端子間電圧ＧＶＤＤが基準電圧よりも小さな値となったときにはこのスイッチ素子Ｐ６をオンさせることで、第３キャパシタＣ３の端子間電圧と基準電圧の差分に基づいて出力電圧ＧＶＤＤを一定に保つように動作するので、薄膜トランジスタのしきい値電圧のバラツキの影響を抑制することができる。

［第２の実施の形態］
本実施の形態におけるＤＣ−ＤＣ変換回路は、基本的には図１、図２を用いて説明したものと同様の構成であり、イネーブル信号生成回路の構成だけが異なる。図８の回路図に示すように、本実施形態におけるイネーブル信号生成回路は、図３の回路図に対して、第１スイッチ素子ＳＷ１と第４スイッチ素子ＳＷ４との間に、容量素子Ｃ４、第１インバータ素子ＩＮＶ１、第３スイッチ素子ＳＷ３を備えた増幅器を複数段備えた構成である。

具体的には、容量素子Ｃ４、第１インバータ素子ＩＮＶ１、第３スイッチ素子ＳＷ３を備えた増幅器と、これと同一の接続構成になっている容量素子Ｃ５、第３インバータ素子ＩＮＶ３、第６スイッチ素子ＳＷ６を備えた増幅器と、容量素子Ｃ６、第４インバータ素子ＩＮＶ４、第７スイッチ素子ＳＷ７を備えた増幅器とが直列に接続された構成である。なお、その他、図３と同一物には同一の符号を付すものとし、ここでは重複した説明は省略する。

本実施形態における制御回路は、イネーブル基準信号ＯＥがハイレベル電位のときには、スイッチ素子ＳＷ２、ＳＷ３、ＳＷ６，ＳＷ７、ＳＷ５をオンさせるとともにスイッチ素子ＳＷ１，ＳＷ４をオフさせ、イネーブル基準信号ＯＥがローレベル電位のときには、スイッチ素子ＳＷ１，ＳＷ４をオンさせるとともにスイッチ素子ＳＷ２、ＳＷ３、ＳＷ６，ＳＷ７、ＳＷ５をオフさせる。

このように各スイッチ素子を制御することで、本実施形態のＤＣ−ＤＣ変換回路も、第１実施形態のものと同様に動作する。

本実施の形態によれば、増幅器を複数段設けたことで、より高い増幅効果を得ることができる。

また、本実施の形態でも、第１実施形態と同様の効果を得ることができる。

［第３の実施の形態］
本実施の形態におけるＤＣ−ＤＣ変換回路も、基本的には図１、図２を用いて説明したものと同様の構成であり、イネーブル信号生成回路の構成だけが異なる。図９の回路図に示すように、本実施形態におけるイネーブル信号生成回路は、図３の回路図に対して、第２抵抗素子Ｒ２とグランド端子との間にスイッチ素子ＳＷ８を接続した構成である。本実施形態では、例えば基準電圧ＶＲＥＦは２．７Ｖ、第１抵抗素子Ｒ１は７０ｋΩ、第２抵抗素子Ｒ２は３０ｋΩとする。

本実施形態の制御回路は、イネーブル基準信号ＯＥがハイレベル電位のときには、スイッチ素子ＳＷ２、ＳＷ３、ＳＷ５をオンさせるとともにスイッチ素子ＳＷ１，ＳＷ４，ＳＷ８をオフさせ、イネーブル基準信号ＯＥがローレベル電位のときには、スイッチ素子ＳＷ１，ＳＷ４，ＳＷ８をオンさせるとともにスイッチ素子ＳＷ２、ＳＷ３、ＳＷ５をオフさせる。すなわち、スイッチ素子ＳＷ８は、第１スイッチ素子ＳＷ１がオンするときにオンし、第１スイッチ素子ＳＷ１がオフするときにオフする。なお、その他、図３と同一物には同一の符号を付すものとし、ここでは重複した説明は省略する。

本実施の形態によれば、第２抵抗素子Ｒ２とグランド端子との間にスイッチ素子ＳＷ８を接続するとともに、スイッチ素子ＳＷ８をスイッチ素子ＳＷ１と同様にオン・オフさせることで、電圧ＨＧＶＤＤが必要となる第１スイッチ素子ＳＷ１がオンしている期間のみ、抵抗素子Ｒ１，Ｒ２による分圧回路が動作するので、抵抗素子Ｒ１，Ｒ２に電流が流れる期間を抑制でき、低電力化を図ることができる。

また、本実施の形態でも、第１の実施の形態と同様の効果を得ることができる。

［第４の実施の形態］
本実施の形態におけるＤＣ−ＤＣ変換回路も、基本的には図１、図２を用いて説明したものと同様の構成であり、イネーブル信号生成回路の構成も、基本的には図３を用いて説明したものと同様である。ただし、図１０に示すように、第５スイッチ素子ＳＷ５とグランド端子との間に電圧源ＶＤＤが接続されるとともに、第２インバータ素子２とレベルシフト回路ＬＳとの間に第５インバータ素子ＩＮＶ５が接続される。その他、図３と同一物には同一の符号を付すものとし、ここでは重複した説明は省略する。

本イネーブル信号生成回路における制御回路は、比較準備期間に第１スイッチ素子ＳＷ１、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオンするとともに第２スイッチ素子ＳＷ２、第４スイッチ素子ＳＷ４をオフさせ、比較・結果出力期間に第２スイッチ素子ＳＷ２、第４スイッチ素子ＳＷ４をオンさせるとともに第１スイッチ素子ＳＷ１、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオフさせる。すなわち、本実施の形態では、第１実施形態における第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２のオン・オフを入れ替えた制御を行う。このときの動作を図１１のタイミングチャートに示す。

本実施の形態によれば、このようにスイッチ素子ＳＷ１，ＳＷ２のオンオフを制御することで、比較・結果出力期間では、第１スイッチ素子ＳＷ１がオフし、出力電圧ＧＶＤＤが第１スイッチＳＷ１によって遮断されるので、出力電圧ＧＶＤＤが変動したとしても、比較結果の出力であるイネーブル信号ＰＯＥ＋が変動しないようにすることができる。

また、本実施の形態でも、第１の実施の形態と同様の効果を得ることができる。

［第５の実施の形態］
本実施の形態では、入力電圧を降圧して出力電圧とする降圧型のＤＣ−ＤＣ変換回路について説明する。図１２の回路図に示すように、本ＤＣ−ＤＣ変換回路は、ＤＣ−ＤＣ変換部２と、ＤＣ−ＤＣ変換部２の出力電圧を取り出すためのキャパシタＣ３と、ＤＣ−ＤＣ変換部２の出力段とキャパシタＣ３との間に接続されたスイッチ素子Ｎ６と、後述するイネーブル信号生成回路を備える。

ＤＣ−ＤＣ変換部２は、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第３のＰ型薄膜トランジスタＰ３、第３のＮ型薄膜トランジスタＮ３、第４のＰ型薄膜トランジスタＰ４、第４のＮ型薄膜トランジスタＮ４、第２ダイオードＤ２、スイッチ素子Ｎ５、第２基準電圧源ＧＮＤを有する構成である。

第３のＰ型薄膜トランジスタＰ３、第３のＮ型薄膜トランジスタＮ３、第４のＰ型薄膜トランジスタＰ４、第４のＮ型薄膜トランジスタＮ４は、いずれもポリシリコンを材料とする薄膜トランジスタである。スイッチ素子Ｎ５，Ｎ６はいずれもポリシリコンを材料とするＮ型の薄膜トランジスタである。また、第２ダイオードＤ２は、ポリシリコンを材料とするＰ型薄膜トランジスタのゲート・ソース間を接続して形成される。

第２基準電圧源ＧＮＤは、直流電圧（０Ｖ）を出力する電圧源であり、この直流電圧が本ＤＣ−ＤＣ変換回路の入力電圧である。第１キャパシタＣ１は、一端が第３クロック信号源に接続され、第５キャパシタＣ５は一端が第１クロック信号源に接続される。第１クロック信号源は、第１クロック信号ＣＫ＋を出力し、第２クロック信号源は、第１クロック信号ＣＫ＋の反転信号として第２クロック信号ＣＫ−を出力する。第３キャパシタＣ３の端子間電圧ＧＶＳＳは、本ＤＣ−ＤＣ変換回路の出力電圧となる。

第３のＰ型薄膜トランジスタＰ３は、そのゲート電極が第１キャパシタＣ１の他端に接続され、ソース電極が第２基準電圧源ＧＮＤに接続され、ドレイン電極が第２キャパシタＣ２の他端に接続される。

第３のＮ型薄膜トランジスタＮ３は、そのゲート電極が第１キャパシタＣ１の他端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第２キャパシタＣ２の他端に接続される。

第２ダイオードＤ２は、第１キャパシタＣ１の他端から第２基準電圧源ＧＮＤに向かって順方向に接続される。

第４のＰ型薄膜トランジスタＰ４は、そのゲート電極が第２キャパシタＣ２の他端に接続され、ソース電極が第２基準電圧源ＧＮＤに接続され、ドレイン電極が第１キャパシタＣ１の他端に接続される。

第４のＮ型薄膜トランジスタＮ４は、そのゲート電極が第２キャパシタＣ２の他端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第１キャパシタＣ１の他端に接続される。

スイッチ素子Ｎ５，Ｎ６のそれぞれのゲート電極には、オンオフを制御するためのイネーブル信号ＰＯＥ−が入力される。

次に、第１クロック信号ＣＫ＋がハイ電位で、第２クロック信号ＣＫ−がロー電位のときの動作について説明する。

第１キャパシタＣ１の他端はハイ電位（０Ｖ）となり、第１キャパシタＣ１にゲート電極が接続された第３のＰ型薄膜トランジスタＰ３はオフし、第３のＮ型薄膜トランジスタＮ３はオンする。これによって、第３のＮ型薄膜トランジスタＮ３を通じて第３キャパシタＣ３から第２キャパシタＣ２へ向かって電流Ｉｄ５が流れる。

また、第２キャパシタＣ２の他端はロー電位（−５Ｖ）となり、第２キャパシタＣ２にゲート電極が接続された第４のＰ型薄膜トランジスタＰ４はオンし、第４のＮ型薄膜トランジスタＮ４はオフする。これによって、第４のＰ型薄膜トランジスタＰ４を通じて第１キャパシタＣ１から第２基準電圧源ＧＮＤへ向かって電流Ｉｄ７が流れる。

続いて、第１クロック信号ＣＫ＋がロー電位で、第２クロック信号ＣＫ−がハイ電位のときの動作について図１３を用いて説明する。

第１キャパシタＣ１の他端はロー電位（−５Ｖ）となり、第１キャパシタＣ１にゲート電極が接続された第３のＰ型薄膜トランジスタＰ３はオンし、第３のＮ型薄膜トランジスタＮ３はオフする。これによって、第３のＰ型薄膜トランジスタＰ３を通じて第２キャパシタＣ２から電流Ｉｄ６が流れる。

また、第２キャパシタＣ２の他端はハイ電位（０Ｖ）となり、第２キャパシタＣ２にゲート電極が接続された第４のＰ型薄膜トランジスタＰ４はオフし、第４のＮ型薄膜トランジスタＮ４はオンする。これによって、第４のＮ型薄膜トランジスタＮ４を通じて第３キャパシタＣ３から第１キャパシタＣ１へ向かって電流Ｉｄ８が流れる。

本ＤＣ−ＤＣ変換回路は、図１２と図１３の状態を繰り返すことで、第３キャパシタＣ３に電荷を蓄積する。

図１４は、本実施の形態におけるイネーブル信号生成回路の構成を示す回路図である。イネーブル信号生成回路は、ＤＣ−ＤＣ変換回路の出力電圧である第３キャパシタＣ３の端子間電圧ＧＶＳＳと基準電圧とを比較し、端子間電圧ＧＶＳＳが基準電圧よりも小さな値である場合に、スイッチ素子Ｎ５，Ｎ６をオフさせるイネーブル信号ＰＯＥ−を生成する回路である。

本実施形態におけるイネーブル信号生成回路の接続構成は、図３を用いて説明したものと基本的には同様であるが、図３に対して、第２抵抗素子Ｒ２とグランド端子ＧＮＤとの間に電圧源ＶＤＤを接続するとともに、第５スイッチＳＷ５とグランド端子ＧＮＤとの間にも電圧源ＶＤＤを接続した構成である。その他、図３と同一物には同一の符号を付すものとし、ここでは重複した説明は省略する。

制御回路（図示せず）は、比較準備期間では第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオンさせるとともに第１スイッチ素子ＳＷ１、第４スイッチ素子ＳＷ４をオフさせ、比較・結果出力期間では第１スイッチ素子ＳＷ１、第４スイッチ素子ＳＷ４をオンさせるとともに第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３、第５スイッチ素子ＳＷ５をオフさせる。

本回路では、一例として抵抗素子Ｒ１は７０ｋΩ、抵抗素子Ｒ２は２０ｋΩ、基準電圧源ＶＲＥＦは３．０Ｖ、電圧源ＶＤＤは５．０Ｖとする。

次に、イネーブル信号生成回路の動作について図１５のタイミングチャートを用いて説明する。制御回路は、同図に示すイネーブル基準信号ＯＥを生成する。イネーブル基準信号ＯＥは、クロック信号ＣＫが反転するタイミングでハイレベル電位（５Ｖ）となり、そうでないときにローレベル電位（０Ｖ）となる。イネーブル基準信号ＯＥがハイレベル電位のときは比較準備期間に相当し、ローレベル電位のときは比較・結果出力期間に相当する。各スイッチ素子ＳＷ１〜ＳＷ５には、このイネーブル基準信号ＯＥが供給され、イネーブル基準信号ＯＥがハイレベル電位のときスイッチ素子ＳＷ２，ＳＷ３，ＳＷ５がオンするとともにスイッチ素子ＳＷ１，ＳＷ４がオフし、イネーブル基準信号ＯＥがローレベル電位のときスイッチ素子ＳＷ１，ＳＷ４がオンするとともにスイッチ素子ＳＷ２，ＳＷ３，ＳＷ５がオフする。

同図において、電圧ＧＶＳＳは、本ＤＣ−ＤＣ変換回路の出力電圧であり、クロック信号ＣＫ＋、ＣＫ−が動作することで第３キャパシタＣ３が放電を開始し、電圧が下降する。

電圧ＨＧＶＳＳは、端子間電圧ＧＶＳＳと電圧ＶＤＤとの差電圧を第１抵抗素子Ｒ１と第２抵抗素子Ｒ２で分圧した電圧である。電圧ＧＶＳＳの上昇／下降に応じて、分圧電圧ＨＧＶＳＳも上昇／下降する。

電圧Ｎ０は、第１スイッチＳＷ１と容量素子Ｃ４の接続点における電圧である。イネーブル基準信号ＯＥがハイレベル電位のときには、第２スイッチＳＷ２がオンするので、電圧Ｎ０は基準電圧ＶＲＥＦ（３Ｖ）となる。

電圧Ｎ１は、第１インバータ素子ＩＮＶ１の入力端子における電圧である。電圧Ｎ０に対して容量素子Ｃ４での電荷蓄積分だけ電圧が降下する。イネーブル基準信号ＯＥがハイレベル電位の場合には、第３スイッチ素子ＳＷ３がオンするので第１インバータ素子ＩＮＶ１の入力端子と出力端子が接続され、電圧Ｎ１は電圧Ｎ２と同じ２．５Ｖとなる。

電圧Ｎ２は、第１インバータ素子ＩＮＶ１の出力端子における電圧である。電圧Ｎ１を反転強調して出力する。出力する電位は、ハイレベル電位が５Ｖ、ローレベル電位が０Ｖである。イネーブル基準信号ＯＥがハイレベル電位の場合には、第３スイッチ素子ＳＷ３がオンして第１インバータ素子ＩＮＶ１の入力端子と出力端子が接続されるので、電圧Ｎ２は２．５Ｖとなる。

電圧ＰＯＥ＋は、イネーブル信号として出力されるレベルシフト回路ＬＳの出力電圧である。イネーブル基準信号ＯＥがハイレベル電位の場合には、第５スイッチ素子ＳＷ５がオンするので、第２インバータ素子ＩＮＶ２の入力端子は電圧源ＶＤＤに接続されてハイレベル電位となり、第２インバータ素子ＩＮＶ２の出力で反転されてローレベル電位になる。この電位が、レベルシフト回路ＬＳでレベル調整され、イネーブル信号ＰＯＥ−として出力される。イネーブル基準信号ＯＥがローレベル電位の場合には、第４スイッチ素子ＳＷ４がオンし、第５スイッチ素子ＳＷ５がオフして次のように動作する。

図１５に示すように、分圧電圧ＨＧＶＳＳが基準電圧ＶＲＥＦよりも小さな値である場合（同図のＡ部分）には、電圧Ｎ０は両者の差分だけ変動（下降）する。電圧Ｎ２は、この変動分が第１インバータ素子ＩＮＶ１で反転強調される。この電圧が第２インバータ素子ＩＮＶ２で反転され、レベルシフト回路ＬＳでレベル調整されてから出力される。この結果、イネーブル信号ＰＯＥ−は、ローレベル電位となる。

一方、分圧電圧ＨＧＶＳＳが基準電圧ＶＲＥＦよりも大きな値である場合（同図のＢ部分）には、電圧Ｎ０は両者の差分だけ変動（上昇）する。電圧Ｎ２では、この変動分が第１インバータ素子ＩＮＶ１で反転強調される。この電圧が第２インバータ素子ＩＮＶ２で反転され、レベルシフト回路ＬＳでレベル調整されて出力される。この結果、イネーブル信号ＰＯＥ−はハイレベル電位となる。

すなわち、イネーブル信号生成回路は、イネーブル基準信号ＯＥがローレベル電位の期間では、第３キャパシタＣ３の端子間電圧ＧＶＳＳが基準電圧よりも小さな値である場合には、ローレベル電位のイネーブル信号ＰＯＥ−を生成し、端子間電圧ＧＶＳＳが基準電圧よりも大きな値である場合には、ハイレベル電位のイネーブル信号ＰＯＥ−を生成する。

次に、このようなイネーブル信号生成回路を備えたＤＣ−ＤＣ変換回路の動作について図１６のタイミングチャートを用いて説明する。同図に示すように、第１クロック信号ＣＫ＋、第２クロック信号ＣＫ−が動作する期間において、イネーブル信号ＰＯＥ−がハイレベル電位の期間（Ｃの部分）では、ＤＣ−ＤＣ変換部１の出力段に設けられたスイッチ素子Ｎ６がオンするので、第３キャパシタＣ３は放電し、出力電圧ＧＶＳＳは下降する。

一方、イネーブル信号ＰＯＥ−がローレベル電位の期間（Ｄ，Ｅの部分）では、スイッチ素子Ｎ６はオフするので、第３キャパシタＣ３への経路が遮断され、出力電圧ＧＶＳＳはそれ以上下降しなくなる。

すなわち、本実施の形態におけるＤＣ−ＤＣ変換回路は、出力電圧ＧＶＳＳと基準電圧を比較し、出力電圧ＧＶＳＳが一定値まで下降したときに、イネーブル信号ＰＯＥ−をローレベル電位にしてスイッチ素子Ｎ６をオフし、第３キャパシタＣ３の放電を停止させて、出力電圧ＧＶＳＳを一定に保つように動作する。

また、本ＤＣ−ＤＣ変換回路では、基準電圧ＶＲＥＦの値を変更することで、出力電圧ＧＶＳＳを任意に設定することができる。本実施形態では、基準電圧ＶＲＥＦを３Ｖに設定したことで、出力電圧ＧＶＤＤは−４Ｖで出力されるようになる。この出力電圧ＧＶＤＤの範囲は、−３Ｖ〜−５Ｖ程度とすることが望ましい。

次に、比較例のＤＣ−ＤＣ変換回路について説明する。比較例の基本的な構成は、図１２，１３と同様であるが、スイッチ素子Ｎ５，Ｎ６のゲート電極に入力するイネーブル信号ＰＯＥ−は、図１７のタイミングチャートに示す波形である。このイネーブル信号ＰＯＥ−は、図１５に示したイネーブル基準信号ＯＥを反転させたものに相当する。

イネーブル信号ＰＯＥ−がハイレベル電位のときには（図１７のＣ，Ｄの部分）、スイッチ素子Ｎ６がオンするので、第３キャパシタＣ３は放電される。そして、第３キャパシタが飽和点（−５Ｖ）に達すると、出力電圧ＧＶＳＳはそれ以上下降しなくなる（同図のＥの部分）。

比較例のＤＣ−ＤＣ変換回路では、薄膜トランジスタのしきい値電圧のバラツキの影響を受けて、ＤＣ−ＤＣ変換回路の負荷となる駆動回路の消費電流にバラツキが生じると、ＤＣ−ＤＣ変換回路の出力電圧ＧＶＳＳにもバラツキが生じることになる。

これに対して、本実施形態では、出力電圧ＧＶＳＳを一定に保つように動作するので、薄膜トランジスタのしきい値電圧のバラツキの影響を比較例よりも受けにくくなっている。

したがって、本実施の形態によれば、降圧型のＤＣ−ＤＣ変換回路において、第３キャパシタＣ３の端子間電圧ＧＶＳＳが基準電圧よりも小さな値となったときには、第３キャパシタＣ３とＤＣ−ＤＣ変換部２との間に接続されたスイッチ素子Ｎ６をオフさせ、第３キャパシタＣ３の端子間電圧ＧＶＳＳが基準電圧よりも大きな値となったときにはスイッチ素子Ｎ６をオンさせることで、第３キャパシタＣ３の端子間電圧ＧＶＳＳと基準電圧の差分に基づいて出力電圧ＧＶＳＳを一定に保つように動作するので、薄膜トランジスタのしきい値電圧のバラツキの影響を抑制することができる。

なお、降下型のＤＣ−ＤＣ変換回路においても、第２乃至第４の実施の形態で説明したイネーブル信号生成回路の構成をそのまま適用することができる。

第１実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、第１クロック信号ＣＫ＋がローレベル電位、第２クロック信号ＣＫ−がハイレベル電位のときの電流の流れを示す。 第１実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、第１クロック信号ＣＫ＋がハイレベル電位、第２クロック信号ＣＫ−がローレベル電位のときの電流の流れを示す。 第１実施形態のＤＣ−ＤＣ変換回路に適用されるイネーブル信号生成回路の構成を示す回路図である。 第１実施形態のイネーブル信号生成回路の動作を示すタイミングチャートである。 第１実施形態のイネーブル信号生成回路を適用したときのＤＣ−ＤＣ変換回路の動作を示すタイミングチャートである。 比較例のＤＣ−ＤＣ変換回路の動作を示すタイミングチャートである。 実施例と比較例のそれぞれの出力電圧を示すグラフである。 第２実施形態におけるイネーブル信号生成回路の構成を示す回路図である。 第３実施形態におけるイネーブル信号生成回路の構成を示す回路図である。 第４実施形態におけるイネーブル信号生成回路の構成を示す回路図である。 第４実施形態におけるイネーブル信号生成回路の動作を示すタイミングチャートである。 第５実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、第１クロック信号ＣＫ＋がハイレベル電位、第２クロック信号ＣＫ−がローレベル電位のときの電流の流れを示す。 第５実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、第１クロック信号ＣＫ＋がローレベル電位、第２クロック信号ＣＫ−がハイレベル電位のときの電流の流れを示す。 第５実施形態のＤＣ−ＤＣ変換回路に適用されるイネーブル信号生成回路の構成を示す回路図である。 第５実施形態のイネーブル信号生成回路の動作を示すタイミングチャートである。 第５実施形態のイネーブル信号生成回路を適用したときのＤＣ−ＤＣ変換回路の動作を示すタイミングチャートである。 別の比較例のＤＣ−ＤＣ変換回路の動作を示すタイミングチャートである。

符号の説明

１，２…ＤＣ−ＤＣ変換部
ＶＤＤ…第１基準電圧源
ＧＮＤ…第２基準電圧源
Ｎ１…第１のＮ型薄膜トランジスタ
Ｎ２…第２のＮ型薄膜トランジスタ
Ｎ３…第３のＮ型薄膜トランジスタ
Ｎ４…第４のＮ型薄膜トランジスタ
Ｎ５，Ｎ６…スイッチ素子
Ｐ１…第１のＰ型薄膜トランジスタ
Ｐ２…第２のＰ型薄膜トランジスタ
Ｐ３…第３のＰ型薄膜トランジスタ
Ｐ４…第４のＰ型薄膜トランジスタ
Ｐ５，Ｐ６…スイッチ素子
Ｄ１，Ｄ２…ダイオード
Ｒ１…第１抵抗素子
Ｒ２…第２抵抗素子
Ｃ１〜Ｃ６…キャパシタ
ＳＷ１〜ＳＷ７…スイッチ素子
ＬＳ…レベルシフト回路

Claims (5)

1. チャージポンプ型のＤＣ−ＤＣ変換部と、
   前記ＤＣ−ＤＣ変換部の出力電圧を取り出すためのキャパシタと、
   前記ＤＣ−ＤＣ変換部の出力段と前記キャパシタとの間に接続されたスイッチ素子と、
   前記キャパシタの端子間電圧と基準電圧とを比較し、この比較結果に基づいて前記スイッチ素子のオンオフを制御するイネーブル信号を生成するイネーブル信号生成回路と、
   を有し、
   前記ＤＣ−ＤＣ変換部は昇圧型であって、
   前記イネーブル信号生成回路は、前記端子間電圧が基準電圧よりも大きな値である場合に、前記スイッチ素子をオフさせるイネーブル信号を生成するものであり、
   前記イネーブル信号生成回路は、
   前記キャパシタの端子間電圧を分圧するための第１抵抗素子および第２抵抗素子と、
   第１抵抗素子と第２抵抗素子の接続点に一端が接続された第１スイッチ素子と、
   第１スイッチ素子の他端に一端が接続された容量素子と、
   第１スイッチ素子と前記容量素子との接続点に一端が接続された第２スイッチ素子と、
   第２スイッチ素子の他端に接続された基準電圧源と、
   前記容量素子の他端に接続された第１インバータ素子と、
   第１インバータ素子の入力端子と出力端子の間に接続された第３スイッチ素子と、
   第１インバータ素子の出力端子に一端が接続された第４スイッチ素子と、
   第４スイッチ素子の他端に接続された第２インバータ素子と、
   第４スイッチ素子、第２インバータ素子の接続点とグランド端子との間に接続された第５スイッチ素子と、
   第２インバータの出力電圧をレベルシフトしてイネーブル信号として出力するレベルシフト回路と、を有し、
   比較準備期間に第２スイッチ素子、第３スイッチ素子、第５スイッチ素子をオンさせるとともに第１スイッチ素子、第４スイッチ素子をオフさせ、比較・結果出力期間に第１スイッチ素子、第４スイッチ素子をオンさせるとともに第２スイッチ素子、第３スイッチ素子、第５スイッチ素子をオフさせることを特徴とするＤＣ−ＤＣ変換回路。
2. チャージポンプ型のＤＣ−ＤＣ変換部と、
   前記ＤＣ−ＤＣ変換部の出力電圧を取り出すためのキャパシタと、
   前記ＤＣ−ＤＣ変換部の出力段と前記キャパシタとの間に接続されたスイッチ素子と、
   前記キャパシタの端子間電圧と基準電圧とを比較し、この比較結果に基づいて前記スイッチ素子のオンオフを制御するイネーブル信号を生成するイネーブル信号生成回路と、
   を有し、
   前記ＤＣ−ＤＣ変換部は降圧型であって、
   前記イネーブル信号生成回路は、前記端子間電圧が基準電圧よりも小さな値である場合に、前記スイッチ素子をオフさせるイネーブル信号を生成するものであり、
   前記イネーブル信号生成回路は、
   前記キャパシタの端子間電圧を分圧するための第１抵抗素子および第２抵抗素子と、
   第１抵抗素子と第２抵抗素子の接続点に一端が接続された第１スイッチ素子と、
   第１スイッチ素子の他端に一端が接続された容量素子と、
   第１スイッチ素子と前記容量素子との接続点に一端が接続された第２スイッチ素子と、
   第２スイッチ素子の他端に接続された基準電圧源と、
   前記容量素子の他端に接続された第１インバータ素子と、
   第１インバータ素子の入力端子と出力端子の間に接続された第３スイッチ素子と、
   第１インバータ素子の出力端子に一端が接続された第４スイッチ素子と、
   第４スイッチ素子の他端に接続された第２インバータ素子と、
   第４スイッチ素子、第２インバータ素子の接続点と電圧源との間に接続された第５スイッチ素子と、
   第２インバータの出力電圧をレベルシフトしてイネーブル信号として出力するレベルシフト回路と、を有し、
   比較準備期間に第２スイッチ素子、第３スイッチ素子、第５スイッチ素子をオンさせるとともに第１スイッチ素子、第４スイッチ素子をオフさせ、比較・結果出力期間に第１スイッチ素子、第４スイッチ素子をオンさせるとともに第２スイッチ素子、第３スイッチ素子、第５スイッチ素子をオフさせることを特徴とするＤＣ−ＤＣ変換回路。
3. 前記イネーブル信号生成回路は、第１スイッチ素子と第４スイッチ素子との間に、前記容量素子、第１インバータ素子、第３スイッチ素子を備えた増幅器を複数段備えたことを特徴とする請求項１又は２記載のＤＣ−ＤＣ変換回路。
4. 第２抵抗素子とグランド端子との間に接続されたスイッチ素子を備え、
   第１スイッチ素子をオンさせるときに当該スイッチ素子をオンさせることを特徴とする請求項１又は２記載のＤＣ−ＤＣ変換回路。
5. 前記の各スイッチ素子のオンオフに代えて、比較準備期間に第１スイッチ素子、第３スイッチ素子、第５スイッチ素子をオンするとともに第２スイッチ素子、第４スイッチ素子をオフさせ、比較・結果出力期間に第２スイッチ素子、第４スイッチ素子をオンさせるとともに、第１スイッチ素子、第３スイッチ素子、第５スイッチ素子をオフさせることを特徴とする請求項１又は２記載のＤＣ−ＤＣ変換回路。

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