近年のLSIの大規模化や高集積化に伴い、テスト品質の向上を目的としたLSIテスト容易化手法の重要性が益している。 LSIテスタ装置による故障検出率の向上は、製品の品質に直接的に関わることから、故障検出率の向上が重要課題となっている。 信号の変化がフリップフロップ間のパス上を規定時間内に伝わらない故障、すなわち遅延故障(Delay Fault)の検出率の向上が、特に重要課題である。
また、LSIの大規模化は搭載する機能の複雑化を招いており、それに伴うテストの難易度や製品出荷テストコストの増加を回避するために設けられた付加回路やテスト専用端子などのオーバヘッドを最小化できる効率的なテスト設計手法が望まれる。
そこで、先の遅延故障をテストする手法として、スキャンテスト方式を利用した遷移遅延故障(Transition Delay Fault)テストがあり、以下に説明する。 図1、即ち1はスキャンクロック分配システムを示し、LSIテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の典型的な構成例を示している。
更に、この構成例ではマルチクロックドメインを有し、且つクロックドメイン毎に異なるクロック周波数で動作する。 30、31、32はCTS(Clock Tree Synthesis)バッファであり、クロックツリー合成により各クロックドメインに帰属する同期回路へ分配されるクロック信号のスキューを最小限に抑えたクロックツリーを構成するバッファ郡を表します。
10、11、12は、各々が2分の1、4分の1、8分の1の分周器を示し、同一のクロック信号を源泉として位相同期が取られた分周信号を出力する。 2はPLL(Phase Locked Loop)回路を示し、本回路が発振するクロック信号が分周器10、11、12の各々に共通するクロック信号の源泉となる。
なお、N1はノードを示し、特にPLL回路2が発信するクロック信号を分周器10、11、12の各々へ分配する分岐点をも表します。
20、21、22は通常動作モードとスキャンモードとで切り替えられるセレクタであり、分周器20、21、22の各々の後段に配置される。 SMはスキャンモード信号、SC0、SC1、SC2はLSI外部から供給されるスキャンクロック信号を示す。
スキャンモード信号SMがLowのときにスキャンクロック分配システム1は通常動作モードに入り、分周器10、11、12の各々が出力する分周信号を選択的にCSTバッファ30、31、32の各々へ入力する。 他方、スキャンモード信号SMがHighのときにはスキャンモードに入り、スキャンクロック信号SC0、SC1、SC2の各々を選択的にCSTバッファ30、31、32の各々へ入力する。
このように、通常動作モードとスキャンモードとの間でクロック信号の供給源が異なるが、クロック信号をクロックドメインの末端にある同期回路へ分配するための基幹経路であるクロックツリー及びCTSバッファを共有化する構成を有する。
なお、N10、N11、N12、並びにN20、N21、N22はノードを示し、特にセレクタ20、21、22の各々の入力端子の直前を表します。
40、41、42はスキャンフリップフロップ(以下「スキャンFF」とも言う)を示し、各々が異なるクロックドメインに帰属する同期回路であり、具体的にはCTSバッファ30、31、32の各々が分配するクロック信号により同期が取られる。
また、N30、N31、N32はノードを示し、特にスキャンFF40、41、42のクロック入力端子の直前を表します。
従来の技術に拠れば、マルチクロックドメインを有するLSIのスキャンクロック分配システムにおけるスキャンクロック信号は、クロックドメイン毎に異なる外部端子から供給されていた。
ここで更に、図1に示したスキャンクロック分配システム1の構成の説明を付け加えておく。 TMはテストモード信号、SIはスキャンイン入力信号、SOはスキャンアウト出力信号を示す。
スキャンFF40、41、42は、セレクタを介してデータが入力されるD型フリップフロップにより構成され、このセレクタはスキャンシフトモードとスキャンキャプチャシフトモードとに切り替えられる。
50、51、52、59は、スキャンモードにおける被テスト対象である組合せ回路、70、71はインバータ、60、61はロックアップラッチを示す。 ロックアップラッチ60、61は、スキャンFF40、41、42から成るスキャンクチェインの各々の合間に挿入され、且つこの態様を更に詳述するならば、マルチクロックドメインにおいて異なるクロックドメインに帰属する二つのスキャンFFの合間に挿入される。
また、N40、N41、N42はノードを示し、特にスキャンFF40、41、42のデータ出力端子の直後を表します。 同様に、N50、N51、N52、N59もノードを示し、特に組合せ回路50、51、52、59のデータ出力端子の直後を表します。
スキャンモード信号SMがHigh、即ちスキャンモードに入り、且つテストモード信号TMがHighのときにスキャンクロック分配システム1はスキャンシフトモードに入り、スキャンFF40、41、42で構成されたスキャンクチェインによるシフトレジスタ動作、即ちスキャンシフト動作を行う。
他方、スキャンモード(スキャンモード信号SMがHigh)、且つテストモード信号TMがLowのときにはスキャンキャプチャモードに入り、そしてスキャンFF40、41、42はノードN59、N50、N51に現れている組合せ回路59、50、51の各々の出力信号をノードN40、N41、N42へと同期出力する、いわゆるラウンチ(Launch)動作を行い、更に続けてスキャンFF41、42は、先の同期出力によりノードN40、N41に現れた出力信号に基づき、ノードN50、N51に現れる組合せ回路50、51の演算結果としての出力信号を、スキャンFF41、42のそれ自身にラッチする、いわゆるキャプチャ(Capture)動作を行う。 なお、これら動作はタイミングチャートを用いて詳細を後述する。
図2は、図1のスキャンクロック分配システム1が通常動作モード(SM=“Low”、且つTM=“Low”)にある場合のタイミングチャートを示す。
PLL回路2が発振出力するクロック信号は周期T0を有し、各分周器10、11、12へ分配され、且つ分周された後にノードN10、N11、N12へ達する。 このとき、各分周信号は周期2T0、4T0、8T0を有し、且つ分岐点であるノードN1を基点に遅延時間tDV0、tDV1、tDV2を要する。 更に各分周信号は、クロックツリーを構成するCTSバッファ30、31、32を介してマルチクロックドメインの各同期回路(この例においては、各スキャンFF40、41、42に相当する)へ分配され、末端のノードN30、N31、N32へ達する。 このとき、ノードN10、N11、N12の各々を基点に遅延時間tCTS0、tCTS1、tCTS2を要する。
このように、マルチクロックドメインを構成する各クロックドメイン末端にある同期回路であるスキャンFF40、41、42へのクロック分配は、ノードN1を基点に各々が固定の遅延時間でクロックが到達する態様、即ち位相同期が取れたLSI設計が成される。
具体的なデータ授受の同期動作として、先ずスキャンFF40はクロックエッジ2Aを基点にノードN59に現れた信号をキャプチャし、且つ遅延時間tFF0を経て組合せ回路50へラウンチする。 次に、組合せ回路50は遅延時間tCM0を経てノードN50、即ち次段のスキャンFF41へデータを送る。 そこで、スキャンFF41はセットアップ時間マージンtSETUPを確保しつつ、クロックエッジ2Bに拠りデータをキャプチャし、これで一連のラウンチ(Launch)動作及びキャプチャ(Capture)動作が完了する。 なお、クロックエッジ2Aの次のクロックエッジに依るデータの遷移及び伝播は、スキャンFF41に対するクロックエッジ2Bのホールド時間マージンtHOLDも確保され得るようにLSI設計が成される。
また、スキャンFF42にとってのクロックエッジ2Bとクロックエッジ2Cとの関係は、先のスキャンFF41のクロックエッジ2Aとクロックエッジ2Bとの関係に等しい。 ここで、遅延時間tFF1はスキャンFF42のクロックエッジ2Bに対しデータをラウンチする時間であり、遅延時間tCM1は組合せ回路51の伝播時間である。 なお、セレクタ20、21、22は同一の回路を用い、従って同一の遅延時間を有するので、クロックドメイン間の相対的な位相同期の関係が崩れることはない。 そこでセレクタ20、21、22の遅延時間は、図1に関わるタイミングチャート上において零として省略する。
他方、図3はスキャンモード(SM=“High”)、且つスキャンキャプチャモード(TM=“Low”)にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートを示す。 特に、LSI外部から供給されるスキャンクロック信号SC0、SC1、SC2は信号間の位相同期が取られた理想状態を前提としている。
そして、各スキャンクロック信号SC0、SC1、SC2は周期2T0、4T0、8T0を有し、且つ各々のLSI外部から供給される外部端子を基点に遅延時間tSC0、tSC1、tSC2を要して、ノードN20、N21、N22へ達する。 この後、各スキャンクロック信号は、通常動作モードと同様に、CTSバッファ30、31、32を介してマルチクロックドメインの各スキャンFF40、41、42へ分配され、末端のノードN30、N31、N32へ達する。
このとき、ノードN20、N21、N22の各々を基点とするノードN30、N31、N32までの遅延時間は、セレクタ20、21、22を共有しているため、先のノードN10、N11、N12を基点とする遅延時間tCTS0、tCTS1、tCTS2と等値となる。 更に、ノードN1からノードN10、N11、N12までの遅延時間tDV0、tDV1、tDV2の相対的な関係と、遅延時間tSC0、tSC1、tSC2の相対的な関係とが、等価となるようにLSI設計へ反映させることができたと仮定するならば、図2におけるスキャンFF41のクロックエッジ2Aとクロックエッジ2Bとの関係は、図3におけるスキャンFF41のクロックエッジ3Aとクロックエッジ3Bとの関係に、セットアップ時間マージン及びホールド時間マージンなどの動作余裕度時間の関係において等価となる。 同様に、図2におけるスキャンFF42のクロックエッジ2Bとクロックエッジ2Cとの関係は、図3におけるスキャンFF42のクロックエッジ3Bとクロックエッジ3Cとの関係に等価となる。
具体的なデータ授受の同期動作として、先ずスキャンFF40はクロックエッジ3Aを基点にノードN59に現れた信号をキャプチャし、且つ遅延時間tFF0を経て組合せ回路50へラウンチする。 次に、組合せ回路50は遅延時間tCM0を経てノードN50、即ち次段のスキャンFF41へデータを送る。 そこで、スキャンFF41はセットアップ時間マージンtSETUPを確保しつつ、クロックエッジ3Bに拠りデータをキャプチャし、これで一連のラウンチ(Launch)動作及びキャプチャ(Capture)動作が完了する。 なお、クロックエッジ3Aの次のクロックエッジに依るデータの遷移及び伝播は、スキャンFF41に対するクロックエッジ3Bのホールド時間マージンtHOLDも確保される。 また、スキャンFF42にとってのクロックエッジ3Bとクロックエッジ3Cとの関係は、先のスキャンFF41のクロックエッジ3Aとクロックエッジ3Bとの関係に等しい。 ここで、遅延時間tFF1はスキャンFF42のクロックエッジ3Bに対しデータをラウンチする時間であり、遅延時間tCM1は組合せ回路51の伝播時間である。
このように図3においては、フリップフロップ間のパス上を信号変化が伝わる時間、すなわち遅延時間tCM0や遅延時間tCM1が規定の時間内に伝播し、正常なラウンチ動作とキャプチャ動作が行われている。 つまり、製品として遷移遅延故障を起こしていない正常なLSIであるとテスト判定できる。 これら一連のテストが、すなわちスキャンテスト方式を利用した遷移遅延故障テストである。
この他の従来技術として、マルチクロックドメインを有するLSIのテスト方法に係る特許文献1及び2がある。
特開2003−270301号公報(図1、図17)
特開2005−026335号公報(図1)
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
実施の形態1.
図5、即ち101はスキャンクロック分配システムを示し、本発明の実施の形態1からなるLSIテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の構成を示す。 ノードN13、N14、N15以降に示されたスキャンFF、組合せ回路の接続関係は図1で示したものと同一である。 但し、ロックアップラッチ60、61及びインバータ70、71は削除され、従ってスキャンFF40、41、42から成るスキャンクチェインは図1に示したスキャンチェイン列と順番を同一としつつロックアップラッチを含まない構成を成している。 なおロックアップラッチが不要となる理由は本発明に因る効果であり、後述する。
2はクロック発生源であるPLL回路、10は2分の1の分周器、SMはスキャンモード信号を示し、何れも図1で示したものと同一である。 23は通常動作モードとスキャンモードで切り替えられるセレクタ、SCKはLSI外部から供給される唯一のスキャンクロック信号を示す。 スキャンクロック信号SCKとPLL回路2が発振するクロック信号は、各々がノードN23、N2を介してセレクタ23に入力されノードN3へ出力される。 111、112は分周比切替付き分周器であり、後に図6、8で各々の構成を、図7、9で動作を説明する。 なおノードN3は、スキャンクロック信号SCKまたはとPLL回路2のクロック信号が分岐し、2分の1分周器10、分周比切替付き分周器111、112の各々へ分配される分岐点でもある。
そこで、図6を用いて分周比切替付き分周器111の構成を説明する。 206、207はフリップフロップ回路であり、202のNAND回路や203の反一致回路を介したシフトレジスタ構成を基本とする。 同様に、図8は分周比切替付き分周器112の構成を示し、306、307、308はフリップフロップ回路であり、302のNAND回路、303の反一致回路、304のAND回路や305の一致回路を介したシフトレジスタ構成を基本とする。 なお、201、301は否定回路であり、分周比切替え信号が入力される。
図7を用いて分周比切替付き分周器111の動作を説明する。 分周比切替え信号がLowのとき、分周比切替付き分周器111の分周クロック出力信号は、クロック入力信号に対し4分の1に分周された信号となる。 そして、フリップフロップ回路206、207が共にLowを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、4分の1分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。 他方、分周比切替え信号がHighのとき、分周比切替付き分周器111の分周クロック出力信号は、クロック入力信号に対し2分の1に分周された信号となる。 フリップフロップ回路206、207が共にLowを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、2分の1分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。 分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が4分の1分周であろうと2分の1分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路207の遅延時間tFF7により決定されることである。
同様に、図9を用いて分周比切替付き分周器112の動作を説明する。 分周比切替え信号がLowのとき、分周比切替付き分周器112の分周クロック出力信号は、クロック入力信号に対し8分の1に分周された信号となる。 そして、フリップフロップ回路306、307、308が共にLowを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、8分の1分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。 他方、分周比切替え信号がHighのとき、分周比切替付き分周器112の分周クロック出力信号は、クロック入力信号に対し2分の1に分周された信号となる。 フリップフロップ回路306、307、308が共にLowを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、2分の1分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。 分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が8分の1分周であろうと2分の1分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路308の遅延時間tFF8により決定されることである。
そこで更に、図5における分周比切替付き分周器111、112に関わる構成の説明を追加する。 分周器111、112の各々のクロック入力信号はノードN3から分岐されたクロック信号を入力し、分周比切替え信号はスキャンモード信号SMを入力する構成であり、また出力された分周クロック出力信号は各々がノードN14、N15を介しCTSバッファ31、32へ入力される構成である。 セレクタ23の遅延時間は、図1に関わるタイミングチャート上において適用したように、零として省略する。
なお図示してはいないが、フリップフロップ回路206、207、306、307、308を共に且つ同時にリセットするための信号を各々に供給する回路を設けてもよい。 そのリセット信号は、また更に2分の1分周器10へも供給することにより、全てのクロックドメインを一括にリセット状態にすると共に、ノードN3に供給されたクロック信号の最初の立ち上がりエッジに対し、各々のクロックドメインへ供給される分周クロック出力信号も立ち上りエッジを出力するようなスキャンクロック分配システム101の全体に亘る位相同期状態が得られる。
次に、本発明の実施の形態1からなるスキャンクロック分配システム101の動作を説明する。 図10はスキャンクロック分配システム101が通常動作モード(SM=“Low”、且つTM=“Low”)にある場合のタイミングチャートを示す。
PLL回路2が発振出力するクロック信号は周期T0を有し、2分の1分周器10及び分周比切替付き分周器111、112へ分配される。 このとき、分周比切替付き分周器111、112は、各々が分周比4分の1と分周比8分の1を有する分周器として働く。 従って、ノードN13、N14、N15へ達する分周信号は、各々が周期2T0、4T0、8T0を有し、且つ分岐点であるノードN3を基点に遅延時間tDV0、tDV3、tDV4を有する。 なお、遅延時間tDV3、tDV4は、各々が図7に示した遅延時間tFF7と図9に示した遅延時間tFF8に等しい。
ノードN13、N14、N15以降の遅延時間は、図2で示したノードN10、N11、N12以降の遅延時間の関係と同一である。 スキャンFF40、41、42へのクロック分配がノードN3を基点に各々が固定の遅延時間でクロックが到達する態様、即ち位相同期が取れたLSI設計が成される。
その結果、クロックエッジ2Aに対するクロックエッジ2Bとの関係は、クロックエッジ10Aに対するクロックエッジ10Bとの関係に等しくなる。 同様に、クロックエッジ2Bに対するクロックエッジ2Cとの関係は、クロックエッジ10Bに対するクロックエッジ10Cとの関係に等しくなる。
図11はスキャンモード(SM=“High”)、且つスキャンキャプチャモード(TM=“Low”)にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートを示す。
唯一のスキャンクロック信号SCKは周期T1を有し、且つLSI外部から供給される外部端子を基点に遅延時間tSCKを要してノードN23へ、更にセレクタ23を介して分岐点であるノードN3に達した後に、2分の1分周器10及び分周比切替付き分周器111、112へ分配される。 このとき、分周比切替付き分周器111、112は、共に分周比2分の1を有する分周器として働き、ノードN13、N14、N15へ達する分周信号は全て周期2T1を有する。
このように、マルチクロックドメインを有するLSIのスキャンクロック分配システムにおいて、外部端子からLSIテスタ装置で供給するスキャンクロック信号を唯一本に集約化することにより、LSIテスタ装置が発生する信号間のスキューがマルチドメイン毎のスキャンクロックの間に投影される態様、それ自体を排除できる。 これにより、スキャンクロック信号の間のスキューがスキャンシフトモードにもたらす影響を回避するために設ける必要があったロックアップラッチが不要となる。 また、テスト専用端子と設けられたスキャンクロック信号の外部入力端子を削減できるので、テストのオーバヘッドを最小化できる効率的なテスト設計手法と言える。
図7及び9で説明したように、分周比切替付き分周器111、112は分周比切替え信号の状態に依存せずに、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延時間が等しくなるような態様の造り込みを実現している。 これにより、ノードN3を基点とする末端のノードN30、N31、N32までに至るクロック信号の遅延時間並びに相対的な位相同期状態の関係は、分周比切替付き分周器111、112の分周比切替え信号、即ちスキャンモード信号SMに依存せず、延いては通常動作モードとスキャンキャプチャモードの何れの状態に在るかに関わらず等しくできる。
図3のタイミングチャートを説明したときに述べたように、ノードN1からノードN10、N11、N12までの遅延時間tDV0、tDV1、tDV2の相対的な関係と、遅延時間tSC0、tSC1、tSC2の相対的な関係とが、等価となるようにLSI設計へ反映させることができる前提において従来技術は成立していたが、本発明に拠ればLSI設計において通常動作モードとスキャンキャプチャモードとの間で遅延時間を合わせ込む必要性がなくなる。
今少し図11に示したタイミングチャートに追加の説明をすれば、先ずスキャンFF40はクロックエッジ11Aを基点にノードN59に現れた信号をキャプチャし、且つ遅延時間tFF0を経て組合せ回路50へラウンチする。 次に、組合せ回路50は遅延時間tCM0を経てノードN50、即ち次段のスキャンFF41へデータを送る。 そこで、スキャンFF41はセットアップ時間マージンtSETUPを確保しつつ、クロックエッジ11Bに拠りデータをキャプチャし、これで一連のラウンチ(Launch)動作及びキャプチャ(Capture)動作が完了する。 なお、クロックエッジ11Aの次のクロックエッジに依るデータの遷移及び伝播は、スキャンFF41に対するクロックエッジ11Bのホールド時間マージンtHOLDも確保される。 また、スキャンFF42にとってのクロックエッジ11Dとクロックエッジ11Eとの関係は、先のスキャンFF41のクロックエッジ11Aとクロックエッジ11Bとの関係に等しい。
上述したスキャンFF40のラウンチ動作乃至スキャンFF41のキャプチャ動作の一連に必要なパタン数に関し、図10の通常動作モードと図11のスキャンキャプチャモードとを比較する。 図10において、クロックエッジ10B(キャプチャ動作のためのクロック)の1周期前のクロックエッジと位相同期を取る必要があるクロックエッジ10Aの1周期前のクロックエッジが第1基準点となり、クロックエッジ10Bと位相同期の関係にあるクロックエッジ10Aの1周期後のクロックエッジが第2基準点となる。 周期T0をパタン単位とすれば、この第1基準点乃至第2基準点のパタン数は4パタンである。 他方、図11において、クロックエッジ11B(キャプチャ動作のためのクロック)の1周期前のクロックエッジと位相同期を取る必要があるクロックエッジ11Aが第1基準点となり、クロックエッジ11Bと位相同期の関係にあるクロックエッジ11Aの1周期後のクロックエッジが第2基準点となる。 周期T1をパタン単位とすれば、この第1基準点乃至第2基準点のパタン数は2パタンである。 すなわち、スキャンキャプチャモードにおいて、異なるクロックドメイン間に供給するスキャンクロック信号の分周比を統一したことに因り、発生すべきパタン数を削減することが可能となる。 図5で示したスキャンクロック分配システムでは、通常動作モードにおいて最小の分周比を有する2分の1分周器10の分周比2に統一しており、つまり分周比切替付き分周器111、112はスキャンキャプチャモードにおいて分周比2に統一するようにスキャンモード信号SMにより制御されることになる。
また図11においては、フリップフロップ間のパス上を信号変化が伝わる時間、すなわち遅延時間tCM0や遅延時間tCM1が規定の時間内に伝播し、正常なラウンチ動作とキャプチャ動作が行われている。 そこで更に、これら一連の遷移遅延故障テストが正常と判定される限界まで周期T1を狭めた時に得られる、スキャンFF40とFF41との間、並びにスキャンFF41とFF42との間のパス上を伝わる信号変化の時間が、即ち遅延時間tCM0並びに遅延時間tCM1に各々が全く等しくなる。
以上のようにして、異なるクロックドメインに帰属するスキャンFFへ分配されるクロック信号の位相同期関係が、通常動作モードとスキャンキャプチャモードとの間で完全に一致させることができ、つまりスキャンテスト方式を利用した正確な遷移遅延故障テストが可能となる。
実施の形態2.
図12、即ち201はスキャンクロック分配システムを示し、本発明の実施の形態2からなるLSIテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の構成を示す。
43、45、46はスキャンFFを示し、スキャンFF45,46は同一のクロックドメインに帰属し、スキャンFF43のみ異なるクロックドメインに帰属する同期回路であり、具体的には前者はCTSバッファ35が、後者はCTSバッファ33が、分配するクロック信号により同期が取られる。 また、N33、N35はノードを示し、特に前者はスキャンFF43のクロック入力端子の直前を表し、後者はスキャンFF45、46のクロック入力端子の直前を表します。 TMはテストモード信号、SIはスキャンイン入力信号、SOはスキャンアウト出力信号を示す。 スキャンFF43、45、46は、セレクタを介してデータが入力されるD型フリップフロップにより構成され、このセレクタはスキャンシフトモードとスキャンキャプチャシフトモードとに切り替えられる。 53、55、56、58は、スキャンモードにおける被テスト対象である組合せ回路を示す。 また、N43、N45、N46はノードを示し、特にスキャンFF43、45、462のデータ出力端子の直後を表します。 同様に、N53、N54ノードを示し、特に組合せ回路53のデータ出力端子の直後を表し、N58は組合せ回路58のデータ出力端子の直後を表します。
2はクロック発生源であるPLL回路、SMはスキャンモード信号を示し、何れも図1で示したものと同一である。 24は通常動作モードとスキャンモードで切り替えられるセレクタ、SCKはLSI外部から供給される唯一のスキャンクロック信号を示し、スキャンクロック信号SCKとPLL回路2が発振するクロック信号は、各々がノードN24、N4を介してセレクタ24に入力されノードN5へ出力される。 分周比切替付き分周器111は既に図6で構成を、図7で動作を説明した通りである。 113も分周比切替付き分周器であり、図13で構成を、図14、15で動作を説明する。 なおノードN5は、スキャンクロック信号SCKまたはとPLL回路2のクロック信号が分岐し、2分の1分周器10、分周比切替付き分周器111、112の各々へ分配される分岐点でもある。
図13は分周比切替付き分周器113の構成を示し、406、407、408はフリップフロップ回路であり、402のNAND回路、403の反一致回路、404のAND回路や405の一致回路を介したシフトレジスタ構成を基本とする。 なお、401は否定回路、409はNAND回路であり、分周比切替え信号が入力される。
そこで先ず、図14を用いて分周比切替付き分周器113の動作を説明する。 分周比切替え信号Bの信号に関わらず、分周比切替え信号AがLowのとき、分周比切替付き分周器113の分周クロック出力信号は、クロック入力信号に対し8分の1に分周された信号となる。 そして、フリップフロップ回路406、407、408が共にLowを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、8分の1分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。 分周比切替え信号A、Bが共にHighのとき分周比切替付き分周器113の分周クロック出力信号は、クロック入力信号に対し2分の1に分周された信号となる。 同様に、フリップフロップ回路406、407、408が共にLowを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、2分の1分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。 更に、図15において、分周比切替え信号AがHigh、且つ分周比切替え信号BがLowのとき、分周比切替付き分周器113の分周クロック出力信号は、クロック入力信号に対し4分の1に分周された信号となる。 同様に、フリップフロップ回路406、407、408が共にLowを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、4分の1分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。 これら分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が8分の1分周であろうと2分の1分周であろうと、また4分の1分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路408の遅延時間tFF8により決定されることである。
そこで更に、図12における分周比切替付き分周器113、111に関わる構成の説明を追加する。 分周器113、111の各々のクロック入力信号はノードN5から分岐されたクロック信号を入力し、出力された分周クロック出力信号は各々がノードN16、N17を介しCTSバッファ33、35へ入力される構成である。 分周器111の分周比切替え信号はスキャンモード信号SMを入力し、分周器113の分周比切替え信号A、Bはスキャンモード信号SM及びテストモード信号TMの各々を入力する構成である。 なお、セレクタ24の遅延時間は、図1に関わるタイミングチャート上において適用したように、零として省略する。
なお図示してはいないが、フリップフロップ回路406、407、408及び分周器111を構成するフリップフロップ回路206、207は共に且つ同時にリセットするための信号を各々に供給する回路を設けてもよい。 これにより、そのリセット信号は、全てのクロックドメインを一括にリセット状態にすると共に、ノードN5に供給されたクロック信号の最初の立ち上がりエッジに対し、各々のクロックドメインへ供給される分周クロック出力信号も立ち上りエッジを出力するようなスキャンクロック分配システム201の全体に亘る位相同期状態が得られる。
次に、本発明の実施の形態2からなるスキャンクロック分配システム201の動作を説明する。 図16はスキャンクロック分配システム101が通常動作モード(SM=“Low”、且つTM=“Low”)にある場合のタイミングチャートを示す。
PLL回路2が発振出力するクロック信号は周期T0を有し、分周比切替付き分周器113、111へ分配される。 このとき、分周比切替付き分周器113、111は、各々が分周比8分の1と分周比4分の1を有する分周器として働く。 従って、ノードN16、N17へ達する分周信号は、各々が周期8T0、4T0を有し、且つ分岐点であるノードN5を基点に遅延時間tDV6、tDV7を有する。 なお、遅延時間tDV6、tDV7は、各々が図14に示した遅延時間tFF9と図7に示した遅延時間tFF7に等しい。 更に各分周信号は、クロックツリーを構成するCTSバッファ33、35を介してマルチクロックドメインの各同期回路へ分配され、末端のノードN33、N35へ達する。 このとき、ノードN16、N17の各々を基点に遅延時間tCTS3、tCTS4を要する。
具体的なデータ授受の同期動作として、先ずスキャンFF43はクロックエッジ16Aを基点にノードN58に現れた信号をキャプチャし、且つ遅延時間tFF3を経て組合せ回路53へラウンチする。 次に、組合せ回路53は遅延時間tCM3を経てノードN53、即ち次段のスキャンFF45へデータを送ると共に、遅延時間tCM4を経てノードN54、即ち次段のスキャンFF46へデータを送る。 そこで、スキャンFF45はセットアップ時間マージンtSETUPを確保しつつクロックエッジ16Bに拠りデータをキャプチャする。 他方、スキャンFF46もセットアップ時間マージンtSETUPを確保しつつクロックエッジ16BBに拠りデータをキャプチャし、これで一連のラウンチ動作及びキャプチャ動作が完了する。
他方、図17はスキャンモード(SM=“High”)、且つスキャンキャプチャモード(TM=“Low”)にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートと、スキャンモード(SM=“High”)、且つスキャンキャプチャモード(TM=“High”)にある場合、すなわちスキャンシフトモードにあるタイミングチャートと両方を示している。
先ず、スキャンキャプチャモードのタイミングチャート部分の動作を説明する。 唯一のスキャンクロック信号SCKは周期T1を有し、且つLSI外部から供給されてノードN24へ、更にセレクタ24を介して分岐点であるノードN5に達した後に、分周比切替付き分周器113、111へ分配される。 このとき、分周比切替付き分周器113、111は各々が分周比4分の1及び2分の1を有する分周器として働き、ノードN16、N17へ達する分周信号は各々が周期4T1及び2T1を有する。
具体的なデータ授受の同期動作として、先ずスキャンFF43はクロックエッジ17Aを基点にノードN58に現れた信号をキャプチャし、且つ遅延時間tFF3を経て組合せ回路53へラウンチする。 次に、組合せ回路53は遅延時間tCM3を経てノードN53、即ち次段のスキャンFF45へデータを送ると共に、遅延時間tCM4を経てノードN54、即ち次段のスキャンFF46へデータを送る。 そこで、スキャンFF45はセットアップ時間マージンtSETUPを確保しつつクロックエッジ17Bに拠りデータをキャプチャする。 他方、スキャンFF46もセットアップ時間マージンtSETUPを確保しつつクロックエッジ17BBに拠りデータをキャプチャする。
これら一連のラウンチ動作及びキャプチャ動作は先に図16で示した一連の動作と全く相似であり、唯一に異なるものは要するパタン数である。 そこで、スキャンFF43のラウンチ動作乃至スキャンFF45のキャプチャ動作の一連に必要なパタン数に関し、図16の通常動作モードと図17のスキャンキャプチャモードとを比較する。 図16において、周期T0をパタン単位とすれば、クロックエッジ16A乃至クロックエッジ16Bのパタン数は4パタンである。 他方、図17において、周期T1をパタン単位とすれば、クロックエッジ17A乃至クロックエッジ17Bのパタン数は2パタンである。 すなわち、異なるクロックドメイン間に供給するスキャンクロック信号の分周比の相対的な比率の関係に関し、通常動作モードとスキャンキャプチャモードとの間で同一とし、且つ通常動作モードよりもスキャンキャプチャモードにおける分周比を小さくしたことに因り、発生すべきパタン数を削減することが可能となる
次に、スキャンシフトモードのタイミングチャート部分の動作を説明する。 スキャンクロック信号SCKは周期T2を有し、分周比切替付き分周器113、111は共に分周比2分の1を有する分周器として働き、ノードN16、N17へ達する分周信号も共に周期2T2を有する。 従って、スキャンFF43、45、46の各々へ位相同期が取れ、且つ同一の周期を有するクロック信号が供給されることに因り、スキャンFF43、45、46の並びに順番に、且つ1クロック毎に各スキャンFFのデータをシフト動作できる。 更に説明を追加するならば、周期2T2を有し、且つ最小限のパタン数でシフト動作が可能となる。
他の実施の形態.
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
本発明に拠れば、異なるクロックドメインに帰属するスキャンFFへ分配されるクロック信号の位相同期関係が、通常動作モードとスキャンモード(スキャンキャプチャモード又は/およびスキャンシフトモードを含む)との間で完全に一致させることができ、つまりスキャンテスト方式を利用して通常動作モード時を忠実に再現した正確な遷移遅延故障テストが可能となる。
マルチクロックドメインを有するLSIのスキャンクロック分配システムにおいて、外部端子からLSIテスタ装置で供給するスキャンクロック信号を唯一本に集約化することにより、LSIテスタ装置が発生する信号間のスキューがマルチドメイン毎のスキャンクロックの間に投影されることを排除すると共に、マルチドメインに供給する通常動作モード時のクロック信号の根源(Root)となるノード(以下、「ルートノード」と言う)と、スキャンモード(スキャンキャプチャモード又は/およびスキャンシフトモードを含む)のスキャンクロック信号のルートノード(すんわち、図5におけるノードN3、図12におけるN5)を通常動作モードとスキャンモードとの間で共通の分岐点としたことに因る。
そこで他の発明の態様として、クロック信号のルートノードに対し通常動作モードとスキャンモードとの間で供給すべきクロック信号を切り替える観点から、このルートノードへ信号を供給する1つのLSI外部端子を設け、LSI外部から供給すべき通常動作モード時のクロック信号とスキャンクロック信号とを使い分ける態様を採用してもよい。
また、図5に示すセレクタ23又は図12に示すセレクタ24を温存したままに図5のノードN2又は図12のノードN4へ信号供給する1つのLSI外部端子を設けて通常動作モード時のクロック信号を供給してもよい。 他方、図5、12共にLSI外部端子からスキャンクロック信号SCKを供給する態様としているが、スキャンクロック信号を自動発生する装置をLSI内部に設けて、図5のノードN23又は図12のノードN24へ供給する態様としてもよい。
通常動作モードとスキャンモード(スキャンキャプチャモード又は/およびスキャンシフトモードを含む)との間で異なるクロックドメインに帰属するスキャンFFへ分配されるクロック信号の位相同期関係を完全に一致させるために、分周比切替付き分周器は分周比切替え信号の状態に依存せずに等しい遅延値を有する。
実施の形態1や2は自然数且つ偶数の分周比に切り替えが可能なシフトレジスタ構成を基本とする態様を示しているが、奇数や分数の分周比であってもよい。 この場合に、複数の分周器をセレクタやマルチプレクサを用いて切り替える装置の態様としてもよい。