JP2007139631A - 半導体集積回路及び擬似乱数発生回路 - Google Patents

Abstract

【課題】ウェハーレベルでのバーンインテストに対応可能であって、テスト用の回路の設計容易化が見込める半導体集積回路を提供することを目的とする。
【解決手段】バーンインテストモードにおいて、ＰＬＬ回路１の出力クロックを、直接或いは反転回路等のリファレンス入力信号出力回路２を介してＰＬＬ回路１のリファレンス入力端子に供給するとともに、セレクタ３を介してスキャンチェーンを構成する初段のフリップフロップＦＦにデータ入力信号として供給することにより、初段のフリップフロップＦＦから擬似的な乱数を発生させ、回路全体に適切なストレスを印加する。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に擬似的な乱数を発生させて利用する半導体集積回路に関する。また、本発明は、擬似的な乱数を発生する擬似乱数発生回路に関する。

近年、半導体集積回路の大規模化及び同期回路化に伴い、機能記述を用いた論理合成による回路設計法やテストパターンを自動で作成するための方法としてのスキャン設計法が注目されている。また、半導体集積回路の大規模化により、バーンインテストなどの信頼性試験の重要度も増してきている。ところが、大規模な半導体集積回路に対して信頼性試験を行う際、実際のセット機器上で動作する状態を１００％実現することは非常に難しくなっているため、消費電流テスト、バーンインテストなどにおいては、スキャン設計法を利用し回路にストレスを印加していることが少なくない。

スキャン設計法を利用すれば、実動作状態と等価にはならないものの、信頼性試験時において、動作している回路の割合を実動作に近い状態にすることが可能である。このため、十分なストレスをかけずにバーンインテスト等を行ってしまう、といったことを防止する手法として注目されている。

ところで、従来のバーンインテストは、パッケージングされた完成品に対して行っていた。このため、十数種の周波数の異なる信号供給源を組み合わせて複数種の信号を作成し、作成した信号を必要な数だけ設けられた端子に対して供給することにより内部回路を動作させる、というテスト手法を採っていた。回路規模が小さく且つ動作が複雑でない回路に対しては、このような従来のテスト手法にて、実動作に近い信号パターンを実現することができていた。

しかしながら、大量の半導体集積回路のバーンインテストを完成品に対して行う方法に対し、最近ではウェハーレベルでバーンインテストを行う手法も確立されつつあり、完成品に対して適用されていた、必要分の入力端子／出力端子を用意する従来方法では対応が難しくなってきている。ウェハーレベルのバーンインテストにおいては、大量の半導体集積回路チップを同時にテストするため、各々のチップに割り当てられる（各々のチップが使用可能な）端子数は、完成品に対してバーンインテストする場合と比べて遥かに少ないからである。

このようなウェハーレベルでのバーンインテストを考慮した技術が、例えば、下記特許文献１に開示されている。下記特許文献１に記載のテスト回路装置では、ｎ段分のスキャン機能付きフリップフロップ回路の出力信号を入力信号として受ける排他的論理和の組み合わせ回路を設け、その排他的論理和の組み合わせ回路の出力信号をシフトレジスタの初段のスキャン機能付きフリップフロップ回路への入力信号とすることにより、（２ⁿ −１）＋（スキャンチェーンの段数−ｎ）周期の簡易的な疑似乱数発生回路を構成している。そして、この疑似乱数発生回路を用いて、バーンインテストの際に、回路に適切なストレスを与えようとしている。

特開２０００−２２７４５８号公報

上述したように、完成品に対して適用されていた従来のテスト手法では、ウェハーレベルでのバーンインテストに対応することが困難である。

また、上記特許文献１に記載の手法のように、擬似乱数発生回路を構成し、その擬似乱数発生回路をバーンインテスト等に利用する手法は有用ではある。しかしながら、上記特許文献１の手法では、スキャンチェーン回路を設計した後または事前に、テスト専用回路として、煩雑な排他的論理和の組み合わせ回路を追加する必要があり、テスト回路の設計がより複雑になってしまう、という問題があった。

本発明は、上記の点に鑑み、ウェハーレベルでのバーンインテストに対応可能であって、テスト用の回路の設計容易化が見込める半導体集積回路を提供することを目的とする。また、本発明は、そのような半導体集積回路に適用可能な擬似乱数発生回路を提供することを目的とする。

上記目的を達成するために本発明に係る半導体集積回路は、互いに直列に接続されたスキャン機能を有する複数のフリップフロップと前記フリップフロップに挟んで設けられた複数のチェーン内組み合わせ回路とから成るスキャンチェーン保有部を備え、該スキャンチェーン保有部に対してスキャンテストを実施する際、前記複数のフリップフロップを複数段のシフトレジスタとして用いる半導体集積回路において、ＰＬＬ回路と、前記ＰＬＬ回路の出力クロックを反映した信号をデータ入力信号として初段のフリップフロップのデータ入力端子に供給するためのデータ入力信号出力回路と、を備え、乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックを反映した前記信号を前記データ入力信号として前記データ入力端子に供給し、且つ、前記ＰＬＬ回路の出力クロックを反映したリファレンス入力信号を前記ＰＬＬ回路のリファレンス入力端子に供給することにより、前記初段のフリップフロップの出力端子から擬似的な乱数を発生させることを特徴とする。

ＰＬＬ回路の出力クロックを反映した信号をリファレンス入力信号としてＰＬＬ回路のリファレンス入力端子に与えることにより、ＰＬＬ回路の出力クロックの周波数は一定周波数に安定しない。これを利用し、初段のフリップフロップから擬似的な乱数を発生させる。これにより、バーンインテスト等を行う際に、適切なストレスを回路全体に自動的に印加することが可能となる。

また、上記のように構成すれば、擬似的な乱数を発生させるための専用回路を、スキャンチェーン保有部の回路設計の後または事前に、容易に組み込むことが可能である。更に、乱数発生モード以外の動作モードにおいてＰＬＬ回路が他の用途（例えば、フリップフロップの動作クロック生成用途）にも利用可能なことをも考慮すれば、擬似的な乱数を発生させるための専用回路は極めて小規模で済む。

具体的には例えば、乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される。

ＰＬＬ回路の出力クロックを、直接リファレンス入力端子に供給する場合は該出力クロックそのものがリファレンス入力信号となり、反転回路等を介してリファレンス入力端子に供給する場合は反転回路等の出力信号がリファレンス入力信号となる。

また例えば、乱数発生モードにおいて、前記リファレンス入力信号は、１以上の前記フリップフロップの出力信号及び１以上の前記チェーン内組み合わせ回路からの信号の少なくとも一方に基づいて生成される。

乱数発生モードでは、ＰＬＬ回路の出力クロックを反映した信号がデータ入力信号として初段のフリップフロップに供給されるため、各フリップフロップの出力信号並びに各チェーン内組み合わせ回路の出力信号及び内部信号も、ＰＬＬ回路の出力クロックを反映した信号となる。これを考慮し、リファレンス入力信号を、フリップフロップの出力信号などに基づいて生成する。

具体的には例えば、乱数発生モードにおいて、前記フリップフロップの出力信号及び前記チェーン内組み合わせ回路からの信号の何れかが、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される。

また例えば、１以上の前記フリップフロップの出力信号及び１以上の前記チェーン内組み合わせ回路からの信号の少なくとも一方と外部クロックとに応じて出力信号が変化する組み合わせ回路を備え、乱数発生モードにおいて、前記リファレンス入力信号は、その組み合わせ回路の出力信号に基づいて生成される。

また例えば、乱数発生モードにおいて、前記リファレンス入力信号は、最終段のフリップフロップの出力信号に基づいて生成される。

これにより、擬似的な乱数を発生させるための専用回路を極めて容易に組み込むことが可能となる。

また例えば、乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックは、少なくとも他のＰＬＬ回路を介して、前記リファレンス入力端子に供給されるようにしてもよい。

そして例えば、乱数発生モードにおいて、前記データ入力信号は、前記ＰＬＬ回路の出力クロックと前記他のＰＬＬ回路の出力クロックに基づいて生成されるようにしてもよい。

また例えば、前記データ入力信号出力回路は、少なくとも組み合わせ回路を含んで構成される。

また例えば、通常モードにおいて、前記ＰＬＬ回路の前記リファレンス入力端子に一定周波数のクロックを与え、これによって得られる前記ＰＬＬ回路の出力クロックに基づいて各フリップフロップへの動作クロックを生成する。

これにより、ＰＬＬ回路が通常モードにても有効に利用される。逆に言えば、乱数を発生させるための専用回路として別途ＰＬＬ回路を設ける必要はなく、極めて小規模の回路追加にて擬似的な乱数を発生させることが可能である。

また、本発明に係る擬似乱数発生回路は、ＰＬＬ回路と、フリップフロップと、を備え、前記ＰＬＬ回路の出力クロックを反映した信号をデータ入力信号として前記フリップフロップのデータ入力端子に供給し、且つ、前記ＰＬＬ回路の出力クロックを反映したリファレンス入力信号を前記ＰＬＬ回路のリファレンス入力端子に供給することにより、前記フリップフロップの出力端子から擬似的な乱数を発生させることを特徴とする。

具体的には例えば、前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される。

また例えば、前記リファレンス入力信号は、前記フリップフロップの出力信号に応じた信号に基づいて生成される。

ＰＬＬ回路の出力クロックを反映した信号がデータ入力信号としてフリップフロップに供給されるため、フリップフロップの出力信号及びその出力信号に応じた信号（例えば、そのフリップフロップの出力信号に応じて動作する後段回路の出力信号）も、ＰＬＬ回路の出力クロックを反映した信号となる。これを考慮し、リファレンス入力信号を、フリップフロップの出力信号に応じた信号に基づいて生成する。尚、当然のことながら、「前記フリップフロップの出力信号に応じた信号」には、前記フリップフロップの出力信号そのものも含まれる。

具体的には例えば、前記フリップフロップの出力信号に応じた信号は、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される。

また例えば、前記フリップフロップの出力信号に応じた信号と外部クロックとに応じて出力信号が変化する組み合わせ回路を備え、前記リファレンス入力信号は、その組み合わせ回路の出力信号に基づいて生成される。

また例えば、前記ＰＬＬ回路の出力クロックは、少なくとも他のＰＬＬ回路を介して、前記リファレンス入力端子に供給されるようにしてもよい。

そして例えば、前記データ入力信号は、前記ＰＬＬ回路の出力クロックと前記他のＰＬＬ回路の出力クロックに基づいて生成されるようにしてもよい。

また例えば、前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記データ入力端子に供給される。

上述した通り、本発明に係る半導体集積回路によれば、バーンインテスト等を行う際に、適切なストレスを回路全体に自動的に印加することが可能となる。本発明に係る半導体集積回路は、ウェハーレベルでのバーンインテストに対応可能であり、勿論、完成品でのバーンインテストにも対応可能である。また、上述の如く、テスト用の回路の設計容易化が見込める。

＜＜第１実施形態＞＞
以下、本発明の第１実施形態に係る半導体集積回路について説明する。図１は、第１実施形態の半導体集積回路に含まれる一部分（テスト回路）の回路構成図である。

図１の半導体集積回路（テスト回路）は、ＰＬＬ（Phase Locked Loop）回路１、リファレンス入力信号出力回路２、セレクタ（バーンイン／スキャンテスト選択回路）３、複数のスキャン機能付きフリップフロップＦＦ（以下、単に「フリップフロップＦＦ」という）、複数の組み合わせ回路ＣＣ、スキャンテストデータ入力端子４、スキャン／バーンイン切換端子５、通常データ入力端子６、シフト／通常切換端子７、クロック入力端子８及び分周回路９を有して構成される。

各フリップフロップＦＦは互いに直列に接続されており、直列接続されたフリップフロップＦＦ間の夫々に組み合わせ回路ＣＣが１つずつ挟んで設けられている。上記の複数のフリップフロップＦＦと複数の組み合わせ回路ＣＣは、スキャンチェーン保有部を構成している。以下、後の説明にて挙げられる他の組み合わせ回路と明確に区別するために、スキャンチェーン保有部を構成する組み合わせ回路ＣＣを、特にチェーン内組み合わせ回路ＣＣと呼ぶ。

各フリップフロップＦＦは、例えば図１に示す如く、テスト用データ入力端子Ｔからの信号と通常データ入力端子Ｎからの信号をシフト／通常切換端子７からの信号に基づいて択一的に選択出力するセレクタと、該セレクタの出力信号をＤ入力端子（データ入力端子）にて受けるＤ型フリップフロップと、を備えて構成される。各フリップフロップＦＦには、クロック入力端子８を介して共通の動作クロックが供給されている。

セレクタ３の出力信号はテスト用データ入力信号として初段（１段目）のフリップフロップＦＦのテスト用データ入力端子Ｔに与えられ、通常データ入力端子６からの通常データ入力信号は初段のフリップフロップＦＦの通常データ入力端子Ｎに与えられている。

初段のフリップフロップＦＦの出力信号は、２段目のフリップフロップＦＦのテスト用データ入力端子Ｔに直接与えられており、初段のフリップフロップＦＦの出力信号を入力信号として受ける、初段と２段目のフリップフロップＦＦの間に設けられたチェーン内組み合わせ回路ＣＣの出力信号は、２段目のフリップフロップＦＦの通常データ入力端子Ｎに与えられている。

同様に、２段目のフリップフロップＦＦの出力信号は、３段目のフリップフロップＦＦのテスト用データ入力端子Ｔに直接与えられおり、２段目のフリップフロップＦＦの出力信号を入力信号として受ける、２段目と３段目のフリップフロップＦＦの間に設けられたチェーン内組み合わせ回路ＣＣの出力信号は３段目のフリップフロップＦＦの通常データ入力端子Ｎに与えられている。

ｋ（ｋは２以上の整数）を用いて一般化すると、（ｋ―１）段目のフリップフロップＦＦの出力信号は、ｋ段目のフリップフロップＦＦのテスト用データ入力端子Ｔに直接与えられ、（ｋ―１）段目のフリップフロップＦＦの出力信号を入力信号として受ける、（ｋ―１）段目とｋ段目のフリップフロップＦＦの間に設けられたチェーン内組み合わせ回路ＣＣの出力信号はｋ段目のフリップフロップＦＦの通常データ入力端子Ｎに与えられている。

図１の半導体集積回路（テスト回路）は、複数の動作モードにて動作する。その複数の動作モードの中には、通常モードとテストモードが含まれる。

通常モードにおいては、シフト／通常切換端子７を介して通常モード選択信号（例えば、ローレベルの信号）が各フリップフロップＦＦに供給され、各フリップフロップＦＦは、通常データ入力端子Ｎに供給された信号を動作クロックの立ち上がり時点で保持して出力する。

テストモードにおいては、シフト／通常切換端子７を介してテストモード選択信号（例えば、ハイレベルの信号）が各フリップフロップＦＦに供給され、各フリップフロップＦＦは、テスト用データ入力端子Ｔに供給された信号を動作クロックの立ち上がり時点で保持して出力する。つまり、テストモードにおいては、上記の複数のフリップフロップＦＦが複数段のシフトレジスタとして動作する。

シフトレジスタとしても動作可能なフリップフロップＦＦは、スキャン機能付きフリップフロップ（スキャン機能を有するフリップフロップ）と呼ばれる。各フリップフロップＦＦがシフトレジスタとして動作する動作モードを、シフトモードと呼ぶ。本明細書の各実施形態において、テストモードとシフトモードは一致している。シフトレジスタを構成する各フリップフロップＦＦと各フリップフロップＦＦ間の配線は、所謂スキャンチェ−ンを構成している。

テストモードには、スキャンテストを行うためのスキャンテストモードとバーンインテストを行うためのバーンインテストモードとが含まれる。

セレクタ３は、ＰＬＬ回路１の出力信号である出力クロックとスキャンテストデータ入力端子４からのスキャンテスト用データ入力信号とを入力信号として受ける。スキャンテストモードにおいては、スキャンテストモードの選択を表す選択信号（例えば、ローレベルの信号）がスキャン／バーンイン切換端子５を介してセレクタ３に供給され、セレクタ３はスキャンテストデータ入力端子４からのスキャンテスト用データ入力信号を選択して出力する。一方、バーンインテストモードにおいては、バーンインテストモードの選択を表す選択信号（例えば、ハイレベルの信号）がスキャン／バーンイン切換端子５を介してセレクタ３に供給され、セレクタ３はＰＬＬ回路１の出力クロックを選択して出力する。

図２に、ＰＬＬ回路１の内部ブロック図を示す。ＰＬＬ回路１は、位相比較器１１と、ループフィルタ１２と、ＶＣＯ（Voltage Controlled Oscillator）１３と、分周回路１４と、を備えて構成される。

位相比較器１１は、リファレンス入力端子（ＲＥＦ）に供給されるリファレンス入力信号と分周回路１４から出力される帰還信号との位相差を比較し、その位相差を表す信号を出力する。ループフィルタ１２は、位相比較器１１からの信号を平滑化して出力する。ＶＣＯ１３は、ループフィルタ１２からの信号に応じて発振周波数を変化させる可変周波数発振器である。ＶＣＯ１３が発振したクロックは、ＰＬＬ回路１の出力クロックとして出力されると共に分周回路１４に与えられる。分周回路１４は、ＶＣＯ１３からの出力クロックを所定の分周比ｎ（ｎは１以上の任意の数であり、例えば２以上の整数）にて分周し、その分周によって得られた信号を帰還信号として位相比較器１１に与える。

そして、ＰＬＬ回路１は、全体として、位相比較器１１に与えられるリファレンス入力信号と帰還信号の位相及び周波数が一致するように、出力クロックの周波数を制御する。

通常モードにおいては、図示されない発振子などからＰＬＬ回路１のリファレンス入力端子に一定周波数のクロックが与えられる。この場合、その一定周波数のｎ倍の周波数を有する出力クロックがＰＬＬ回路１から安定的に出力される。そして、通常モードにおいては、その安定した出力クロックを分周回路９で分周したクロックが、図示されないセレクタ等を介し、各フリップフロップＦＦの動作クロックとして各フリップフロップＦＦに供給される。

図１は、テストモード（特にバーンインテストモード）における回路動作を説明するための回路図となっており、図１において、ＰＬＬ回路１の出力クロックは、リファレンス入力信号出力回路２を介してリファレンス入力端子に与えられている。テストモードにおいては、一定周波数（例えば、数１００キロヘルツ）の外部クロックがクロック入力端子８を介して各フリップフロップＦＦに動作クロックとして供給される。後述の説明からも明らかとはなるが、この外部クロックはＰＬＬ回路１の出力クロックと非同期となる（後述する他の実施形態においても同様）。以下、特に記述しない限り、バーンテストモードにおける動作の説明を行うものとする（後述する他の実施形態についても同様）。

上記の説明から明らかなように、バーンインテストモードにおいては、ＰＬＬ回路１の出力クロックが、組み合わせ回路であるセレクタ３及び初段のフリップフロップＦＦ内のセレクタを介し、データ入力信号として初段のＤ型フリップフロップのＤ入力端子（データ入力端子）に供給される。尚、セレクタ３またはセレクタ３及び初段のフリップフロップＦＦ内のセレクタは、データ入力信号出力回路を構成する、と考えることができる。

リファレンス入力信号出力回路２は、例えば、ＰＬＬ回路１の出力クロックを反転して出力する反転回路、ＰＬＬ回路１の出力クロックにおける電位変化のタイミングを所定時間だけ遅延させて出力する遅延回路、ＰＬＬ回路１の出力クロックを所定の分周比ｍにて分周して出力する分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）である。ここで、分周比を表すｍは、１以上の任意の数であり、例えば２以上の整数であるが、ｎと異なっていることが望ましい。

通常モードのように、ＰＬＬ回路１のリファレンス入力端子に安定した一定周波数のクロックを与えた場合、ループフィルタ１２の特性等にて定まる所定の時間をかけて、出力クロックの周波数は徐々に増加或いは減少し、最終的に一定周波数にて安定する。しかし、上記のように構成すれば、周波数が安定していない出力クロックを元にリファレンス入力信号が作成されるため、ＰＬＬ回路１の出力クロック（周波数は、例えば数メガヘルツ〜数１０メガヘルツ）の周波数は絶えず変化することになる。

そうすると、初段のフリップフロップＦＦの出力端子からは擬似的な乱数が発生することになる。つまり、バーンインテストの最中において、初段のフリップフロップＦＦの出力信号における“０”または“１”の出現が（ほぼ）無秩序となる。これにより、バーンインテスト時に、チェーン内組み合わせ回路ＣＣを含む回路全体に適切なストレスを自動的に印加することが可能となる。また、適切なストレスを印加するためのバーンインテスト用の専用回路として、単純なセレクタ３及びリファレンス入力信号出力回路２を追加するだけで済む。また更に、そのような専用回路の設計は、スキャンチェーン保有部の回路の設計の後または事前に、容易に行うことができる。

尚、仮に、ＰＬＬ回路１の出力クロックが一定の周波数にて安定している場合は、たとえ該出力クロックと動作クロックの周波数が異なっていたとしても、初段のフリップフロップＦＦの出力信号のパターンは、一定の周期をもった繰り返しパターンとなる（例えば、“００１１０１００１１０１００１１０１・・・”のように“００１１０１”を繰り返す）。そして、初段のフリップフロップＦＦの出力信号のパターンが繰り返しパターンになると、チェーン内組み合わせ回路ＣＣの一部または全部にストレスがかからない場合が生じる。例えば、或るチェーン内組み合わせ回路ＣＣが、連続する３つのフリップフロップＦＦの出力信号を受ける３入力のアンド回路を含んでいた場合、上記繰り返しパターンに“１１１”が存在していなければ、該アンド回路は常にローレベルの出力信号を出力することになり、該アンド回路の後段回路にストレスが全くかからなくなる。このため、適切なストレス印加のために、乱数が求められる。

また、リファレンス入力信号出力回路２における組み合わせ回路とは、ＰＬＬ回路１の出力クロックと他の任意の信号とによって出力信号が変化する回路である。その組み合わせ回路に供給される他の任意の信号として、例えば、外部クロック、１以上のフリップフロップＦＦの出力信号（特に最終段のフリップフロップＦＦの出力信号）、または（及び）、１以上のチェーン内組み合わせ回路ＣＣからの信号などが採用される。ここで、「チェーン内組み合わせ回路ＣＣからの信号」とは、チェーン内組み合わせ回路ＣＣの出力信号（そのチェーン内組み合わせ回路ＣＣを挟む後段側のフリップフロップＦＦの通常データ入力端子Ｎへの信号）、または、そのチェーン内組み合わせ回路ＣＣの内部にて発生する信号（内部信号）である。

また、リファレンス入力信号出力回路２を設ける例を図１に示したが、リファレンス入力信号出力回路２を省略することも可能である。この場合、ＰＬＬ回路１の出力クロックは、そのままＰＬＬ回路１のリファレンス入力端子にリファレンス入力信号として供給されることになる。ＰＬＬ回路１の出力クロックを、直接、リファレンス入力端子に供給した場合でも、リファレンス入力信号と分周回路１４からの帰還信号の位相は一致することがないため、ＰＬＬ回路１の出力クロックの周波数は絶えず変化することになる。

＜＜第２実施形態＞＞
次に、本発明の第２実施形態に係る半導体集積回路について説明する。図３は、第２実施形態の半導体集積回路に含まれる一部分（テスト回路）の回路構成図である。図３において、図１と同一の部分には同一の符号を付してある。

図３の半導体集積回路が図１の半導体集積回路と異なる点は、図１のリファレンス入力信号出力回路２がリファレンス入力信号出力回路２０に置換されている点だけであり、その他の点において、図１及び図３の半導体集積回路は一致しているため、一致点の重複する説明を省略する。

リファレンス入力信号出力回路２０は、スキャンチェーン保有部の最も後段側に位置するフリップフロップＦＦの出力信号、即ち、シフトモードにてシフトレジスタを構成した場合における最終段のフリップフロップＦＦの出力信号を入力信号として受ける。

リファレンス入力信号出力回路２０は、例えば、上記入力信号（リファレンス入力信号出力回路２０への入力信号）を反転して出力する反転回路、上記入力信号における電位変化のタイミングを所定時間だけ遅延させて出力する遅延回路、上記入力信号を所定の分周比にて分周して出力する分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）である。

ＰＬＬ回路１が動作を開始すると、リファレンス入力信号と出力クロックを分周した帰還信号との位相を一致させる方向に出力クロックの周波数が増加または減少していく。この出力クロックの周波数の変動の影響を受けて、初段のフリップフロップＦＦからは（一時的に）擬似的な乱数が得られる。そして、初段のフリップフロップＦＦの出力信号が擬似的な乱数となれば、最終段のフリップフロップＦＦの出力信号も擬似的な乱数となる。この最終段のフリップフロップＦＦの出力信号を元にリファレンス入力信号が作成されるため、ＰＬＬ回路１の出力クロックの周波数は絶えず変化することになり、初段のフリップフロップＦＦからの擬似的な乱数の発生が継続する。

このように、本実施形態のように構成していも、ＰＬＬ回路を含む擬似乱数発生回路が形成され、バーンインテスト時に、チェーン内組み合わせ回路ＣＣを含む回路全体に適切なストレスを自動的に印加することができる。

また、図３の配線状態とは異なるが、最終段以外のフリップフロップＦＦの出力信号、または、何れかのチェーン内組み合わせ回路ＣＣからの信号（出力信号もしくは内部信号）を、リファレンス入力信号出力回路２０への入力信号としてもよい。

初段以外の各フリップフロップＦＦの出力信号や、各チェーン内組み合わせ回路ＣＣの出力信号又は内部信号は、初段のフリップフロップＦＦの出力信号に応じて変化する信号である。このため、初段以外の各フリップフロップＦＦの出力信号や、各チェーン内組み合わせ回路ＣＣの出力信号又は内部信号も、初段のフリップフロップＦＦの出力信号と同じく、ＰＬＬ回路１の出力クロックの周波数の変動を反映して乱数的に変化する。従って、初段のフリップフロップＦＦの出力信号に応じたこれらの信号に基づいてリファレンス入力信号を生成しても、継続的に乱数を発生させることが可能である。

尚、半導体集積回路の設計において、スキャンチェーン保有部の回路形成は、通常、コンピュータを用いて自動的に行われる。そして、その回路形成によって得られた配線図を見て、どの部分に何れのフリップフロップＦＦの出力端子があるかや、どの部分に何れのチェーン内組み合わせ回路ＣＣの出力端子があるかなどを判別することは、煩雑な作業を要し、また、困難であることが多い。このため、図３に示す如く、最終段のフリップフロップＦＦの出力信号をリファレンス入力信号出力回路２０への入力信号として採用することが望ましい。最終段のフリップフロップＦＦの出力信号は、当然に、特定可能だからである。

また、リファレンス入力信号出力回路２０を組み合わせ回路（例えば、ナンド回路）にする場合は、２以上のフリップフロップＦＦの各出力信号に応じて、または、２以上のチェーン内組み合わせ回路ＣＣのからの各信号（各出力信号もしくは各内部信号）に応じてリファレンス入力信号出力回路２０の出力信号が変化するように該組み合わせ回路を形成してもよいし、１以上のフリップフロップＦＦの出力信号及び１以上のチェーン内組み合わせ回路ＣＣのからの信号（出力信号もしくは内部信号）に応じてリファレンス入力信号出力回路２０の出力信号が変化するように該組み合わせ回路を形成してもよい。

また、リファレンス入力信号出力回路２０を設ける例を図３に示したが、リファレンス入力信号出力回路２０を省略することも可能である。この場合、何れかのフリップフロップＦＦの出力信号または何れかのチェーン内組み合わせ回路ＣＣの出力信号もしくは内部信号が、直接、ＰＬＬ回路１のリファレンス入力端子にリファレンス入力信号として供給されることになる。この場合でも、リファレンス入力信号と分周回路１４からの帰還信号の位相は一致することがないため（或いは一致を維持できないため）、ＰＬＬ回路１の出力クロックの周波数は絶えず変化することになる。

＜＜第３実施形態＞＞
次に、本発明の第３実施形態に係る半導体集積回路について説明する。図４は、第３実施形態の半導体集積回路に含まれる一部分（テスト回路）の回路構成図である。図４において、他の図と同一の部分には同一の符号を付してある。

図４の半導体集積回路が図３の半導体集積回路と異なる点は、図３におけるリファレンス入力信号出力回路２０がリファレンス入力信号出力回路２１に置換されている点だけであり、その他の点において、図３及び図４の半導体集積回路は一致しているため、一致点の重複する説明を省略する。

リファレンス入力信号出力回路２１への入力信号の一方は、図３のリファレンス入力信号出力回路２０への入力信号と同じである。リファレンス入力信号出力回路２１は、例えば組み合わせ回路であり、その組み合わせ回路の出力信号は、第２実施形態におけるリファレンス入力信号出力回路２０の組み合わせ回路と同様、１以上のフリップフロップＦＦの出力信号及び１以上のチェーン内組み合わせ回路ＣＣのからの信号（出力信号もしくは内部信号）に応じて変化する。

更に、リファレンス入力信号出力回路２１における組み合わせ回路（例えば、ナンド回路）には、外部クロックも与えられており、その組み合わせ回路の出力信号は、その外部クロックに応じても変化する。該外部クロックは、バーンインテストモードにおける各フリップフロップＦＦの動作クロックと同じものであっても良いし、他のクロックであっても良い。

リファレンス入力信号出力回路２１の出力信号は、ＰＬＬ回路１のリファレンス入力端子に供給される。尚、図４には示していないが、リファレンス入力信号出力回路２１の出力信号を、反転回路、遅延回路、分周回路もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）を介して、ＰＬＬ回路１のリファレンス入力端子に供給するようにしてもよい。

本実施形態のように構成しても、ＰＬＬ回路を含む擬似乱数発生回路が形成され、バーンインテスト時に、チェーン内組み合わせ回路ＣＣを含む回路全体に適切なストレスを自動的に印加することができる。

＜＜第４実施形態＞＞
次に、本発明の第４実施形態に係る半導体集積回路について説明する。図５は、第４実施形態の半導体集積回路に含まれる一部分（テスト回路）の回路構成図である。図５において、他の図と同一の部分には同一の符号を付してある。本実施形態は、複数のＰＬＬ回路が備えられている場合を想定している。

図５の半導体集積回路が図１の半導体集積回路と異なる点は、図１のリファレンス入力信号出力回路２の代わりにリファレンス入力信号出力回路２２が設けられる点と、新たにＰＬＬ回路１ａ及びリファレンス入力信号出力回路２３が設けられている点だけであり、その他の点において、図１及び図５の半導体集積回路は一致しているため、一致点の重複する説明を省略する。

ＰＬＬ回路１ａは、ＰＬＬ回路１と同じものである。そして、ＰＬＬ回路１と１ａは、リファレンス入力信号出力回路２２及び２３を介しつつ、環状に接続されている。具体的には、ＰＬＬ回路１の出力クロックがリファレンス入力信号出力回路２３を介してＰＬＬ回路１ａのリファレンス入力端子に供給され、ＰＬＬ回路１ａの出力クロックがリファレンス入力信号出力回路２２を介してＰＬＬ回路１のリファレンス入力端子に供給されている。

リファレンス入力出力回路２２及び２３は、図１のリファレンス入力信号出力回路２と同様のものである。

リファレンス入力信号出力回路２２は、例えば、ＰＬＬ回路１ａの出力クロックを反転して出力する反転回路、ＰＬＬ回路１ａの出力クロックにおける電位変化のタイミングを所定時間だけ遅延させて出力する遅延回路、ＰＬＬ回路１ａの出力クロックを所定の分周比にて分周して出力する分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）である。

リファレンス入力信号出力回路２３は、例えば、ＰＬＬ回路１の出力クロックを反転して出力する反転回路、ＰＬＬ回路１の出力クロックにおける電位変化のタイミングを所定時間だけ遅延させて出力する遅延回路、ＰＬＬ回路１の出力クロックを所定の分周比にて分周して出力する分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）である。

また、リファレンス入力信号出力回路２２と２３の一方又は双方を省略するようにしてもよい。例えば、双方を省略する場合は、ＰＬＬ回路１の出力クロックが直接ＰＬＬ回路１ａのリファレンス入力端子に供給され、ＰＬＬ回路１ａの出力クロックが直接ＰＬＬ回路１のリファレンス入力端子に供給される。

上記のように構成すれば、一方のＰＬＬ回路へのリファレンス入力信号が他方のＰＬＬ回路からの出力クロックによって変化し、他方のＰＬＬ回路へのリファレンス入力信号が一方のＰＬＬ回路からの出力クロックによって変化するため、双方の出力クロックの周波数が互いに固定されず、絶えず変化することになる。つまり、複数のＰＬＬ回路を含む擬似乱数発生回路が形成され、バーンインテスト時に、チェーン内組み合わせ回路ＣＣを含む回路全体に適切なストレスを自動的に印加することができる。

また、ＰＬＬ回路１の出力クロックをそのままセレクタ３に供給するのではなく、例えば図６に示す如く、ＰＬＬ回路１及び１ａの各出力クロックを入力信号とする組み合わせ回路３０（図６では、ナンド回路を例示）の出力信号を、ＰＬＬ回路１の出力クロックの代わりにセレクタ３に供給するようにしてもよい。

また、３つ以上のＰＬＬ回路が備えられている場合も、図５と同様に、それらのＰＬＬ回路を環状に接続するようにしてもよい。例えば、図７に示す如く、３つのＰＬＬ回路１、１ａ及び１ｂが備えられている場合は、リファレンス入力信号出力回路２２、２３及び２４を介しつつ、ＰＬＬ回路１、１ａ及び１ｂを環状接続すればよい。尚、図７の場合においても、リファレンス入力信号出力回路２２、２３及び２４の何れか又は全てを省略可能である。

＜＜変形等＞＞
第１〜第４実施形態において、ＰＬＬ回路１の出力クロックを、セレクタ３だけでなく、反転回路、遅延回路、分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）を介して、初段のフリップフロップＦＦに供給するようにしても構わない。例えば、ＰＬＬ回路１の出力クロックを、ＰＬＬ回路１の出力クロックを反転して出力する反転回路、ＰＬＬ回路１の出力クロックにおける電位変化のタイミングを所定時間だけ遅延させて出力する遅延回路、ＰＬＬ回路１の出力クロックを所定の分周比にて分周して出力する分周回路、もしくは組み合わせ回路、またはそれらを混合した回路（例えば、反転回路と遅延回路を直列接続した回路）を介して、初段のフリップフロップＦＦに供給するようにしても構わない。

この場合も、バーンインテストモードにおいて、ＰＬＬ回路１の出力クロックを反映した信号が初段のフリップフロップＦＦ（初段のＤ型フリップフロップのＤ入力端子）にデータ入力信号として供給されることになるため、初段のフリップフロップＦＦから擬似的な乱数が発生する。例えば、分周回路を介在させる場合は、分周回路９の出力信号をＰＬＬ回路１の出力クロックの代わりにセレクタ３に供給すればよい。

第１〜第４実施形態において、初段のフリップフロップＦＦ或いは初段のフリップフロップＦＦ内のＤ型フリップフロップにＰＬＬ回路１の出力クロックをデータ入力信号として供給するための配線に介在する回路（図１等において、セレクタ３またはセレクタ３及び初段のフリップフロップＦＦ内のセレクタ）は、データ入力信号出力回路を構成する。

第１〜第４実施形態では、スキャンチェーン保有部を有するテスト回路に、ＰＬＬ回路を利用した擬似乱数発生回路を適用する例を示したが、各実施形態にて具体的に例示された擬似乱数発生回路は、テスト回路以外にも用いることができる。

例えば、図１においては、ＰＬＬ回路１、リファレンス入力信号出力回路２、セレクタ３及び初段のフリップフロップＦＦにて擬似乱数発生回路が構成されるが（但し、リファレンス入力信号出力回路２は省略可能）、その初段のフリップフロップＦＦの出力端子から得られる擬似的な乱数を、乱数を必要とする他の回路（不図示）に供給するようにしてもよい。

テスト回路への利用を考慮せずに擬似乱数発生回路を構成する場合は、セレクタ３は不要であり、また、初段のフリップフロップＦＦがスキャン機能付きフリップフロップである必要もない。即ち、例えば図８に示す如く、ＰＬＬ回路１の出力クロックを、直接、Ｄ型フリップフロップ３１のＤ入力端子（データ入力端子）に供給することも可能である。図８のように構成すれば、Ｄ型フリップフロップ３１の出力端子（Ｑ）から擬似的な乱数が得られる。尚、Ｄ型フリップフロップ３１には、一定の周波数の外部クロックが動作クロックとして与えられる。

また、図１の回路構成を図３や図４の回路構成に変形したように、Ｄ型フリップフロップ３１の出力信号そのもの或いは該出力信号に応じて動作する後段回路からの信号に基づいて（即ち、Ｄ型フリップフロップ３１の出力信号に応じた信号に基づいて）、ＰＬＬ回路１のリファレンス入力信号を生成するようにしてもよい。

また、各実施形態においては、１つのスキャンチェーン保有部だけに着目して説明したが、半導体集積回路の中に複数のスキャンチェーン保有部が備えられていても良いのは勿論である。複数のスキャンチェーン保有部が備えられている場合、各スキャンチェーン保有部に対して、各実施形態におけるＰＬＬ回路を有した擬似乱数発生回路を適用してもよい。また、１つのＰＬＬ回路を複数のスキャンチェーン保有部に共有させても良い。つまり、バーンインテストモードにおいて、１つのＰＬＬ回路１が、複数のスキャンチェーン保有部における初段のフリップフロップＦＦの夫々に対して、出力クロックをデータ入力信号として与えるようにしてもよい。

また、各実施形態において、バーンインテストを行う際は、事前に、各フリップフリップＦＦにリセット信号を供給して各フリップフリップの保持する値を全て「０」としておくようにしてもよい。但し、事前のリセット信号の供給を省略するようにしてもよい。

また、ＰＬＬ回路を擬似乱数発生回路として利用する動作モードは、乱数発生モードと呼ぶこともでき、上述のバーンインテストモードは、該乱数発生モードの中に含まれる１つの動作モードと捉えることもできる。

また、図３の回路構成において、リファレンス入力信号出力回路２０を省略し、ＰＬＬ回路１のリファレンス入力端子を一定電位（グランドや電源電圧の電位）に保つ、或いは、リファレンス入力端子に外部クロックを直接供給する、といったことも可能である。

本発明は、あらゆる半導体集積回路に適用可能である。特に、スキャン設計法を利用する半導体集積回路に好適である。

本発明の第１実施形態に係る半導体集積回路の一部回路図である。 図１のＰＬＬ回路の内部ブロック図である。 本発明の第２実施形態に係る半導体集積回路の一部回路図である。 本発明の第３実施形態に係る半導体集積回路の一部回路図である。 本発明の第４実施形態に係る半導体集積回路の一部回路図である。 図５の半導体集積回路の変形例を示す回路図である。 図５の半導体集積回路の他の変形例を示す回路図である。 本発明の実施の形態に係る擬似乱数発生回路の回路図である。

符号の説明

１、１ａ、１ｂ ＰＬＬ回路
２、２０〜２４ リファレンス入力信号出力回路
３ セレクタ
４ スキャンテストデータ入力端子
５ スキャン／バーンイン切換端子
６ 通常データ入力端子
７ シフト／通常切換端子
８ クロック入力端子
９ 分周回路
１１ 位相比較器
１２ ループフィルタ
１３ ＶＣＯ
１４ 分周回路
ＦＦ フリップフロップ
ＣＣ 組み合わせ回路

Claims (18)

1. 互いに直列に接続されたスキャン機能を有する複数のフリップフロップと前記フリップフロップに挟んで設けられた複数のチェーン内組み合わせ回路とから成るスキャンチェーン保有部を備え、該スキャンチェーン保有部に対してスキャンテストを実施する際、前記複数のフリップフロップを複数段のシフトレジスタとして用いる半導体集積回路において、
   ＰＬＬ回路と、
   前記ＰＬＬ回路の出力クロックを反映した信号をデータ入力信号として初段のフリップフロップのデータ入力端子に供給するためのデータ入力信号出力回路と、を備え、
   乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックを反映した前記信号を前記データ入力信号として前記データ入力端子に供給し、且つ、前記ＰＬＬ回路の出力クロックを反映したリファレンス入力信号を前記ＰＬＬ回路のリファレンス入力端子に供給することにより、前記初段のフリップフロップの出力端子から擬似的な乱数を発生させる
   ことを特徴とする半導体集積回路。
2. 乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 乱数発生モードにおいて、前記リファレンス入力信号は、１以上の前記フリップフロップの出力信号及び１以上の前記チェーン内組み合わせ回路からの信号の少なくとも一方に基づいて生成される
   ことを特徴とする請求項１に記載の半導体集積回路。
4. 乱数発生モードにおいて、前記フリップフロップの出力信号及び前記チェーン内組み合わせ回路からの信号の何れかが、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される
   ことを特徴とする請求項３に記載の半導体集積回路。
5. １以上の前記フリップフロップの出力信号及び１以上の前記チェーン内組み合わせ回路からの信号の少なくとも一方と外部クロックとに応じて出力信号が変化する組み合わせ回路を備え、
   乱数発生モードにおいて、前記リファレンス入力信号は、その組み合わせ回路の出力信号に基づいて生成される
   ことを特徴とする請求項３に記載の半導体集積回路。
6. 乱数発生モードにおいて、前記リファレンス入力信号は、最終段のフリップフロップの出力信号に基づいて生成される
   ことを特徴とする請求項１に記載の半導体集積回路。
7. 乱数発生モードにおいて、前記ＰＬＬ回路の出力クロックは、少なくとも他のＰＬＬ回路を介して、前記リファレンス入力端子に供給される
   ことを特徴とする請求項１に記載の半導体集積回路。
8. 乱数発生モードにおいて、前記データ入力信号は、前記ＰＬＬ回路の出力クロックと前記他のＰＬＬ回路の出力クロックに基づいて生成される
   ことを特徴とする請求項７に記載の半導体集積回路。
9. 前記データ入力信号出力回路は、少なくとも組み合わせ回路を含んで構成される
   ことを特徴とする
   ことを特徴とする請求項１〜請求項８の何れかに記載の半導体集積回路。
10. 通常モードにおいて、前記ＰＬＬ回路の前記リファレンス入力端子に一定周波数のクロックを与え、これによって得られる前記ＰＬＬ回路の出力クロックに基づいて各フリップフロップへの動作クロックを生成する
    ことを特徴とする請求項１〜請求項９の何れかに記載の半導体集積回路。
11. ＰＬＬ回路と、
    フリップフロップと、を備え、
    前記ＰＬＬ回路の出力クロックを反映した信号をデータ入力信号として前記フリップフロップのデータ入力端子に供給し、且つ、前記ＰＬＬ回路の出力クロックを反映したリファレンス入力信号を前記ＰＬＬ回路のリファレンス入力端子に供給することにより、前記フリップフロップの出力端子から擬似的な乱数を発生させる
    ことを特徴とする擬似乱数発生回路。
12. 前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される
    ことを特徴とする請求項１１に記載の擬似乱数発生回路。
13. 前記リファレンス入力信号は、前記フリップフロップの出力信号に応じた信号に基づいて生成される
    ことを特徴とする請求項１１に記載の擬似乱数発生回路。
14. 前記フリップフロップの出力信号に応じた信号は、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記リファレンス入力端子に供給される
    ことを特徴とする請求項１３に記載の擬似乱数発生回路。
15. 前記フリップフロップの出力信号に応じた信号と外部クロックとに応じて出力信号が変化する組み合わせ回路を備え、
    前記リファレンス入力信号は、その組み合わせ回路の出力信号に基づいて生成される
    ことを特徴とする請求項１３に記載の擬似乱数発生回路。
16. 前記ＰＬＬ回路の出力クロックは、少なくとも他のＰＬＬ回路を介して、前記リファレンス入力端子に供給される
    ことを特徴とする請求項１１に記載の擬似乱数発生回路。
17. 前記データ入力信号は、前記ＰＬＬ回路の出力クロックと前記他のＰＬＬ回路の出力クロックに基づいて生成される
    ことを特徴とする請求項１６に記載の擬似乱数発生回路。
18. 前記ＰＬＬ回路の出力クロックは、直接、または、反転回路、遅延回路、分周回路もしくは組み合わせ回路もしくはそれらを混合した回路を介して、前記データ入力端子に供給される
    ことを特徴とする請求項１１〜請求項１６の何れかに記載の擬似乱数発生回路。

Images