JP3041935B2 - 位相制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル通信の受信装置に広く用いられ、
特に内部クロックの位相を受信信号の位相に一致させて
安定した位相のクロックを出力する位相制御回路に関す
る。

〔従来の技術〕 データ伝送においては、受信側から送られて来るジッ
タ、ノイズを持った伝送波形から、誤りなく情報を取出
さなければならない。直列データ伝送の場合は、データ
がビット単位に直列に送られてくるので、伝送信号から
データを取出すには、ビットの区切りを見いだすこと、
すなわちビット同期が必要である。

このビット周期の技術は、伝送にとって非常に重要で
あり、同期の能力を高めることが伝送の品質を向上させ
る大きな力となる。これに役立つのがPLL（Phase Locke
d Loop）で、位相に関する自動制御である。PLLの目的
は、内部クロックの位相を受信信号の位相に一致させる
とともに、ジッタを失くして安定した位相を持つクロッ
クを出力することである。

そのためPLL（位相制御回路）では、受信信号の立上
り時期に対する内部クロック立上り時期の遅れまたは進
みを位相比較器によって検出し、遅れている場合には内
部クロックを進め、進んでいる場合には内部クロックを
遅らせるように制御が行なわれる。ただし、「ゆらぎ」
（ジッタ）等による受信信号の位相の一時的変動に速や
かに内部クロックを追従させると、安定した位相を持つ
クロックを得ることができなくなる。従って、従来のPL
Lは、その構成要素にフィルタを付加し、位相変動の
「ゆらぎ」を吸収し、安定した位相のクロックを得るよ
うにしている。

従来の位相制御回路の一例を第９図のブロック図に示
し、またその動作を第10図の波形図に従って説明する。
図において、位相比較器21は、受信信号と分周器23の出
力信号とを入力とし、これらの位相差を比較し、分周器
23の出力信号すなわち内部抽出信号の立上り時に受信信
号が、論理“0"か“1"かを出力する。位相比較器21の出
力はフィルタ22に入力され、位相比較器21の出力に応じ
て、その分周器比を変化させる信号を分周器23に出力す
る。分周器23はフィルタ22の出力信号とマスタクロック
とを入力とし、フィルタ22の出力信号に従って、マスタ
クロックの分周比を変化させる分周器である。フィルタ
22の内のカウンタでは、上限値と下限値を指定する上
限，下限指定信号24,25が用いられる。

次にフィルタ22の動作を説明する。フィルタ22内に
は、位相比較器21からの入力が“1"の時は＋１、“0"の
時は−１カウントするアップダウンカウンタがあり、そ
のカウント値が所定の上限値24、または下限値25に達し
たかどうかをフィルタ22内の比較回路で判定する。

ここでカウンタ値が上限値、又は、下限値に達してい
ない場合は、何も処理を行なわないが、カウント値が、
上限値、又は、下限値に達した場合には、分周比の増加
または、減少を指定する信号を分周器23へ出力する。す
なわち、フィルタ22は、同じ方向に位相ずれが累積何回
おこったかをアップダウンカウンタでカウントし、カウ
ンタが所定の値（指定された値24,25）に達したなら
ば、分周比を増加または減少させることにより、位相が
安定したクロックを再生することができる。

受信信号と分周器の出力である内部抽出信号の位相比
較は、第10図に示すように行なわれる。

例えば、内部抽出信号が受信信号に対して累積３回位
相が遅れた時は、分周比を１減少させ、累積３回位相が
進んだ時には、分周比を１増加させる場合について以下
説明する。

第10図（ａ）において、位相比較器21で、Ａ点では内
部抽出信号の立上りで受信信号は論理“0"を持ち、その
ためフィルタ22のカウンタは、−１カウントする。Ｂ点
でも、内部抽出信号の立上りで受信信号は論理“0"を持
ち、カウンタは更に−１カウントし、カウンタは−２を
示す。Ｃ点でも同様に内部抽出信号の立上りで受信信号
は、論理“0"を持ち、フィルタ22のカウンタは−１カウ
ントし−３を示す。すなわち、Ａ点、Ｂ点、Ｃ点で累積
３回、受信信号に対して内部抽出信号の位相が進んでい
ることになる。累積３回位相が進んだことを示すフィル
タ22の出力信号により、分周器23の分周比が１増加され
る。このため、分周器23から出力される信号のクロック
幅は長くなり、Ｄ点で示すように受信信号に内部抽出信
号の位相が近づく。これらの操作を繰返していき、受信
信号と内部抽出信号の同期がとれた状態となる。

第10図（ｂ）においては、位相比較器21でＥ点では内
部抽出信号の立上りで受信信号は論理“1"を持ち、その
ためフィルタ22のカウンタは＋１カウントする。Ｆ点で
も、内部抽出信号の立上りで受信信号は論理“1"を持
ち、カウンタは更に＋１カウントされ＋２を示す。Ｇ点
でも同様に内部抽出信号の立上りで受信信号は、論理
“1"を持ち、カウンタは＋１カウントし、＋３を示す。
すなわち、Ｅ点、Ｆ点、Ｇ点で累積３回、受信信号に対
して内部抽出信号の位相が遅れたことになる。この累積
３回位相が遅れたことを示すフィルタ22の出力信号によ
り、分周器23の分周比が１減少され、そのため分周器23
から出力される信号のクロック幅がマスタクロック１ク
ロック分短くなり、Ｈ点で示すように、受信信号に内部
抽出信号の位相が近づく。これらの操作を繰返してい
き、受信信号と内部抽出信号の同期がとれた状態とな
る。

〔発明が解決しようとする課題〕

上述した従来の位相制御回路では、受信信号と内部抽
出信号との位相比較において位相ずれの大きさを検出で
きず、位相が遅れている、あるいは進んでいるという情
報だけで、ある一定値の分周比の増加あるいは減少が行
なわれている。この場合、一般に分周比は１増加、変化
なし、１減少の３通りが実行される。従って、従来の構
成の位相制御回路では初期収束、あるいは、位相が突発
的に大きくずれたときの、同期のとれない状態から同期
状態に入るまでの時間、すなわち引き込み時間が長くな
るという欠点がある。また、分周比をＪ増加、変化な
し、Ｊ減少（Ｊは２以上の自然数）の３通りとすれば、
引きこみ時間を短くし、追従範囲も広くできるが、再生
された信号のジッタ量が大きくなるという問題を生ず
る。

すなわち、従来の位相制御回路では、位相差を検出で
きないため、同期のとれない状態とほぼ同期のとれてい
る状態との区別がつかず、ジッタの抑制と追従範囲を広
くし引込み時間を短縮することは相反することなので、
これら両方を同時に満足させることはできないという欠
点を有している。

本発明の目的は、これらの欠点を除き、追従範囲を広
くして引込み時間を短縮すると共に、再生信号のジッタ
量を減小させた位相制御回路を提供することにある。

〔課題を解決するための手段〕

本発明の位相制御回路の構成は、ある基本入力信号を
入力しかつマスタクロックに同期したクロックをシフト
クロックとして入力しラッチ信号入力時にレジスタ内容
を出力するシフトレジスタと、分周出力信号を入力して
前記ラッチ信号を出力するタイミング回路と、前記シフ
トレジスタの出力に従って分周比制御信号を出力するデ
コーダと、前記分周比制御信号に従って前記マスタクロ
ックを複数の所定分周比のうちの少なくとも３通り以上
の分周比で分周を実行して前記分周出力信号を出力する
分周器とを備え、前記デコーダが入力した前記シフトレ
ジスタの内容から位相差を検出し位相差がある範囲を越
えていた時、その位相差を早く収束させる分周制御を行
う分周比制御信号を出力すると共に、この分周比制御信
号が、分周比およびその分周回数Ｋを選択する第１の制
御信号からなり、この第１の制御信号に従って前記分周
器に対応する第２の制御信号を出力する制御回路を有
し、前記分周比が、1/（Ｍ−１）,1/Mまたは1/（Ｍ＋
１）であり、前記ラッチ信号周期中には前記第２の制御
信号に従ってその分周がＫ回実行され、前記位相差を収
束させる分周制御が、1/（Ｍ−１）または1/（Ｍ＋１）
の分周を前記ラッチ信号周期中にＫ回以上実行すること
を特徴とする。

〔実施例〕

次に本発明について図面を参照しながら説明する。

第１図は本発明に関連する位相制御回路のブロック図
であり、シフトレジスタ11は６ビット、可変分周器14は
1/L,1/（Ｍ−１）,1/M,1/（Ｍ＋１）,1/N（ただし、Ｌ
＜Ｍ−1,M＋１＜Ｎ、L,M,Nは自然数とする）の５通りの
分周比をもつ場合を示す。

図において、６ビットシフトレジスタ11は受信信号を
入力としマスタクロックをシフトクロックとしてシフト
を行い、ラッチ信号入力時にそのシフトレジスタの内容
を出力し、タイミング回路12は、分周比可変の分周器14
の出力である内部抽出信号を入力しラッチ信号を出力す
る。デコーダ13はシフトレジスタ11の出力に従って分周
比選択信号をデコードして出力し、分周器14はマスタク
ロックを1/L,1/（Ｍ−１）,1/M,1/（Ｍ＋１）,1/N、分
周の５通りから分周比選択信号に従って分周を行う。

第２図は第１図のタイミング回路12の一例の回路図
で、４段のフリップフロップFF1〜４によりディレード
・フリップフロップ（Delayed Flip Flop）を用いた例
を示している。

第３図はタイミング回路12の動作で説明するタイミン
グ図で、出力となるラッチ信号のタイミングを示してい
る。分周器14の出力である内部抽出信号（１）に対し、
シフトレジスタ６ビットの半分であるマスタクロック３
クロック分遅延させた信号（２）をラッチ信号として出
力している。

第４図は第１図の６ビットシフトレジスタ11の動作を
説明するタイミング図である。第４図（ａ）では受信信
号と内部抽出信号の位相が一致している場合、第４図
（ｂ）では受信信号の位相が遅れている場合、第４図
（ｃ）では受信信号の位相が進んでいる場合である。

まず、第４図（ａ）について説明する。ラッチ信号は
内部抽出信号よりマスタクロック３クロック遅延させた
信号である。シフトクロックとマスタクロックは同一で
あるため、受信信号も信号が立上って３クロック分遅れ
ているとほぼ位相一致を示す。従って、ラッチしたレジ
スタの内容が（0,0,0,1,1,1）である時、これは受信信
号と内部抽出信号の位相一致を示している。次に、第４
図（ｂ）においてレジスタの内容は（0,0,0,0,0,1）と
なる。これは内部抽出信号に対し、受信信号の位相が約
２クロック分遅れていることを示す。第４図（ｃ）にお
いてレジスタの内容は（0,0,1,1,1,1）となる。これは
内部抽出信号に対し、受信信号の位相が約１クロック分
進んでいることを示す。

次の第１表はデコーダ13の入力である６ビットレジス
タ内容と出力の分周比選択信号の関係を示した表であ
る。

このシフトレジスタ11の状態No.1（1,1,1,1,1,1）
は、内部抽出信号に対し受信信号の位相が３クロック以
上進んでいることを示し、分周比を減少する必要があ
る。位相差が３クロック以上あるということは、位相が
大きく違っていることを示し、位相を早急に合せ引込み
時間を短縮するために、分周比として小さい1/Lが選択
される制御信号を出力する。逆に、シフトレジスタ11の
状態No.7（0,0,0,0,0,0）は、内部抽出信号に対し受信
信号の位相が３クロック以上遅れていることを示し、分
周比を増加する必要がある。位相差が３クロック以上あ
るということは位相が大きく違っていることを示し、位
相を早急に合せ引込み時間を短縮するために、分周比と
して大きい1/Nが選択される制御信号を出力する。

次に、シフトレジスタ11の状態No.4（0,0,0,1,1,1）
は、内部抽出信号と受信信号の位相がほぼ一致している
ことを示し、分周比として位相が変らない1/Mを選択す
る分周比制御信号を出力する。

また、シフトレジスタ11の状態No.2（0,1,1,1,1,1）
と状態No.3（0,0,1,1,1,1）とは内部抽出信号に対し受
信信号の位相が２ビット分、あるいは１ビット分進んで
いることを示し、分周比を増加させる必要がある。位相
差は通常急激な変化で発生するものではなく、わずかな
位相差の蓄積を経て、シフトレジスタ１ビット分、２ビ
ット分であり、また位相差検出のたびに分周比を増減す
ることは内部抽出信号のジッタをもたらす結果となるの
で、１ビット分の位相差（No.3）では位相が変らない1/
M分周比を選択し、２ビット分の位相差（No.2）では分
周比を＋１し1/（Ｍ＋１）分周比を選択する制御信号を
出力する。

シフトレジスタ（0,0,0,0,0,1）（No.6）とシフトレ
ジスタ（0,0,0,0,1,1）（No.5）とは、内部抽出信号に
対し受信信号の位相が２ビット分、あるいは１ビット分
遅れていることを示している。よって、分周比を減少さ
せる必要がある。位相差は通常急激な変化で発生するも
のではなく、わずかな位相差の蓄積を経て、シフトレジ
スタ１ビット分、２ビット分と表われてくる。また、位
相差検出のたびに分周比を増減することは内部抽出信号
のジッタをもたらす結果となる。従って１ビット分の位
相差（No.5）では位相が変らない1/M分周比を選択し、
２ビット分の位相差（No.6）では分周比を「−１」とし
1/（Ｍ−１）分周比を選択する制御信号を出力する。シ
フトレジスタが（No.1〜７）以外の内容であった時は受
信信号のパルスノイズ入力とみなし分周比は変更しな
い。

デコーダ13の出力である分周比選択信号を入力とし、
1/L,1/（Ｍ−１）,1/M,1/（Ｍ＋１）,1/N,の５通りの分
周比を実行する分周器14は、分周比選択信号に従って５
通りのうちどれかを実行して内部抽出信号を出力し、こ
れを繰り返すことにより、受信信号と内部抽出信号の位
相が同期する。

第５図は本発明に関連する他の位相制御回路の構成を
示すブロック図である。この回路は、第１図の位相制御
回路に対し、６ビットのシフトレジスタ11の代りに８ビ
ットのシフトレジスタ11aを用いた点が相違している。
すなわち、シフトレジスタのビット長を８ビットとして
受信信号の状態を、第１図の回路より長く観測すること
により、適切な位相制御を実行しようとするものであ
る。このシフトレジスタ11aは、シフトレジスタ11の６
ビットを８ビットとしたのでデコーダ13aを除いて第１
図の回路に同じ動作をする。

第２表はデコーダ13aの動作を説明するための表であ
り、デコーダ13aの入力である８ビットレジスタ内容と
出力の分周比選択信号の関係を示している。

シフトレジスタ11aの状態No.1（1,1,1,1,1,1,1,1）
は、内部抽出信号に対し受信信号の位相が４ロック以上
進んでいる場合であり、分周比を減少する必要がある。
位相差が４クロック以上あるということは位相が大きく
違っていることなので、位相を早急に合せ引込み時間を
短縮するように分周比の小さい1/Lが選択される制御信
号を出力する。逆に、シフトレジスタ11aの状態No.9
（0,0,0,0,0,0,0,0）は、内部抽出信号に対し受信信号
の位相が44ロック以上遅れている場合であり、分周比を
増加する必要がある。位相差が４クロック以上あるとい
うことは位相が大きく違っていることなので、位相を早
急に合せ引込み時間を短縮するように分周比の大きい1/
Nが選択される制御信号を出力する。

次に、シフトレジスタ11aのNo.5（0,0,0,0,1,1,1,1）
は内部抽出信号と受信信号の位相がほぼ一致している場
合で、よって、分周比は位相が変らない1/Mを選択する
分周比制御信号を出力する。

シフトレジスタ11aの状態No.2（0,1,1,1,1,1,1,1）,N
o.3（0,0,1,1,1,1,1,1）およびNo.4（0,0,0,1,1,1,1,
1）は、内部抽出信号に対し受信信号の位相が３ビット
分、２ビット分、あるいは１ビット分進んでいることを
示し、分周比を増加させる必要がある。この位相差は通
常急激な変化で発生するものではなく、わずかな位相差
の蓄積を経て、シフトレジスタ１ビット分、２ビット分
と表われてくる。また、位相差検出のたびに分周比を増
減することは内部抽出信号のジッタをもたらす結果とな
る。従って、１ビット分、２ビット分の位相差（No.3,
4）では位相が変らない1/M分周比を選択し、３ビット分
の位相差（No.5）では分周比を「＋１」し1/（Ｍ＋１）
分周比を選択する制御信号を出力する。

さらに、シフトレジスタ11aのNo.8（0,0,0,0,0,0,0,
1）,No.7（0,0,0,0,0,0,1,1）およびNo.6（0,0,0,0,0,
1,1,1）は、内部抽出信号に対し受信信号の位相が３ビ
ット分、２ビット分、あるいは１ビット分遅れているこ
とを示し、分周比を減少させる必要がある。位相差は通
常急激な変化で発生するものではなく、わずかな位相差
の蓄積を経て、シフトレジスタ１ビット分、２ビット分
と表われてくる。また、位相差検出のたびに分周比を増
減することは内部抽出信号のジッタをもたらす結果とな
る。従って、１ビット分、２ビット分の位相差の状態
（No.7,No.6）では位相が変らない1/M分周比を選択し、
３ビット分の位相差の状態（No.8）では分周比を「−
１」し1/（Ｍ−１）分周比を選択する制御信号を出力す
る。

第６図は本発明の第１の実施例のブロック図であり、
ここでは、オーバサンプリング型A/Dコンバータの位相
制御回路を示している。このオーバーサンプリング型A/
Dコンバータとは、所望のサンプリング周波数のｎ倍
（ｎ≧２）でA/D変換し、デジタル領域で所望のサンプ
リング周波数にダウンサンプリングする方式である。こ
のA/Dコンバータのサンプリング周波数1.2288MHzとし、
デジタル領域で信号をダウンサンプリングしてサンプリ
ング周波数9.6KHzの所望のサンプリング信号に変換する
とすると、この時ｎ＝128となる。A/Dコンバータが1.22
88MHzで動作するため、1.2288MHzのクロックに対して位
相制御を行なう必要があり、1.2288MHzの128個分がサン
プリング9.6KHz 1周期分となる。ここでマスタークロッ
クを9.8304MHz、シフトレジスタは６ビット、可変分周
器は1/7,1/8,1/9,の３通りの分周比をもつ場合を示す。

第６図において、６ビットシフトレジスタ11は、ある
基本（受信）信号を入力としマスタクロックに同期した
1.2288MHzをシフトクロックとしてシフトを行い、ラッ
チ信号入力時にそのシフトレジスタの内容を出力し、タ
イミング回路12は分周比可変の分周器14の出力である内
部抽出信号を入力としラッチ信号を出力し、デコーダ13
はシフトレジスタ11の出力に従って制御信号を出力し、
制御回路15は制御信号を入力とし分周信号を出力し、分
周器14はマスタクロックを1/7,1/8,1/9,分周の３通りか
らその分周信号に従って分周し、内部抽出信号を出力す
る1/7、1,8,1/9,の３通りの分周比を実現している。本
実施例のシフトレジスタ11,タイミング回路12は第１図
の回路と同様である。

次の第３表はデコーダ13の入力である６ビットレジス
タ11の内容と出力の制御信号の関係を示した表である。
なお、サンプリング9.6KHz周期の間に位相が正常であっ
た場合、1/8分周を128回実行することになる。

本実施例は、第１図の回路（第１表）の分周器14に供
給される分周比選択信号の代りに、制御回路15に供給さ
れる制御信号が用いられている点が相違している。

まず、シフトレジスタ11の状態No.1（1,1,1,1,1,1）
は、内部抽出信号に対し基本信号の位相が３クロック以
上進んでいることを示す。位相が大きく違っていること
で、位相引込み時間を短縮するために分周比の小さい1/
7がサンプリング周期9.6KHzの区間にｋ回（ｋ≦128）選
択される制御信号を出力する。また、シフトレジスタ11
の状態No.7（0,0,0,0,0,0）も内部抽出信号に対し基本
信号の位相が３クロック以上遅れていることを示し、こ
の場合も位相引込み時間を短縮するように分周比の大き
い1/9がサンプリング周期9.6KHzの区間にｋ回（ｋ≦12
8）選択される制御信号を出力する。ここで、ｋの値を
オーバサンプリングの中間ダウンサンプリング周波数が
38.4KHzとすることにより、ｋ＝４とし、そのためサン
プリング周期128回のうち４回実行するが、状態No.2か
らNo.6の場合はサンプリング周期の128回のうち１回に
ついてのみ実行する。

また、状態No.4は位相がほぼ一致していることを示し
ているので、分周比は位相が変らない1/8を選択する制
御信号を出力する。また、状態No.3の１ビット分の位相
差では位相が変らない1/8分周比を選択し、状態No.2の
２ビット分の位相差では分周比を「＋１」し1/9分周比
を選択する制御信号を出力する。同様にして、状態No.5
の１ビット分の位相差では位相が変らない1/8分周比を
選択し、状態６のビット分の位相差では分周比を「−
１」し1/7分周比を選択する制御信号を出力する。これ
ら状態No.1〜７以外の内容の時は基本信号のパルスノイ
ズ入力とみなし分周比は変更しない。

デコーダ13の出力である制御信号を入力とする制御回
路15は、制御信号を1/7,1/8,1/9の３通りの分周比を実
行する分周器14のどれか１つを起動させる分周信号に変
換し出力する。ただし、分周信号がロウの時1/8分周が
選択される。第７図はこれら制御信号と分周信号の対応
を示した図である。1/7分周と1/9分周の区別はポートを
用いて制御する。ポートがハイの場合は1/7、ロウの場
合は1/9としている。分周器14は、このように分周信号
に従って分周を実行して内部抽出信号を出力し、これを
繰返すことにより基本信号と内部抽出信号の位相を同期
させている。

第８図は本発明の第２の実施例のブロック図であり、
第１の実施例に対しシフトレジスタ11のビット長を８ビ
ットのシフトレジスタ11aとして基本信号の状態を第１
の実施例より長く観測してより適切な位相制御を実行し
た例である。本実施例の動作は、デコーダ13a以外は第
１の実施例の動作と同じである。

次の第４表はこのデコーダ13aの入力となる８ビット
シフトレジスタ11aの内容と出力の制御信号との関係を
示した表である。

同様に、シフトレジスタ11aの状態No.1（1,1,1,1,1,
1,1,1）は、内部抽出信号に対し基本信号の位相が47ク
ロック以上進んでいることを示し、分周比の小さい1/7
がサンプリング周期9.6KHzの区間にｋ回（ｋ≦128）選
択され る制御信号を出力し、逆に、状態No.9は内部抽出信号に
対し基本信号の位相が47ロック以上遅れていることを示
し、分周比の大きい1/9がサンプリング周期9.6KHzの区
間にｋ回（ｋ≦128）選択される制御信号を出力する。
この場合もｋの値をオーバサンプリングの中間ダウンサ
ンプリング周波数38.4KHzとしてｋ＝４としている。

なお、以下のシフトレジスタの状態No.2〜No.8の内容
の場合はサンプリング周期に１回のみ実行する。

次に、状態No.5は内部抽出信号と基本信号の位相がほ
ぼ一致しているので、分周比は位相が変らない1/8を選
択する制御信号を出力する。状態No.2〜No.4では、位相
差検出のたびに分周比を増減することは内部抽出信号の
ジッタをもたらす結果となるので、１ビット分、２ビッ
ト分の位相差（状態No.3,4）では位相が変らない1/8分
周比を選択し、３ビット分の位相差（状態No.5）では分
周比を「＋１」し1/9分周比を選択する制御信号を出力
する。

また、１ビット分、２ビット分の位相差（状態No.7,
6）では位相が変らない1/8分周比を選択し、３ビット分
の位相差（状態No.8）では分周比を「−１」し1/7分周
比を選択する制御信号を出力する。これら制御信号を入
力した制御回路15は分周器14に対して対応する分周器に
起動させる分周信号を出力する。

〔発明の効果〕

以上説明したように本発明は、基本（受信）信号と内
部抽出信号との位相比較をシフトレジスタを用いて行
い、その位相差をシフトレジスタの内容で検出し、その
位相差がある所定の範囲内であった時、分周器は1/（Ｍ
−１）,1/M,1/（Ｍ＋１）（例えば1/7,1/8,1/9）のどれ
かをサンプリング周期に一回選択し、その位相差がある
所定の範囲外であった時、分周器は1/L（Ｌ＜（Ｍ−
１）:1/7），あるいは1/N（Ｎ＜（Ｍ＋１）:1/9）を１
サンプリング周期にｋ回実行するという引込み時間が短
い特別な分周を実行して内部抽出信号を出力しているの
で、リセット入力後など位相差が大きい状態での引き込
み時間を短縮でき、また位相差が所定の範囲内に安定す
ると通常の1/（Ｍ−１）,1/M,1/（Ｍ＋１）（すなわち1
/7,1/8,1/9）分周器として動作するため、安定した内部
抽出信号を得ることができるという効果がある。

また、位相差がある場所の範囲内であった場合、その
範囲内でレベル分けして分周比の1/（Ｍ−１）,1/M,1/
（Ｍ＋１）を割当てることができるため、基本（受信）
信号の多少の位相変動には分周比を変更せず1/M（1/8）
を割当てることで、内部抽出信号の位相変動「ゆらぎ」
を吸収し従来例のフィルタ効果を特別にフィルタ回路を
付加することなく実現できるという効果もある。

さらに、位相比較にシフトレジスタを用いてレジスタ
の内容に従って分周比を選択しているため、比較的幅の
短いパルスノイズも取り除くことができる。この位相制
御回路において、引込み時間を短くし、ノイズに強くす
ること、また、受信信号の位相の「ゆらぎ」に影響され
ない安定した位相のクロックを出力することは、通信装
置の機能を上げる上で重要であり、その効果は大きい。

【図面の簡単な説明】

第１図は本発明のに関連する位相制御回路の構成を示し
たブロック図、第２図は第１図のタイミング回路12の一
例の回路図、第３図は第２図の動作を説明するタイミン
グ図、第４図（ａ）〜（ｃ）は第１図のシフトレジスタ
11の動作を説明するタイミング図、第５図は本発明に関
連する他の位相制御回路のブロック図、第６図は本発明
の第１の実施例のブロック図、第７図は第６図の制御回
路15の動作を説明する信号と波形の対応図、第８図は本
発明の第２の実施例のブロック図、第９図は従来の位相
制御回路の一例のブロック図、第10図（ａ），（ｂ）は
第９図の動作を説明するタイミング図である。 11……６ビットシフトレジスタ、11a……８ビットシフ
トレジスタ、12……タイミング回路、13……デコーダ、
14……1/L,1/（Ｍ−１）,1/M,1/（Ｍ＋１）,1/Nの分周
比を実現する分周器、14a……1/7,1/8,1/9の分周比を実
現する分周器、15……制御回路、21……位相比較器、22
……フィルタ、23……分周器、24……上限指定信号、25
……下限指定信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ある基本入力信号を入力しかつマスタクロ
   ックに同期したクロックをシフトクロックとして入力し
   ラッチ信号入力時にレジスタ内容出力するシフトレジス
   タと、分周出力信号を入力して前記ラッチ信号を出力す
   るタイミング回路と、前記シフトレジスタの出力に従っ
   て分周比制御信号を出力するデコーダと、前記分周比制
   御信号に従って前記マスタクロックを複数の所定分周比
   のうちの少くとも３通り以上の分周比で分周を実行して
   前記分周出力信号を出力する分周器とを備え、前記デコ
   ーダが入力した前記シフトレジスタの内容からその位相
   差を検出し、この位相差がある範囲を越えていた時、そ
   の位相差を早く収束させる分周制御を行う分周制御信号
   を出力すると共に、この分周比制御信号が、分周比およ
   びその分周回数Ｋを選択する第１の制御信号からなり、
   この第１の制御信号に従って前記分周器に対応する第２
   の制御信号を出力する制御回路を有し、前記分周比が、
   1/（Ｍ−１）,1/Mまたは1/（Ｍ＋１）であり、前記ラッ
   チ信号周期中には前記第２の制御信号に従ってその分周
   がＫ回実行され、前記位相差を収束させる分周制御が、
   1/（Ｍ−１）または1/（Ｍ＋１）の分周を前記ラッチ信
   号周期中にＫ回以上実行することを特徴とする位相制御
   回路。