JPS6386935A - 同期デイジタルビツトストリ−ムのフエ−ズロツク方法及び該方法実施デバイス - Google Patents

同期デイジタルビツトストリ−ムのフエ−ズロツク方法及び該方法実施デバイス

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JPS6386935A
JPS6386935A JP62172733A JP17273387A JPS6386935A JP S6386935 A JPS6386935 A JP S6386935A JP 62172733 A JP62172733 A JP 62172733A JP 17273387 A JP17273387 A JP 17273387A JP S6386935 A JPS6386935 A JP S6386935A
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    • H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、同期ディジタルビットストリームのフェーズ
ロックに係る。
情報をディジタルビットストリームの形態でラインに伝
送すること、及び、情報処理ではビットストリームを該
ビットストリームに対応するクロック信号によって読み
取る必要があることは公知である。この読み取りは一般
に、Ｄタイプフリップフロップを用いて行なわれる。情
報は、フリップフロップを制御するクロック信号の立ち
上がり又は立ち下がりで読み取られ、フリップフロップ
の出力に伝送される。読み取りが正しく行なわれるため
には、情報が、クロック信号の立ち上がり又は立ち下が
りの有効縁より前に少なくともプレボジショニング時間
をもち且つ該有効縁より後に少なくとも維持時間をもつ
ことが必要である。
複数のビットストリームが存在する場合、各ビットスト
リームは１つのラインによって伝送され、それらの有意
瞬間が平均して正確に同じレートで出現するときは、ビ
ットストリームの同期はＣＣＩＴＴの勧告Ｇ７０１に従
って行なわれる。ビットストリームには特定された範囲
内の振幅ジッタが割り当てられる。
従って、プレボジショニング時間と維持時間とに関する
条件が維持される限り、同期ディジタルビットストリー
ムは、該ビットストリームの有意瞬間の出現レートに等
しい１つのクロック信号によって読み取ることが可能で
ある。情報の伝送速度が小さいときはこれらの条件は一
般に特に問題を生じない、これに反して、ビットストリ
ーム送信側の論理回路及び増幅器の維持時間とプレポジ
ショニング時間及び伝送ラインにおける分散がビット時
間に比較して無視できないとき、即ちビットストリーム
の伝送速度が大きいときは、ビットストリームの相対的
位相合わせが必要になる。
従って、本発明の目的は、特に同一クロック信号によっ
て読み取りができるように同期ディジタルビットストリ
ームをフェーズロックすることである。
本発明の目的は、周期Ｔを各々がもつビットから夫々構
成された複数の同期ディジタルビットストリームのフェ
ーズロックを行なうために、基準として採用された１つ
のビットストリームから周期Ｔを各々がもつ連続時間間
隔即ち基準時間間隔を定義し、各基準時間間隔内に所定
数の時間窓を形成し、基準ビットストリームとＯの値を
とり得る遅延だけ遅れた第２同期ディジタルビットスト
リームに対応する遅延ビットストリームとの位相を比較
して、該遅延ビットストリームのビットの各初端が存在
する時間窓を決定し、該窓の関数として該第２ビットス
トリームに与えるべき遅延時間を決定し、該遅延時間に
対応する信号によってスイッチングデバイスを制御して
、該遅延時間に等しい遅延をもつ遅延デバイスを該第２
ビットストリームの伝送ラインに挿入し、これにより基
準ビットストリームと第２ビットストリームとの間の所
望の位相関係に基づいて決定された前記窓即ち基準窓の
１つの内部に遅延ビットストリームのビットの初端の各
遷移を配置することを特徴とするフェーズロック方法を
提供することである。
本発明の目的はまた、基準ディジタルビットストリーム
を伝送する第１ラインに接続された時間窓発生回路と、
窓発生回路に接続された位相比較器と、位相比較器に接
続された遅延選択回路と、遅延選択回路に接続された制
御入力をもつスイッチングデバイスと、第２ディジタル
ビットストリームを伝送する第２ラインに接続された入
力をもち基本遅延の倍数の遅延をもつｎ個の遅延デバイ
スとを含み、スイッチングデバイスが第２ラインと各遅
延デバイスとに夫々接続されたｎ＋１個の入力と第３ラ
インに接続された出力とをもち、位相比較器がまた、０
の値にもなり得る遅延後に第２ディジタルビットストリ
ームに対応する遅延ビットストリームを伝送する第３ラ
インに接続された入力をもつことを特徴とする前記方法
を実施するためのフェーズロックデバイスを提供するこ
とである。
本発明方法においては、同期ディジタルビットストリー
ムが最小数の遷移をもつことが必要である。この条件は
一般に、該ビットストリームが有限和のエンコーダ又は
混合手段を含む光学又は同軸ラインの端子から出される
ときに充足される。
添付図面に示す非限定具体例に基づいて本発明をより詳
細に以下に説明する。
ｌ１鰻 第１図はデバイスの概略ブロック図を示す、ライン１，
２はレート１／Ｔの２つの同期ディジタルビットストリ
ーム＾、Ｂの伝送ラインである。遅延デバイスＬＲＩ〜
ＬＲｎの入力がライン２に接続され出力がスイッチング
デバイス３に接続されている。また、ライン２はスイッ
チングデバイスに直接接続されている。ライン２１はス
イッチングデバイスの出力に接続され、遅延ディジタル
ビットストリームＢであるディジタルビットストリーム
ＢＲを伝送する。
この遅延はディジタルビットストリームＢが通過した遅
延デバイスの１つによって導入されたものである０時間
窓発生回路４の入力はライン１に接続され、出力は同じ
くライン２１に接続された入力をもつ位相比較器５に接
続されている。遅延選択回路６の入力は位相比較器５に
接続され、出力は選択デバイス３に接続されている。
時間窓発生回１ｉ４４は、位相基準として採用され以後
基準時間間隔と指体されるディジタルビットストリーム
八から定義された１ビットの周期Ｔに等しい周期を各々
がもつ連続時間間隔の内部に時間窓を形成する０例えば
各基準時間間隔に４つの時間窓が形成される。ライン２
１と時間窓発生回路４とに接続された位相比較器５は、
ライン２１のディジタルビットストリームのレベル遷移
、例えば正のレベル遷移が内部で生じる時間窓を決定し
得る。
内部で遷移が生じた時間窓の表示は遅延選択回路６に送
出され、該回路は選択された遅延デバイスを指示する信
号をスイッチングデバイス３に送出する。スイッチング
デバイスは該信号を受信すると、選択された遅延デバイ
スの出力をライン２１に接続する。このようにして選択
された遅延デバイスによって導入された遅延だけディジ
タルビットストリームＢから遅れたディジタルビットス
トリームＢＲがライン２１に得られる。
ディジタルビットストリームＤＲの遷移が、２つのディ
ジタルビットストリーム面の所望の位相関係に基づいた
所定の時間窓即ち基準時間窓の内部にはいるまで処理が
反復される。即ち、２つのビットストリームの位相合わ
せを行なうためには、２つのビットストリームに共通の
空き領域が最大になる時間窓が選択される。このような
場合を例として以下に説明する。
第２図は第１図の時間窓発生回路４によって送出される
時間窓を示すダイヤグラムである。グラフ＾は基準とし
て採用されたビットストリーム八を示し、ビットストリ
ームへのビット時間、即ち該ビットストリームの連続ビ
ットの各々によって占められる連続時間間隔はグラフへ
の上方に周期Ｔで繰り返されている。グラフＨはビット
ストリーム八から再生されたビットストリーム＾のクロ
ック信号を示しその立ち上がりはビットストリーム＾の
ビット時間の中央と一致する。グラフＨＲＩは時間３Ｔ
／８、即ちビット時間の周期Ｔの３７８だけ遅延したク
ロック信号Ｈである。グラフＨＲ２は時間Ｔ／４だけ遅
延したクロック信号ＨＲＩ即ち時間５Ｔ／８だけ遅延し
たクロック信号Ｈである。グラフＦｌ、Ｆ２．Ｆ３及び
Ｆ４はここでは各々が周期Ｔ／４の４つの時間窓を示す
。
これらの時間窓はグラフＦ４の下方に周期Ｔで示された
各基準時間間隔でクロック信号ＨＲＩ及びＨＲ２によっ
て処理される。これらの基準時間間隔はここでは窓Ｆ１
の中央に初端をもつビットストリームへのビット時間に
対してＴ／８だけシフトしている。
第３図はビットストリーム八を基準としたときの２つの
ディジタルビットストリーム＾、Ｂの位相合わせプロセ
スの１つの具体例を示す、この具体例ではビットストリ
ームＢがピッチＴ１５だけ遅延し得る。グラフａは４つ
の時間窓Ｆ１〜Ｆ４を示し、グラフｂｌ、ｂ２．ｂ３及
びｂ４はビットストリーム八に対するビットストリーム
Ｂの位置合わせの４つの場合を示す。
グラフｂ１の場合、ビットストリームＢの正の遷移の各
々は太線ゾーンで示すように基準時間間隔の初端直後の
時間窓Ｆ１に存在し、この時間窓中央でビットストリー
ムへの時間ビットが始まる０時間窓Ｆ１が基準窓として
選択されているのでビットストリームＢは正確に位置合
わせされたと考えてよい、従ってビットストリームＢに
遅延は全く導入されず、第１図のライン２はスイッチン
グデバイスによってライン２１に直接接続される。
第２の場合即ちグラフｂ２の場合、ビットストリームＢ
の正の遷移の各々は時間窓Ｆ２で生じる。グラフＲ３Ｔ
１５は太線ゾーンで示すように時間３Ｔ１５だけ遅延し
たビットストリームＢの位置を示す、このゾーンの一部
が時間窓Ｆ１内部に存在しこのゾーンの別の部分が時間
窓Ｆ４の内部に存在することが理解されよう、このよう
に遅延したビットストリームＢの正の遷移が時間窓Ｆ１
に存在するならば、このように遅延したビットストリー
ムＢは正確に位置合わせされたと考えてよい、逆に、正
の遷移が時間窓Ｆ４で生じるならば遅延３Ｔ１５は不十
分でありグラフＲＴ１５で示される付加的遅延Ｔ１５が
導入される。グラフＢＲはビットストリームＢの最終位
置合わせ後に正の遷移が生じたゾーンを示す。ビットス
トリームは３Ｔ１５又は４Ｔ１５の時間だけ遅延してい
る。
第１図のライン２１はスイッチングデバイス３を介して
遅延３Ｔ１５を導入する遅延デバイスに接続される。ビ
ットストリームＢＲが正確に位置合わせされているとこ
の接続は変化しない、逆の場合には、付加的遅延Ｔ１５
を導入する必要がある。これは遅延４Ｔ１５を導入する
遅延デバイスにライン２１を接続することによって得ら
れる。即ち、第１図では遅延デバイスＬＲＩ、ＬＲ２，
，，，ＬＲｎは夫々、値Ｔ１５，２Ｔ１５．．．。
ｎＴ１５の遅延を導入する。
第３の場合即ちグラフｂ３の場合、ビットストリームＢ
の正の遷移の各々は時間窓Ｆ３で生じる。グラフＲ２Ｔ
１５は太線ゾーンで示すように時間２Ｔ１５だけ遅延し
たビットストリームＢの位置を示す、このゾーンの一部
は時間窓Ｆ１に存在しこのゾーンの別の部分は時間窓Ｆ
４に存在することが理解されよう、このように遅延した
ビットストリームＢの正の遷移が時間窓Ｆ１に存在する
ときは、このように遅延したビットストリームＢは正確
に位置合わせされたと考えてよく、ライン２１は遅延２
Ｔ１５の遅延デバイスＬＲ２に接続される。逆に正の遷
移が時間窓Ｆ４に存在するときは合計３Ｔ１５の遅延を
得るためにグラフＲＴ１５で示されるようなＴ１５の付
加的遅延が導入される。これはライン２１を遅延デバイ
スＬＲ３に接続することによって得られる。グラフＢＲ
はビットストリームＢが時間２Ｔ１５又は３Ｔ１５だけ
遅延しているときに正の遷移が発生するゾーンを示す。
第４の場合即ちグラフｂ４の場合は、正の遷移の各々が
時間窓Ｆ４に生じる。第１グラフＲＴ１５は時間Ｔ１５
だけ遅延したビットストリームＢの位置を示す。
正の遷移がまだ時間窓Ｆ４で生じるときは第２のグラフ
ＲＴ１５で示すように付加的遅延Ｔ１５が導入される。
グラフＢＲは遅延Ｔ１５又は２Ｔ１５の後にビットスト
リームＢの正の遷移が生じるゾーンを示す。
第４図は第３図の第２の場合の位置合わせプロセスの変
形例を示す、グラフＢは正の遷移の各々が時間窓Ｆ２で
生じるビットストリームＢの位置を示す、グラフＲ４Ｔ
１５は遅延４Ｔ１５を導入した後のビットストリームＢ
の位置を示す、太線ゾーンの一部が時間窓Ｆ１に存在し
このゾーンの別の部分が時間窓Ｆ２に存在することが理
解されよう、その結果、正の遷移がまだ時間窓Ｆ２で生
じるときは遅延４Ｔ１５が大き過ぎるのでグラフ−ＲＴ
１５で示すように遅延をＴ１５だけ減らす。即ち遅延デ
バイスＬＲ４から遅延デバイスＬＲ３に戻る。グラフＢ
Ｒは遅延４Ｔ１５又は３Ｔ１５が導入された後に正の遷
移が生じるゾーンを示す、この図では、遅延４Ｔ１５が
早道Ｔ１５と等価であり、時間窓Ｆ２に存在する太線ゾ
ーンのＴ１５の遅延減少は新しい早道Ｔ１５と等価であ
る。グラフＢＲは早道Ｔ１５又は２Ｔ１５の後に正の遷
移が生じたゾーンを示す。
第４図のゾーンＢＲは第３図のグラフｂ２のゾーンＢＲ
と同じ長さく周期）をもち、２つの図でこれらのゾーン
は時間窓Ｆ１に存在するが、第３図では時間窓Ｆ１の初
端に位置合わせされ第４図では時間窓Ｆ１の終端に位置
合わせされている。
第３図の第３の場合に、ビットストリームＢを３Ｔ１５
だけ遅延させ、まだ窓Ｆ２に存在するゾーンの部分につ
いては遅延をＴ１５だけ減らしてもよい。
第３図の第４の場合に、ビットストリームＢを２Ｔ１５
だけ遅延させ、まだ窓Ｆ２に存在するゾーンの部分につ
いては遅延をＴ１５だけ減らしてもよい。
すべての場合に、位相合わせ後の２つのディジタルビッ
トストリームＡ、Ｂに共通の空き領域が少なくとも３Ｔ
／４に等しいことが理解されよう。
この空き領域を大きくするために、他の時間窓より狭い
基準時間窓を選択し得る。勿論、遅延のインクリメンテ
−ジョンピッチは基準窓の幅より小さくする必要がある
。さもないと遅延デバイスの数を増やす必要が生じ位相
合わせデバイスが複雑になる。
４つの時間窓と１つの遅延インクリメンテ−ジョンピッ
チＴ１５をもつ具体例によれば、必要な最大遅延が４Ｔ
１５に等しいので遅延デバイスの数ｎは４に等しい。。
第５図は第３図の具体例の状態図を示す。第６図は第４
図の具体例の状態図を示す。
第５図及び第６図において、時間窓Ｆ１に対するループ
と対照的に時間窓Ｆ２及びＦ４に対するループは１回し
か生じない、ビットストリームＢが時間窓Ｆ２又はＦ４
に配置されるようなビットストリーム＾とＢとの間の相
対的な位相ずれが経時的に生じる場合を除いては、位相
合わせを行なったときの時間窓Ｆ１へのループは連続的
である。前記のごとき相対的な位相ずれが経時的に生じ
ると、ビットストリームの位相合わせを回復するために
位相合わせプロセスが再度行なわれる０時間の経過に伴
って新しい位相合わせを再開する必要が生じ付加的遅延
Ｔ１５を導入する必要が生じたときに遅延４Ｔ１５が既
に存在すると一遅延は５Ｔ１５になり、これは遅延を完
全に削除したことと等価である。これは、最初に遷移が
時間窓Ｆ２に存在し、第３図の具体例で与えられた遅延
が４Ｔ１５であり相対的な位相ずれによってビットスト
リームＢの遷移が時間窓Ｆ４にはいったときに生じる。
また、最初の遅延がＴ１５であり、相対的な位相ずれに
よってビットストリームＢの遷移が時間窓Ｆ２に入り、
付加的遅延４Ｔ１５が必要になったときの合計の遅延５
Ｔ１５は遅延Ｏと等価になる。即ち初期遅延が削除され
る。従って、遷移の位１合わせのすべての場合に遅延デ
バイスは４つで十分である。
時間窓Ｆ３の遷移の位置合わせはビットストリームの最
初の位相合わせのときに行なわれる。以後の相対偏移は
遅いので、相対的な位相ずれが生じると必然的に遷移は
時間窓Ｆ２又はＦ４の１つに生じるようになり、第５図
及び第６図の状態図に示すごとく多くとも１つの中間状
態を経由して位相合わせを回復する。また、時間窓Ｆ２
又はＦ４の幅としてＴ１５以下の幅を選択し時間窓Ｆ３
の幅をその分だけ大きくすることによって前記中間状態
を削除することも可能である。
第７図は本発明デバイスの具体例を示す、第７図では、
第１図のデバイス及び回路を同じ参照符号で示す０時間
窓発生回路４はタイミング回復回路１０と２つの遅延デ
バイス１１．１１’とをもら、タイミング回復回路の入
力はライン１に接続され該ラインからディジタルビット
ストリーム八を受信する。該回路の出力はクロック信号
Ｈを送出する。
遅延デバイス１１はクロック信号Ｈを受信し遅延クロッ
ク信号ＨＲＩを送出する。後者の信号はクロック信号Ｈ
の８分の３周期即ち３Ｔ／８だけ遅延している。
遅延デバイス１１′はクロック信号ＨＲＩに対してＴ／
４遅延しクロック信号Ｈに対して５Ｔ／８ｆｉ延したク
ロック信号ＨＲ２を送出する０位相比較器５は２つのＤ
タイプフリップフロップ１２．１３を含み、フリップフ
ロップ１２は遅延デバイス１１の出力に接続されたデー
タ入力をもち、フリップフロップ１３は遅延デバイス１
１“の出力に接続されたデータ入力をもつ。フリップフ
ロップ１２．１３はディジタルビットストリームＢＲの
正の遷移によって制御される。これらのフリップフロッ
プのクロック入力はライン２１に接続されている。フリ
ップフロップ１２の非反転出力はフィルタ１４に接続さ
れフリップフロップ１３の非反転出力はフィルタ１５に
接続されている。フィルタ１４．１５はデバイスの感度
を低下させるための低域フィルタである。
遅延選択回路６は、クロック信号Ｈの周期Ｔに比較して
長くフィルタ１４．１５の時定数よりやや長い周期をも
つクロック信号りによって制御されるレジスタ又はメモ
リ１６とプログラマブルリードオンリーメモリ１７とを
もつ、メモリ１６の入力はフィルタ１４．１５に接続さ
れており、フリップフロップ１２゜１３によって送出さ
れフィルタを通過した信号を記憶する。また該メモリの
入力はリードオンリーメモリ１７の出力に接続された入
力をもち、該リードオンリーメモリの入力もメモリ１６
の出力に接続されている。リードオンリーメモリ１７の
出力はまた、例えばマルチプレクサがら成るスイッチン
グデバイス３の制御入力に接続されている。
２つのＤタイプフリップフロップ２０．２２はビットス
トリーム＾及びＢＲの夫々を最小共通領域の中央でサン
プリングすべく機能する。これらのフリップフロップの
データ入力は、ライン１及び２１に夫々接続されており
、クロック入力はタイミング回復回路１０の出力に接続
されて該回路がらクロック信号Ｈを受信しこの信号の立
ち上がりを検出する。
フリップフロップ２０．２２の各々の非反転出力はライ
ン２３．２４に夫々接続され、ライン２３はディジタル
ビットストリーム＾を送出しライン２４はディジタルビ
ットストリームＢＲを送出する。これらのディジタルビ
ットストリームは位相合わせされている。
フリップフロップ１２及び１３はディジタルビットスト
リームＢＲの正の遷移の位置の関数として値０又は１の
信号を送出する。第２図によれば、これらの信号は遷移
が生じる時間窓の関数として以下の値をとる。
窓　フリップフロップ１２　　フリップフロップ１３こ
れらの値はメモリ１６に記憶されリードオンリーメモリ
１７の出力情報と共に該リードオンリーメモリをアドレ
スするために使用される。リードオンリーメモリによっ
て送出される情報は遅延０゜Ｔ１５．２Ｔ１５，３Ｔ１
５．４Ｔ１５に対応し、ライン２（遅延０）と接続する
ため又は遅延デバイスＬＲＩ〜ＬＲ４（遅延Ｔ１５〜４
Ｔ１５）と接続するためにマルチプレクサをアドレスす
る。
ディジタルビットストリームＢＲの遷移が存在する時間
窓のコードに伴うこの遅延はリードオンリーメモリ１７
のアドレスを決定する。
例えば遅延が０のとき、ビットストリームＢＲ即ちビッ
トストリームＢの遷移は時間窓Ｆ２で生じ、リードオン
リーメモリによって送出される遅延のアドレスは第４図
の具体例の遅延４Ｔ１５に対応する。
マルチプレクサによってライン２１が遅延デバイスしＲ
４に接続された後にビットストリームＢＲの遷移が窓Ｆ
１に存在すると、リードオンリーメモリ１７は遅延４Ｔ
１５の同じアドレスを送出する。逆に、遷移がまだ窓Ｆ
２に存在するときはリードオンリーメモリが遅延３Ｔ１
５のアドレスを送出するであろう、同様に、ビットスト
リームＢが例えば４Ｔ１５遅延するとき、ビットストリ
ーム八とＢとの間、従ってビットストリーム＾とＢＲと
の間に相対的な位相ずれが生じて遷移が窓Ｆ４で生じる
と、リードオンリーメモリは遅延４Ｔ１５　＋　２Ｔ１
５　＝　６Ｔ１５のアドレス即ち遅延Ｔ１５のアドレス
を送出する。遷移が窓Ｆ２で生じると、リードオンリー
メモリはビットストリームＢＲの遷移が窓Ｆ１で生じる
ように遅延４Ｔ１５−　Ｔ１５　＝　３Ｔ１５のアドレ
スを送出する。以後、ビットストリーム間に位相ずれが
生じない限りリードオンリーメモリは同じ遅延アドレス
を送出する。
その結果、メモリ１６からリードオンリーメモリに送出
されたアドレスは、遷移が生じる時間窓のコードと先行
する遅延のアドレスとから構成され、遷移が時間窓Ｆ１
で生じる限り、先行する遅延が維持される。
次の表は遅延が生じた時間窓と先行する遅延との関数と
して与えられる遅延の値を示す。表■は先行位相差が０
で時間窓Ｆｌ、Ｆ２．Ｆ３及びＦ４の遅延の値が夫々０
，４Ｔ１５，３Ｔ１５，２Ｔ１５の第４図の場合を示し
、表■は先行遅延が０で時間窓Ｆｌ、Ｆ２．Ｆ３及びＦ
４の遅延が夫々０，３Ｔ１５，２Ｔ１５及びＴ１５の第
３図の場合である。
表Ｉ 遅延　　ＰＩ　　　　Ｆ２　　　　Ｆ３　　　　Ｆ１ａ
　　　ｏ　　　４Ｔ１５　３Ｔ１５　２Ｔ１５Ｔ１５　
　　Ｔ１５　　０　　４Ｔ１５　３Ｔ１５２　Ｔ１５　
２　Ｔ１５　　　Ｔ１５　　０　　４　Ｔ１５３　Ｔ１
５　３　Ｔ１５　２　Ｔ１５　　　Ｔ１５　　０４　Ｔ
１５　４　Ｔ１５　３　Ｔ１５　２　Ｔ１５　　　Ｔ１
５表■ 遅延　　ＰＩ　　　　Ｆ２　　　　Ｆ３　　　　Ｆ４０
　　　０　　３Ｔ１５　２Ｔ１５　　　Ｔ１５Ｔ１５　
　　Ｔ１５　４　Ｔ１５　３　Ｔ１５　２　Ｔ１５２　
Ｔ１５　２　Ｔ１５　　０　　４　Ｔ１５　３　Ｔ１５
３　Ｔ１５　３　Ｔ１５　　　Ｔ１５　　０　　４　Ｔ
１５４　Ｔ１５　４　Ｔ１５　２　Ｔ１５　　　Ｔ１５
　　０縦列Ｆ１〜Ｆ４に示す値は遷移が生じた時間窓と
先行遅延との関数としてリードオンリーメモリが送出す
る遅延の値である。
筑８図は第７図の遅延選択回路６の変形具体例を示す。
この第８図において、２つの比較器３０．３１は、第７
図の位相比較器５のフィルタ１４．１５に接続された２
つの入力をもつ、これら比較器はまた、第１時間窓Ｆ１
のコードに対応する値１の信号と値Ｏの信号とを別の２
つの入力に受信する。比較器３０．３１の出力はＯＲ論
理ゲート３３の２つの入力に接続され、該ＯＲ論理ゲー
トの出力はＡＮＤ論理ゲート３４の入力に接続されてい
る。ＡＮＤ論理ゲートはまた、クロック信号りを受信す
る。ゲート３４の出力はアップダウンカウンタ３２のク
ロック入力に接続され、該カウンタはまた、カウントア
ツプ／カウントダウン制御入力に比較器３１の出力信号
を受信する。アップダウンカウンタ３２の出力は第７図
のマルチプレクサ３の制御入力に接続されている。比較
器３０．３１は時間窓Ｆ１のコードと遷移が生じた時間
窓のコードとを比較する。後者のコードはフィルタ１４
．１５によって送出される信号によって与えられる。
窓Ｆ１の固定コードがフィルタによって送出された窓の
コードを上回るか否かによって、比較器３０は値１又は
０の信号を送出する。
窓Ｆ１の固定コードがフィルタによって送出された窓の
コードを下回るとき比較器３１は値１を送出し、逆の場
合に値０を送出する。
従って論理ゲート３３の出力信号は値Ｏであり、窓Ｆ１
のコードとフィルタによって送出されたコードとが一致
するときは論理“ゲート３４が遮断される。
逆の場合には該出力信号が値１になり論理ゲート％ｌが
導通する。
固定コードとフィルタから受信したコードとが一致しな
いとき、アップダウンカウンタ３２はクロック信号りの
各周期でパルスを受信し、カウントアツプ／カウントダ
ウン制御人かに入る値がＯであるか１であるかに従って
、即ちフィルタ１４．１５．％こよって送出されたコー
ドが窓Ｆ３もしくはＦ４のコードであるかく即ち窓Ｆ１
を下回るコードであるか）又は窓Ｆ２のコードである力
枢即ち窓Ｆ１を上回るコードであるか）に従って１ピツ
チ進めるか又は遅らせる。アップダウンカウンタ３２は
カウント数５のカウントアツプ及びカウントダウンを行
なうので、該カウンタが送出する数は遅延０．Ｔ１５，
２Ｔ１５，３Ｔ１５又は４Ｔ１５に対応し、マルチプレ
クサを制御する。固定コードと受信コードとが一致する
ときは、アップダウンカウンタはパルスを受信せず表示
数は変わらない。
従って２つのビットストリーム＾、Ｂの位相合わせは遅
延ピッチＴ１５で行なわれ、ビットストリームの位相合
わせに必要なりロック信号ｈパルスの数は多くても３つ
である。第７図の具体例では位相合わせに必要なりロッ
ク信号りのパルスは多くても２つである。
第８図のデバイスは、位相合わせのためにクロック信号
りの３つのパルスが必要なので第７図のデバイスより遅
いが、より簡単でありリードオンリーメモリを用いる第
７図のデバイスの場合のようなプログラミングが不要で
ある。
第７図及び第８図は２つの具体例であり、本発明の範囲
内で図示の手段の全部又は一部を等価の手段で代替する
ことは勿論可能である。
フェーズロックによってディジタルビットストリームの
位相合わせが行なわれる場合について詳細に説明した。
しかしながらビットストリーム間に別の位相関係が望ま
れる場合に、基準時間窓を所望の位相関係の関数として
選択して本発明を使用することも勿論可能である０例え
ば、各々が周期Ｔ／４の４つの時間窓から成る前記のご
とき例ではビットストリームＢがと・ントストリームへ
に対して所望の位相差Ｔ／４，２Ｔ／４又は３Ｔ／４を
もつようにするためには基準時間窓として夫々窓Ｆ２．
Ｆ３又はＦ４を選択する。
更に、記載のフェーズロック方法は、任意の数のディジ
タルビットストリームＢ、Ｃ，Ｄ、Ｅ、　、　、　、Ｈ
に応用できる。ディジタルビットストリーム八を基準と
し各ディジタルビットストリームのフェーズロックを例
えば第７図のごとき本発明のデバイスを使用して行なう
、ビットストリーム八を基準とするので窓発生回路４は
複数のフェーズロックデバイスに共通であることが理解
されよう。
【図面の簡単な説明】
第１図は２つのビットストリームをフェーズロックする
場合の本発明デバイスの概略ブロック図、第２図は第１
図の回路によって送出される時間窓を示すダイヤグラム
、第３図は２つのディジタルビットストリームの位相合
わせプロセスの１つの具体例を示す説明図、第４図は２
つのディジタルビットストリームの位相合わせプロセス
の別の具体例を示す説明図、第５図は第３図の具体例の
状態図、第６図は第４図の具体例の状態図、第７図は本
発明デバイスの具体例の説明図、第８図は本発明デバイ
スの別の具体例の説明図である。 １．２．２１・・・・・・ビットストリームライン、３
・・・・・・スイッチングデバイス、４・旧・・時間窓
発生回路、５・・・・・・位相比較器、６・・・・・・
遅延選択回路。 代理人弁理士　中　　　村　　　　至 くエミ＝ニニこご

Claims (10)

    【特許請求の範囲】
  1. （１）周期Ｔを各々がもつビットから夫々構成された複
    数の同期ディジタルビットストリームのフェーズロック
    方法において、基準として採用された１つのビットスト
    リームから周期Ｔを各々がもつ連続時間間隔即ち基準時
    間間隔を定義し、各基準時間間隔内に所定数の時間窓を
    形成し、基準ビットストリームと０の値をとり得る遅延
    だけ遅れた第２同期ディジタルビットストリームに対応
    する遅延ビットストリームとの位相を比較して、該遅延
    ビットストリームのビットの各初端が存在する時間窓を
    決定し、該窓の関数として該第２ビットストリームに与
    えるべき遅延時間を決定し、該遅延時間に対応する信号
    によってスイッチングデバイスを制御して、該遅延時間
    に等しい遅延をもつ遅延デバイスを該第２ビットストリ
    ームを搬送する伝送ラインに挿入し、これにより基準ビ
    ットストリームと第２ビットストリームとの間の所望の
    位相関係に基づいて先に決定された前記窓即ち基準窓の
    １つの内部に遅延ビットストリームのビットの初端の各
    遷移を配置することを特徴とするフェーズロック方法。
  2. （２）前記遅延時間が、基準窓の周期より短い周期をも
    つ基本遅延時間の倍数であることを特徴とする特許請求
    の第１項に記載のフェーズロック方法。
  3. （３）１つの基準時間間隔内に形成される窓がすべて同
    じ周期をもつことを特徴とする特許請求の範囲第１項又
    は第２項に記載のフェーズロック方法。
  4. （４）前記ビットストリームを位相合わせするために、
    前記基準窓は、基準ビットストリームのビットが該窓の
    中央で始まるように選択されることを特徴とする特許請
    求の範囲第１項から第３項のいずれかに記載のフェーズ
    ロック方法。
  5. （５）基準ディジタルビットストリームを伝送する第１
    ラインに接続された時間窓発生回路と、窓発生回路に接
    続された位相比較器と、位相比較器に接続された遅延選
    択回路と、遅延選択回路に接続された制御入力をもつス
    イッチングデバイスと、第２ディジタルビットストリー
    ムを伝送する第２ラインに接続された入力をもち基本遅
    延の倍数の遅延をもつｎ個の遅延デバイスとを含み、ス
    イッチングデバイスが第２ラインと各遅延デバイスとに
    夫々接続されたｎ＋１個の入力と第３ラインに接続され
    た出力とをもち、位相比較器がまた、０の値にもなり得
    る遅延後に第２ディジタルビットストリームに対応する
    遅延ビットストリームを伝送する第３ラインに接続され
    た入力をもつことを特徴とする特許請求の範囲第１項か
    ら第４項のいずれかに記載の方法を実施するためのフェ
    ーズロックデバイス。
  6. （６）第１遅延デバイスが基本遅延に等しい遅延をもち
    、その他の遅延デバイスが順次に先行遅延デバイスの遅
    延に基本遅延を加えた遅延をもち、最終遅延デバイスが
    基本遅延のｎ倍に等しい遅延をもち、ｎの数は、基本遅
    延のｎ＋１倍に等しい遅延が１ビットの周期Ｔに等しく
    なるような値であることを特徴とする特許請求の範囲第
    ５項に記載のフェーズロックデバイス。
  7. （７）時間窓発生回路が、第１ラインに接続されたタイ
    ミング回復回路と２つの遅延デバイスとを含み、タイミ
    ング回復回路がクロック信号を送出し、遅延デバイスが
    １ビットの周期Ｔの１／４に等しい周期ずつ互いにシフ
    トした２つの遅延クロック信号を送出することを特徴と
    する特許請求の範囲第５項に記載のフェーズロックデバ
    イス。
  8. （８）位相比較器が第１及び第２のＤタイプフリップフ
    ロップをもち、第１フリップフロップが窓発生回路のい
    ずれか１つの遅延デバイスの出力に接続されたデータ入
    力をもち、第２フリップフロップが窓発生回路の別の遅
    延デバイスの出力に接続されたデータ入力をもち、２つ
    のフリップフロップが第３ラインに接続されたクロック
    入力をもち、第１フィルタが第１フリップフロップの出
    力に接続され、第２フィルタが第２フリップフロップの
    出力に接続されていることを特徴とする特許請求の範囲
    第７項に記載のフェーズロックデバイス。
  9. （９）遅延選択回路が、１ビットの周期Ｔに比較して長
    い周期のクロック信号によって制御されるメモリと、プ
    ログラマブルリードオンリーメモリとを含み、前記メモ
    リは、第１フィルタに接続された第１入力とリードオン
    リーメモリに接続された第１出力と第２フィルタに接続
    された第２入力とリードオンリーメモリに接続された第
    ２出力とリードオンリーメモリの出力に接続された第３
    入力とリードオンリーメモリの第３入力に接続された第
    ３出力とをもち、該リードオンリーメモリの出力はまた
    スイッチングデバイスの制御入力に接続されていること
    を特徴とする特許請求の範囲第８項に記載のフェーズロ
    ックデバイス。
  10. （１０）遅延選択回路が第１比較器と第２比較器とを含
    み、これら比較器の双方の入力が位相比較器の２つのフ
    ィルタに接続され、別の入力が基準時間窓に関するコー
    ドを受信しており、該遅延選択回路が更に、１ビットの
    周期Ｔに比較して長い周期をもつクロック信号のパルス
    を通すか又は遮断するゲートを含み、該ゲートは前記第
    １比較器及び第２比較器によって制御され、該ゲートの
    出力はカウント数ｎのアップダウンカウンタのクロック
    入力に接続され、該アップダウンカウンタの出力はスイ
    ッチングデバイスの制御入力に接続され、該アップダウ
    ンカウンタは前記第１比較器及び第２比較器のいずれか
    の出力信号によつてカウントアップ又はカウントダウン
    するように制御されることを特徴とする特許請求の範囲
    第８項に記載のフェーズロックデバイス。
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FR8610093 1986-07-10

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972444A (en) * 1988-07-14 1990-11-20 International Business Machines Corporation Digital phase-locked device and method
ATE101769T1 (de) * 1988-10-13 1994-03-15 Siemens Ag Verfahren und schaltungsanordnung zum empfang eines binaeren digitalsignals.
JPH02164153A (ja) * 1988-12-19 1990-06-25 Fujitsu Ltd ビット位相差吸収方式
JPH02192337A (ja) * 1989-01-20 1990-07-30 Fujitsu Ltd 位相調整回路
DE69029916T2 (de) * 1989-03-29 1997-08-14 Sharp Kk Taktsignalgenerator
ES2060351T3 (es) * 1990-02-16 1994-11-16 Siemens Ag Procedimiento y dispositivo para la recuperacion del impulso de reloj.
US5333299A (en) * 1991-12-31 1994-07-26 International Business Machines Corporation Synchronization techniques for multimedia data streams
JP2871364B2 (ja) * 1992-12-16 1999-03-17 富士通株式会社 モデムの送信同期装置及び方法
US5737531A (en) * 1995-06-27 1998-04-07 International Business Machines Corporation System for synchronizing by transmitting control packet to omit blocks from transmission, and transmitting second control packet when the timing difference exceeds second predetermined threshold
DE19713660A1 (de) * 1997-04-02 1998-10-08 Siemens Nixdorf Inf Syst Phasenjustierung schneller paralleler Signale
WO1998049802A1 (de) * 1997-04-25 1998-11-05 Siemens Aktiengesellschaft Programmierbare phasenanpassung
US6621760B1 (en) * 2000-01-13 2003-09-16 Intel Corporation Method, apparatus, and system for high speed data transfer using source synchronous data strobe
US6973145B1 (en) * 2000-09-01 2005-12-06 Ut-Battelle, Llc Digital-data receiver synchronization method and apparatus
JP4118536B2 (ja) * 2001-07-03 2008-07-16 株式会社東芝 クロック遅延設定方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB968730A (ja) * 1962-02-09
FR1422959A (fr) * 1964-11-13 1966-01-03 Thomson Houston Comp Francaise Perfectionnements aux dispositifs d'asservissement en phase
US3992580A (en) * 1975-04-24 1976-11-16 The United States Of America As Represented By The Secretary Of The Army Discrete control correction for synchronizing digital networks
US4229824A (en) * 1978-07-21 1980-10-21 Cubic Corporation Method and apparatus for synchronizing electrical signals
US4280099A (en) * 1979-11-09 1981-07-21 Sperry Corporation Digital timing recovery system
US4415984A (en) * 1980-06-25 1983-11-15 Burroughs Corporation Synchronous clock regenerator for binary serial data signals
US4451917A (en) * 1981-01-15 1984-05-29 Lynch Communication Systems, Inc. Method and apparatus for pulse train synchronization in PCM transceivers
IT8121477A0 (it) * 1981-04-30 1981-04-30 Italtel Spa Disposizione circuitale atta ad allineare tra loro una pluralita'di fasci pcm coerenti che pervengono ad un nodo di comunicazione.

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