JPH07118704B2

JPH07118704B2 - 同期デイジタルビツトストリ−ムのフエ−ズロツク方法及び該方法実施デバイス

Info

Publication number: JPH07118704B2
Application number: JP17273387A
Authority: JP
Inventors: ジヤン−ピエール・ゲラン; ジヤン−ポール・ル・ムール; ジヤン−ポール・モルパン
Original assignee: アルカテル・セイテ
Priority date: 1986-07-10
Filing date: 1987-07-10
Publication date: 1995-12-18
Anticipated expiration: 2010-12-18
Also published as: EP0253281A1; FR2601534A1; JPS6386935A; DE3773558D1; CA1269137A; EP0253281B1; US4780891A; FR2601534B1

Description

【発明の詳細な説明】本発明は、同期ディジタルビットストリームのフェーズ
ロックに係る。

情報をディジタルビットストリームの形態でラインに伝
送すること、及び、情報処理ではビットストリームを該
ビットストリームに対応するクロック信号によって読み
取る必要があることは公知である。この読み取りは一般
に、Ｄタイプフリップフロップを用いて行なわれる。情
報は、フリップフロップを制御するクロック信号の立ち
上がり又は立ち下がりで読み取られ、フリップフロップ
の出力に伝送される。読み取りが正しく行なわれるため
には、情報が、クロック信号の立ち上がり又は立ち下が
りの有効縁より前に少なくともプレポジショニング時間
をもち且つ該有効縁より後に少なくとも維持時間をもつ
ことが必要である。

複数のビットストリームが存在する場合、各ビットスト
リームは１つのラインによって伝送され、それらの有意
瞬間が平均して正確に同じレートで出現するときは、ビ
ットストリームの同期はCCITTの勧告G701に従って行な
われる。ビットストリームには特定された範囲内の振幅
ジッタが割り当てられる。

従って、プレポジショニング時間と維持時間とに関する
条件が維持される限り、同期ディジタルビットストリー
ムは、該ビットストリームの有意瞬間の出現レートに等
しい１つのクロック信号によって読み取ることが可能で
ある。情報の伝送速度が小さいときはこれらの条件は一
般に特に問題を生じない。これに反して、ビットストリ
ーム送信側の論理回路及び増幅器の維持時間とプレポジ
ショニング時間及び伝送ラインにおける分散がビット時
間に比較して無視できないとき、即ちビットストリーム
の伝送速度が大きいときは、ビットストリームの相対的
位相合わせが必要になる。

従って、本発明の目的は、特に同一クロック信号によっ
て読み取りができるように同期ディジタルビットストリ
ームをフェーズロックすることである。

本発明の目的は、周期Ｔを各々がもつビットから夫々構
成された複数の同期ディジタルビットストリームのフェ
ーズロックを行なうために、基準として採用された１つ
のビットストリームから周期Ｔを各々がもつ連続時間間
隔即ち基準時間間隔を定義し、各基準時間間隔内に所定
数の時間窓を形成し、基準ビットストリームと０の値を
とり得る遅延だけ遅れた第２同期ディジタルビットスト
リームに対応する遅延ビットストリームとの位相を比較
して、該遅延ビットストリームのビットの各初端が存在
する時間窓を決定し、該窓の関数として該第２ビットス
トリームに与えるべき遅延時間を決定し、該遅延時間に
対応する信号によってスイッチングデバイスを制御し
て、該遅延時間に等しい遅延をもつ遅延デバイスを該第
２ビットストリームの伝送ラインに挿入し、これにより
基準ビットストリームと第２ビットストリームとの間の
所望の位相関係に基づいて決定された前記窓即ち基準窓
の１つの内部に遅延ビットストリームのビットの初端の
各遷移を配置することを特徴とするフェーズロック方法
を提供することである。

本発明の目的はまた、基準ディジタルビットストリーム
を伝送する第１ラインに接続された時間窓発生回路と、
窓発生回路に接続された位相比較器と、位相比較器に接
続された遅延選択回路と、遅延選択回路に接続された制
御入力をもつスイッチングデバイスと、第２ディジタル
ビットストリームを伝送する第２ラインに接続された入
力をもち基本遅延の倍数の遅延をもつｎ個の遅延デバイ
スとを含み、スイッチングデバイスが第２ラインと各遅
延デバイスとに夫々接続されたｎ＋１個の入力と第３ラ
インに接続された出力とをもち、位相比較器がまた、０
の値にもなり得る遅延後に第２ディジタルビットストリ
ームに対応する遅延ビットストリームを伝送する第３ラ
インに接続された入力をもつことを特徴とする前記方法
を実施するためのフェーズロックデバイスを提供するこ
とである。

本発明方法においては、同期ディジタルビットストリー
ムが最小数の遷移をもつことが必要である。この条件は
一般に、該ビットストリームが有限和のエンコーダ又は
混合手段を含む光学又は同軸ラインの端子から出される
ときに充足される。

添付図面に示す非限定具体例に基づいて本発明をより詳
細に以下に説明する。

具体例第１図はデバイスの概略ブロック図を示す。ライン1,2
はレート1/Tの２つの同期ディジタルビットストリーム
A,Bの伝送ラインである。遅延デバイスLR1〜LRnの入力
がライン２に接続され出力がスイッチングデバイス３に
接続されている。また、ライン２はスイッチングデバイ
スに直接接続されている。ライン21はスイッチングデバ
イスの出力に接続され、遅延ディジタルビットストリー
ムＢであるディジタルビットストリームBRを伝送する。
この遅延はディジタルビットストリームＢが通過した遅
延デバイスの１つによって導入されたものである。時間
窓発生回路４の入力はライン１に接続され、出力は同じ
くライン21に接続された入力をもつ位相比較器５に接続
されている。遅延選択回路６の入力は位相比較器５に接
続され、出力は選択デバイス３に接続されている。

時間窓発生回路４は、位相基準として採用され以後基準
時間間隔と指称されるディジタルビットストリームＡか
ら定義された１ビットの周期Ｔに等しい周期を各々がも
つ連続時間間隔の内部に時間窓を形成する。例えば各基
準時間間隔に４つの時間窓が形成される。ライン21と時
間窓発生回路４とに接続された位相比較器５は、ライン
21のディジタルビットストリームのレベル遷移、例えば
正のレベル遷移が内部で生じる時間窓を決定し得る。内
部で遷移が生じた時間窓の表示は遅延選択回路６に送出
され、該回路は選択された遅延デバイスを指示する信号
をスイッチングデバイス３に送出する。スイッチングデ
バイスは該信号を受信すると、選択された遅延デバイス
の出力をライン21に接続する。このようにして選択され
た遅延デバイスによって導入された遅延だけディジタル
ビットストリームＢから遅れたディジタルビットストリ
ームBRがライン21に得られる。

ディジタルビットストリームBRの遷移が、２つのディジ
タルビットストリーム間の所望の位相関係に基づいた所
定の時間窓即ち基準時間窓の内部にはいるまで処理が反
復される。即ち、２つのビットストリームの位相合わせ
を行なうためには、２つのビットストリームに共通の空
き領域が最大になる時間窓が選択される。このような場
合を例として以下に説明する。

第２図は第１図の時間窓発生回路４によって送出される
時間窓を示すダイヤグラムである。グラフＡは基準とし
て採用されたビットストリームＡを示し、ビットストリ
ームＡのビット時間、即ち該ビットストリームの連続ビ
ットの各々によって占められる連続時間間隔はグラフＡ
の上方に周期Ｔで繰り返されている。グラフＨはビット
ストリームＡから再生されたビットストリームＡのクロ
ック信号を示しその立ち上がりはビットストリームＡの
ビット時間の中央と一致する。グラフHR1は時間3T/8、
即ちビット時間の周期Ｔの3/8だけ遅延したクロック信
号Ｈである。グラフHR2は時間T/4だけ遅延したクロック
信号HR1即ち時間5T/8だけ遅延したクロック信号Ｈであ
る。グラフF1,F2,F3及びF4はここでは各々が周期T/4の
４つの時間窓を示す。これらの時間窓はグラフF4の下方
に周期Ｔで示された各基準時間間隔でクロック信号HR1
及びHR2によって処理される。これらの基準時間間隔は
ここでは窓F1の中央に初端をもつビットストリームＡの
ビット時間に対してT/8だけシフトしている。

第３図はビットストリームＡを基準としたときの２つの
ディジタルビットストリームA,Bの位相合わせプロセス
の１つの具体例を示す。この具体例ではビットストリー
ムＢがピッチT/5だけ遅延し得る。グラフａは４つの時
間窓F1〜F4を示し、グラフb1,b2,b3及びb4はビットスト
リームＡに対するビットストリームＢの位置合わせの４
つの場合を示す。

グラフb1の場合、ビットストリームＢの正の遷移の各々
は太線ゾーンで示すように基準時間間隔の初端直後の時
間窓F1に存在し、この時間窓中央でビットストリームＡ
の時間ビットが始まる。時間窓F1が基準窓として選択さ
れているのでビットストリームＢは正確に位置合わせさ
れたと考えてよい。従ってビットストリームＢに遅延は
全く導入されず、第１図のライン２はスイッチングデバ
イスによってライン21に直接接続される。

第２の場合即ちグラフb2の場合、ビットストリームＢの
正の遷移の各々は時間窓F2で生じる。グラフR3T/5は太
線ゾーンで示すように時間3T/5だけ遅延したビットスト
リームＢの位置を示す。このゾーンの一部が時間窓F1内
部に存在しこのゾーンの別の部分が時間窓F4の内部に存
在することが理解されよう。このように遅延したビット
ストリームＢの正の遷移が時間窓F1に存在するならば、
このように遅延したビットストリームＢは正確に位置合
わせされたと考えてよい。逆に、正の遷移が時間窓F4で
生じるならば遅延3T/5は不十分でありグラフRT/5で示さ
れる付加的遅延T/5が導入される。グラフBRはビットス
トリームＢの最終位置合わせ後に正の遷移が生じたゾー
ンを示す。ビットストリームは3T/5又は4T/5の時間だけ
遅延している。

第１図のライン21はスイッチングデバイス３を介して遅
延3T/5を導入する遅延デバイスに接続される。ビットス
トリームBRが正確に位置合わせされているとこの接続は
変化しない。逆の場合には、付加的遅延T/5を導入する
必要がある。これは遅延4T/5を導入する遅延デバイスに
ライン21を接続することによって得られる。即ち、第１
図では遅延デバイスLR1,LR2,...LRnは夫々、値T/5,2T/
5,...nT/5の遅延を導入する。

第３の場合即ちグラフb3の場合、ビットストリームＢの
正の遷移の各々は時間窓F3で生じる。グラフR2T/5は太
線ゾーンで示すように時間2T/5だけ遅延したビットスト
リームＢの位置を示す。このゾーンの一部は時間窓F1に
存在しこのゾーンの別の部分は時間窓F4に存在すること
が理解されよう。このように遅延したビットストリーム
Ｂの正の遷移が時間窓F1に存在するときは、このように
遅延したビットストリームＢは正確に位置合わせされた
と考えてよく、ライン21は遅延2T/5の遅延デバイスLR2
に接続される。逆に正の遷移が時間窓F4に存在するとき
は合計3T/5の遅延を得るためにグラフRT/5で示されるよ
うなT/5の付加的遅延が導入される。これはライン21を
遅延デバイスLR3に接続することによって得られる。グ
ラフBRはビットストリームＢが時間2T/5又は3T/5だけ遅
延しているときに正の遷移が発生するゾーンを示す。

第４の場合即ちグラフb4の場合は、正の遷移の各々が時
間窓F4に生じる。第１グラフRT/5は時間T/5だけ遅延し
たビットストリームＢの位置を示す。正の遷移がまだ時
間窓F4で生じるときは第２のグラフRT/5で示すように付
加的遅延T/5が導入される。グラフBRは遅延T/5は2T/5の
後にビットストリームＢの正の遷移が生じるゾーンを示
す。

第４図は第３図の第２の場合の位置合わせプロセスの変
形例を示す。グラフＢは正の遷移の各々が時間窓F2で生
じるビットストリームＢの位置を示す。グラフR4T/5は
遅延4T/5を導入した後のビットストリームＢの位置を示
す。太線ゾーンの一部が時間窓F1に存在しこのゾーンの
別の部分が時間窓F2に存在することが理解されよう。そ
の結果、正の遷移がまだ時間窓F2で生じるときは遅延4T
/5が大き過ぎるのでグラフ−RT/5で示すように遅延をT/
5だけ減らす。即ち遅延デバイスLR4から遅延デバイスLR
3に戻る。グラフBRは遅延4T/5又は3T/5が導入された後
に正の遷移が生じるゾーンを示す。この図では、遅延4T
/5が早進T/5と等価であり、時間窓F2に存在する太線ゾ
ーンのT/5の遅延減少は新しい早進T/5と等価である。グ
ラフBRは早進T/5又は2T/5の後に正の遷移が生じたゾー
ンを示す。

第４図のゾーンBRは第３図のグラフb2のゾーンBRと同じ
長さ（周期）をもち、２つの図でこれらのゾーンは時間
窓F1に存在するが、第３図では時間窓F1の初端に位置合
わせされ第４図では時間窓F1の終端に位置合わせされて
いる。

第３図の第３の場合に、ビットストリームＢを3T/5だけ
遅延させ、まだ窓F2に存在するゾーンの部分については
遅延をT/5だけ減らしてもよい。

第３図の第４の場合に、ビットストリームＢを2T/5だけ
遅延させ、まだ窓F2に存在するゾーンの部分については
遅延をT/5だけ減らしてもよい。

すべての場合に、位相合わせ後の２つのディジタルビッ
トストリームA,Bに共通の空き領域が少なくとも3T/4に
等しいことが理解されよう。

この空き領域を大きくするために、他の時間窓より狭い
基準時間窓を選択し得る。勿論、遅延のインクリメンテ
ーションピッチは基準窓の幅より小さくする必要があ
る。さもないと遅延デバイスの数を増やす必要が生じ位
相合わせデバイスが複雑になる。

４つの時間窓と１つの遅延インクリメンテーションピッ
チT/5をもつ具体例によれば、必要な最大遅延が4T/5に
等しいので遅延デバイスの数ｎは４に等しい。。

第５図は第３図の具体例の状態図を示す。第６図は第４
図の具体例の状態図を示す。

第５図及び第６図において、時間窓F1に対するループと
対照的に時間窓F2及びF4に対するループは１回しか生じ
ない。ビットストリームＢが時間窓F2又はF4に配置され
るようなビットストリームＡとＢとの間の相対的な位相
ずれが経時的に生じる場合を除いては、位相合わせを行
なったときの時間窓F1へのループは連続的である。前記
のごとき相対的な位相ずれが経時的に生じると、ビット
ストリームの位相合わせを回復するために位相合わせプ
ロセスが再度行なわれる。時間の経過に伴って新しい位
相合わせを再開する必要が生じ付加的遅延T/5を導入す
る必要が生じたときに遅延4T/5が既に存在すると、遅延
は5T/5になり、これは遅延を完全に削除したことと等価
である。これは、最初に遷移が時間窓F2に存在し、第３
図の具体例で与えられた遅延が4T/5であり相対的な位相
ずれによってビットストリームＢの遷移が時間窓F4には
いったときに生じる。また、最初の遅延がT/5であり、
相対的な位相ずれによってビットストリームＢの遷移が
時間窓F2に入り、付加的遅延4T/5が必要になったときの
合計の遅延5T/5は遅延０と等価になる。即ち初期遅延が
削除される。従って、遷移の位置合わせのすべての場合
に遅延デバイスは４つで十分である。

時間窓F3の遷移の位置合わせはビットストリームの最初
の位相合わせのときに行なわれる。以後の相対偏移は遅
いので、相対的な位相ずれが生じると必然的に遷移は時
間窓F2又はF4の１つに生じるようになり、第５図及び第
６図の状態図に示すごとく多くとも１つの中間状態を経
由して位相合わせを回復する。また、時間窓F2又はF4の
幅としてT/5以下の幅を選択し時間窓F3の幅をその分だ
け大きくすることによって前記中間状態を削除すること
も可能である。

第７図は本発明デバイスの具体例を示す。第７図では、
第１図のデバイス及び回路を同じ参照符号で示す、時間
窓発生回路４はタイミング回復回路10と２つの遅延デバ
イス11,11′とをもつ。タイミング回復回路の入力はラ
イン１に接続され該ラインからディジタルビットストリ
ームＡを受信する。該回路の出力はクロック信号Ｈを送
出する。遅延デバイス11はクロック信号Ｈを受信し遅延
クロック信号HR1を送出する。後者の信号はクロック信
号Ｈの８分の３周期即ち3T/8だけ遅延している。遅延デ
バイス11′はクロック信号HR1に対してT/4遅延しクロッ
ク信号Ｈに対して5T/8遅延したクロック信号HR2を送出
する。位相比較器５は２つのＤタイプフリップフロップ
12,13を含み、フリップフロップ12は遅延デバイス11の
出力に接続されたデータ入力をもち、フリップフロップ
13は遅延デバイス11′の出力に接続されたデータ入力を
もつ。フリップフロップ12,13はディジタルビットスト
リームBRの正の遷移によって制御される。これらのフリ
ップフロップのクロック入力はライン21に接続されてい
る。フリップフロップ12の非反転出力はフィルタ14に接
続されフリップフロップ13の非反転出力はフィルタ15に
接続されている。フィルタ14,15はデバイスの感度を低
下させるための低域フィルタである。

遅延選択回路６は、クロック信号Ｈの周期Ｔに比較して
長くフィルタ14,15の時定数よりやや長い周期をもつク
ロック信号ｈによって制御されるレジスタ又はメモリ16
とプログラマブルリードオンリーメモリ17とをもつ。メ
モリ16の入力はフィルタ14,15に接続されており、フリ
ップフロップ12,13によって送出されフィルタを通過し
た信号を記憶する。また該メモリの入力はリードオンリ
ーメモリ17の出力に接続された入力をもち、該リードオ
ンリーメモリの入力もメモリ16の出力に接続されてい
る。リードオンリーメモリ17の出力はまた、例えばマル
チプレクサから成るスイッチングデバイス３の制御入力
に接続されている。

２つのＤタイプフリップフロップ20,22はビットストリ
ームＡ及びBRの夫々を最小共通領域の中央でサンプリン
グすべく機能する。これらのフリップフロップのデータ
入力は、ライン１及び21に夫々接続されており、クロッ
ク入力はタイミング回復回路10の出力に接続されて該回
路からクロック信号Ｈを受信しこの信号の立ち上がりを
検出する。フリップフロップ20,22の各々の非反転出力
はライン23,24に夫々接続され、ライン23はディジタル
ビットストリームＡを送出しライン24はディジタルビッ
トストリームBRを送出する。これらのディジタルビット
ストリームは位相合わせされている。

フリップフロップ12及び13はディジタルビットストリー
ムBRの正の遷移の位置の関数として値０又は１の信号を
送出する。第２図によれば、これらの信号は遷移が生じ
る時間窓の関数として以下の値をとる。

窓フリップフロップ12 フリップフロップ13 F1 １０ F2 １１ F3 ０１ F4 ００これらの値はメモリ16に記憶されリードオンリーメモリ
17の出力情報と共に該リードオンリーメモリをアドレス
するために使用される。リードオンリーメモリによって
送出される情報は遅延0,T/5,2T/5,3T/5,4T/5に対応し、
ライン２（遅延０）と接続するため又は遅延デバイスLR
1〜LR4（遅延T/5〜4T/5）と接続するためにマルチプレ
クサをアドレスする。

ディジタルビットストリームBRの遷移が存在する時間窓
のコードに伴うこの遅延はリードオンリーメモリ17のア
ドレスを決定する。

例えば遅延が０のとき、ビットストリームBR即ちビット
ストリームＢの遷移は時間窓F2で生じ、リードオンリー
メモリによって送出される遅延のアドレスは第４図の具
体例の遅延4T/5に対応する。マルチプレクサによってラ
イン21が遅延デバイスLR4に接続された後にビットスト
リームBRの遷移が窓F1に存在すると、リードオンリーメ
モリ17は遅延4T/5の同じアドレスを送出する。逆に、遷
移がまだ窓F2に存在するときはリードオンリーメモリが
遅延3T/5のアドレスを送出するであろう。同様に、ビッ
トストリームＢが例えば4T/5遅延するとき、ビットスト
リームＡとＢとの間、従ってビットストリームＡとBRと
の間に相対的な位相ずれが生じて遷移が窓F4で生じる
と、リードオンリーメモリは遅延4T/5＋2T/5＝6T/5のア
ドレス即ち遅延T/5のアドレスを送出する。遷移が、窓F
2で生じると、リードオンリーメモリはビットストリー
ムBRの遷移が窓F1で生じるように遅延4T/5−T/5＝3T/5
のアドレスを送出する。以後、ビットストリーム間に位
相ずれが生じない限りリードオンリーメモリは同じ遅延
アドレスを送出する。

その結果、メモリ16からリードオンリーメモリに送出さ
れたアドレスは、遷移が生じる時間窓のコードと先行す
る遅延のアドレスとから構成され、遷移が時間窓F1で生
じる限り、先行する遅延が維持される。

次の表は遅延が生じた時間窓と先行する遅延との関数と
して与えられる遅延の値を示す。表Ｉは先行位相差が０
で時間窓F1,F2,F3及びF4の遅延の値が夫々0,4T/5,3T/5,
2T/5の第４図の場合を示し、表IIは先行遅延が０で時間
窓F1,F2,F3及びF4の遅延が夫々0,3T/5,2T/5及びT/5の第
３図の場合である。

縦列F1〜F4に示す値は遷移が生じた時間窓と先行遅延と
の関数としてリードオンリーメモリが送出する遅延の値
である。

第８図は第７図の遅延選択回路６の変形具体例を示す。

この第８図において、２つの比較器30,31は、第７図の
位相比較器５のフィルタ14,15に接続された２つの入力
をもつ。これら比較器はまた、第１時間窓F1のコードに
対応する値１の信号と値０の信号とを別の２つの入力に
受信する。比較器30,31の出力はOR論理ゲート33の２つ
の入力に接続され、該OR論理ゲートの出力はAND論理ゲ
ート34の入力に接続されている。AND論理ゲートはま
た、クロック信号ｈを受信する。ゲート34の出力はアッ
プダウンカウンタ32のクロック入力に接続され、該カウ
ンタはまた、カウントアップ／カウントダウン制御入力
に比較器31の出力信号を受信する。アップダウンカウン
タ32の出力は第７図のマルチプレクサ３の制御入力に接
続されている。比較器30,31は時間窓F1のコードと遷移
が生じた時間窓のコードとを比較する。後者のコードは
フィルタ14,15によって送出される信号によって与えら
れる。

窓F1の固定コードがフィルタによって送出された窓のコ
ードを上回るか否かによって、比較器30は値１又は０の
信号を送出する。

窓F1の固定コードがフィルタによって送出された窓のコ
ードを下回るとき比較器31は値１を送出し、逆の場合に
値０を送出する。

従って論理ゲート33の出力信号は値０であり、窓F1のコ
ードとフィルタによって送出されたコードとが一致する
ときは論理ゲート34が遮断される。逆の場合には該出力
信号が値１になり論理ゲート34が導通する。

固定コードとフィルタから受信したコードとが一致しな
いとき、アップダウンカウンタ32はクロック信号ｈの各
周期でパルスを受信し、カウントアップ／カウントダウ
ン制御入力に入る値が０であるか１であるかに従って、
即ちフィルタ14,15によって送出されたコードが窓F3も
しくはF4のコードであるか（即ち窓F1を下回るコードで
あるか）又は窓F2のコードであるか（即ち窓F1を上回る
コードであるか）に従って１ピッチ進めるか又は遅らせ
る。アップダウンカウンタ32はカウント数５のカウント
アップ及びカウントダウンを行なうので、該カウンタが
送出する数は遅延0,T/5,2T/5,3T/5又は4T/5に対応し、
マルチプレクサを制御する。固定コードと受信コードと
が一致するときは、アップダウンカウンタはパルスを受
信せず表示数は変わらない。従って２つのビットストリ
ームA,Bの位相合わせは遅延ピッチT/5で行なわれ、ビッ
トストリームの位相合わせに必要なクロック信号ｈパル
スの数は多くても３つである。第７図の具体例では位相
合わせに必要なクロック信号ｈのパルスは多くても２つ
である。

第８図のデバイスは、位相合わせのためにクロック信号
ｈの３つのパルスが必要なので第７図のデバイスより遅
いが、より簡単でありリードオンリーメモリを用いる第
７図のデバイスの場合のようなプログラミングが不要で
ある。

第７図及び第８図は２つの具体例であり、本発明の範囲
内で図示の手段の全部又は一部を等価の手段で代替する
ことは勿論可能である。

フェーズロックによってディジタルビットストリームの
位相合わせが行なわれる場合について詳細に説明した。
しかしながらビットストリーム間に別の位相関係が望ま
れる場合に、基準時間窓を所望の位相関係の関数として
選択して本発明を使用することも勿論可能である。例え
ば、各々が周期T/4の４つの時間窓から成る前記のごと
き例ではビットストリームＢがビットストリームＡに対
して所望の位相差T/4,2T/4又は3T/4をもつようにするた
めには基準時間窓として夫々窓F2,F3又はF4を選択す
る。

更に、記載のフェーズロック方法は、任意の数のディジ
タルビットストリームB,C,D,E,...Nに応用できる。ディ
ジタルビットストリームＡを基準とし各ディジタルビッ
トストリームのフェーズロックを例えば第７図のごとき
本発明のデバイスを使用して行なう。ビットストリーム
Ａを基準とするので窓発生回路４は複数のフェーズロッ
クデバイスに共通であることが理解されよう。

【図面の簡単な説明】

第１図は２つのビットストリームをフェーズロックする
場合の本発明デバイスの概略ブロック図、第２図は第１
図の回路によって送出される時間窓を示すダイヤグラ
ム、第３図は２つのディジタルビットストリームの位相
合わせプロセスの１つの具体例を示す説明図、第４図は
２つのディジタルビットストリームの位相合わせプロセ
スの別の具体例を示す説明図、第５図は第３図の具体例
の状態図、第６図は第４図の具体例の状態図、第７図は
本発明デバイスの具体例の説明図、第８図は本発明デバ
イスの別の具体例の説明図である。 1,2,21……ビットストリームライン、３……スイッチン
グデバイス、４……時間窓発生回路、５……位相比較
器、６……遅延選択回路。

Claims

【特許請求の範囲】

【請求項１】周期Ｔを各々がもつビットから夫々構成さ
れた複数の同期ディジタルビットストリームのフェーズ
ロック方法において、基準として採用された１つのビッ
トストリームから周期Ｔを各々がもつ連続時間間隔即ち
基準時間間隔を定義し、各基準時間間隔内に所定数の時
間窓を形成し、基準ビットストリームと０の値をとり得
る遅延だけ遅れた第２同期ディジタルビットストリーム
に対応する遅延ビットストリームとの位相を比較して、
該遅延ビットストリームのビットの各初端が存在する時
間窓を決定し、該窓の関数として該第２ビットストリー
ムに与えるべき遅延時間を決定し、該遅延時間に対応す
る信号によってスイッチングデバイスを制御して、該遅
延時間に等しい遅延をもつ遅延デバイスを該第２ビット
ストリームを搬送する伝送ラインに挿入し、これにより
基準ビットストリームと第２ビットストリームとの間の
所望の位相関係に基づいて先に決定された前記窓即ち基
準窓の１つの内部に遅延ビットストリームのビットの初
端の各遷移を配置することを特徴とするフェーズロック
方法。
【請求項２】前記遅延時間が、基準窓の周期より短い周
期をもつ基本遅延時間の倍数であることを特徴とする特
許請求の第１項に記載のフェーズロック方法。
【請求項３】１つの基準時間間隔内に形成される窓がす
べて同じ周期をもつことを特徴とする特許請求の範囲第
１項又は第２項に記載のフェーズロック方法。
【請求項４】前記ビットストリームを位相合わせするた
めに、前記基準窓は、基準ビットストリームのビットが
該窓の中央で始まるように選択されることを特徴とする
特許請求の範囲第１項から第３項のいずれかに記載のフ
ェーズロック方法。
【請求項５】基準ディジタルビットストリームを伝送す
る第１ラインに接続された時間窓発生回路と、窓発生回
路に接続された位相比較器と、位相比較器に接続された
遅延選択回路と、遅延選択回路に接続された制御入力を
もつスイッチングデバイスと、第２ディジタルビットス
トリームを伝送する第２ラインに接続された入力をもち
基本遅延の倍数の遅延をもつｎ個の遅延デバイスとを含
み、スイッチングデバイスが第２ラインと各遅延デバイ
スとに夫々接続されたｎ＋１個の入力と第３ラインに接
続された出力とをもち、位相比較器がまた、０の値にも
なり得る遅延後に第２ディジタルビットストリームに対
応する遅延ビットストリームを伝送する第３ラインに接
続された入力をもつことを特徴とするフェーズロックデ
バイス。
【請求項６】第１遅延デバイスが基本遅延に等しい遅延
をもち、その他の遅延デバイスが順次に先行遅延デバイ
スの遅延に基本遅延を加えた遅延をもち、最終遅延デバ
イスが基本遅延のｎ倍に等しい遅延をもち、ｎの数は、
基本遅延のｎ＋１倍に等しい遅延が１ビットの周期Ｔに
等しくなるような値であることを特徴とする特許請求の
範囲第５項に記載のフェーズロックデバイス。
【請求項７】時間窓発生回路が、第１ラインに接続され
たタイミング回復回路と２つの遅延デバイスとを含み、
タイミング回復回路がクロック信号を送出し、遅延デバ
イスが１ビットの周期Ｔの1/4に等しい周期ずつ互いに
シフトした２つの遅延クロック信号を送出することを特
徴とする特許請求の範囲第５項に記載のフェーズロック
デバイス。
【請求項８】位相比較器が第１及び第２のＤタイプフリ
ップフロップをもち、第１フリップフロップが窓発生回
路のいずれか１つの遅延デバイスの出力に接続されたデ
ータ入力をもち、第２フリップフロップが窓発生回路の
別の遅延デバイスの出力に接続されたデータ入力をも
ち、２つのフリップフロップが第３ラインに接続された
クロック入力をもち、第１フィルタが第１フリップフロ
ップの出力に接続され、第２フィルタが第２フリップフ
ロップの出力に接続されていることを特徴とする特許請
求の範囲第７項に記載のフェーズロックデバイス。
【請求項９】遅延選択回路が、１ビットの周期Ｔに比較
して長い周期のクロック信号によって制御されるメモリ
と、プログラマブルリードオンリーメモリとを含み、前
記メモリは、第１フィルタに接続された第１入力とリー
ドオンリーメモリに接続された第１出力と第２フィルタ
に接続された第２入力とリードオンリーメモリに接続さ
れた第２出力とリードオンリーメモリの出力に接続され
た第３入力とリードオンリーメモリの第３入力に接続さ
れた第３出力とをもち、該リードオンリーメモリの出力
はまたスイッチングデバイスの制御入力に接続されてい
ることを特徴とする特許請求の範囲第８項に記載のフェ
ーズロックデバイス。
【請求項１０】遅延選択回路が第１比較器と第２比較器
とを含み、これら比較器の双方の入力が位相比較器の２
つのフィルタに接続され、別の入力が基準時間窓に関す
るコードを受信しており、該遅延選択回路が更に、１ビ
ットの周期Ｔに比較して長い周期をもつクロック信号の
パルスを通すか又は遮断するゲートを含み、該ゲートは
前記第１比較器及び第２比較器によって制御され、該ゲ
ートの出力はカウント数ｎのアップダウンカウンタのク
ロック入力に接続され、該アップダウンカウンタの出力
はスイッチングデバイスの制御入力に接続され、該アッ
プダウンカウンタは前記第１比較器及び第２比較器のい
ずれかの出力信号によってカウントアップ又はカウント
ダウンするように制御されることを特徴とする特許請求
の範囲第８項に記載のフェーズロックデバイス。