JPH02164153A - ビット位相差吸収方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 ディジタル交換機のディジタルスイッチングモジュール
に各種装置が接続される場合のように、主装置に複数の
従装置が接続される場合の各従装置間のビット位相差吸
収方式に関し、 ハードウェア的負担を増大させることなく、ビット位相
差の効果的な補正を実現することを目的とし、 主装置内に、各従装置に対応するデータのビット位相差
を認識するビット位相差認識手段と、該手段での認識結
果に基づいて、前記主装置内の前記各従装置に対応する
データの処理において該各データのビット位相差を補正
するビット位相差補正手段とを有するように構成する。

〔産業上の利用分野〕

本発明は、ディジタル交換機のディジタルスイッチング
モジュールに各種装置が接続される場合のように、主装
置に複数の従装置が接続される場合の各従装置間のビッ
ト位相差吸収方式に関する。

〔従来の技術〕

ディジタル交換機のディジタルスイッチングモジュール
に各種終端装置・遠隔集線装置等が接続される場合のよ
うに、主装置に複数の従装置が接続される場合、主装置
と各従装置との間でデータの送受信を行う必要がある。

このとき、従装置から主装置へのデータ転送が各従装置
の支配の下で行われるような場合、主装置において各従
装置から受信したデータ列の位相は異なるのが一般的で
あり、主装置より各従装置へタイミングをあわせてデー
タを送出しても、各従装置から主装置に返送されてくる
データのタイミングは合わない。

このことを、ディジタル交換網を例に説明する。

第５図は、ディジタル交換網の従来例の構成図である。

主装置ｌはディジタル交換機であり、複数例えば２つの
従装置２−１２ｈからの各時分割データ入力が、マルチ
プレクサ（以下、ＭＰＸ）６で集線され、時間スイッチ
１段で構成されるスイッチングモジュール（以下、ＳＭ
）３で交換接続され、デマルチプレクサ（以下、ＤＭＰ
Ｘ）７で再び分配接続されて、２つの従装Ｗ２−１２ｂ
へ出力される。主装置１内のコントロールメモリ（以下
、ＣＭ）４は３Ｍ３を制御し、更に、ＣＭ４は中央制御
装置（以下、ＣＣ）５によって制御される。

上記構成のディジタル交換網において、主装置１−従装
置２ａ、２ｂ間の回線は、例えば１フレームをタイムス
ロットＴＳＯ−ＴＳ３１の３２タイムスロツトとして時
分割制御されており（第６図（ａ）、建）、（ｅ）、（
ｆ）参照）、一方、主装置１内では、例えば１フレーム
をタイムスロットＮＴＳＯ〜ＮＴＳ６３の６４タイムス
ロツトとして時分割制御されているとする（第６図（Ｃ
）、（ｄ）参照）。

そして、第５図のＭＰＸ６の入力段において、従装置２
つからは、第６図（ａ）に示すように各タイムスロット
ＴＳＯ−ＴＳ３１のタイミングで時分割データＤＳＯ，
〜ＤＳ３１．が順次入力し、従装置２．からは、同図（
ｂ）に示すように同じタイミングで時分割データＤＳ　
ｌｂ〜Ｄ３３１ｂが順次入力しているとする。

第５図のＭＰＸ６は、上記２つの回線を集線多重して、
ＴＳＯ〜ＴＳ３１の各タイムスロットの前半部分に相当
するＮＴＳＯ〜ＮＴＳ６３のうちの偶数番号のタイムス
ロットに従装置２つからの各時分割データＤＳＯ，−Ｄ
Ｓ３１．を多重化し、同じ＜ＴＳＯ〜ＴＳ３１の後半部
分に相当するＮＴＳＯ〜ＮＴＳ６３のうちの奇数番号の
タイムスロットに従装置２．からの各時分割データＤＳ
Ｏｂ〜Ｄ３３１ｂを多重化して、第６図（Ｃ）に示すよ
うに３Ｍ３　（第５図）に出力する。

そして、Ｓ　Ｍ　３で交換接続されＤＭＰＸ７に入力す
る時点では、第６図（ｄ）に示すように各タイムスロッ
）ＮＴＳＯ−ＮＴＳ６３の内容が交換され、ＤＭＰＸ７
においては、ＮＴＳＯ−ＮＴＳ６３のうちの偶数タイム
スロットの時分割データは、第６図（ｅ）に示すように
従装置２つへの出力回線の各タイムスロットＴＳＯ〜Ｔ
Ｓ３１に分配され、ＮＴＳＯ〜ＮＴＳ６３のうちの奇数
タイムスロットの時分割データは、第６図（ｆ）に示す
ように従装置２ｂへの出力回線の各タイムスロットＴＳ
Ｏ−ＴＳ３１に分配される。

今、１例として、従装置２．からの時分割データＤＳＯ
，、ＤＳ　１．　、ＤＳ３０．及びＤＳ３１．ｔ７）各
々を、第６図（ｆ）に示すように従装Ｒ２ｂへの出力回
線（７）ＴＳＩ、ＴＳＯ１ＴＳ３１及びＴＳ３０の各々
に交換接続し、一方、従装置２’ｂからの時分割データ
ＤＳＯｂ　、ＤＳ　ｌｂ　、ＤＳ３０ｂ及びＤＳ　３１
ｂの各々を、第６図（ｅ）に示すように従装Ｚ２゜への
出力回線のＴＳＩ、ＴＳＯ１ＴＳ３１及びＴＳ３０に交
換接続する場合を考える。

まず、ＭＰＸ６からの第６図（Ｃ）の各出力は、第５図
の３Ｍ３にシーケンシャルに書き込まれる。

すなわち、前記タイムスロットＮＴＳＯ〜ＮＴＳ６３に
対応するＳＭａ内の各アドレスＡ０〜Ａ６３に、第７図
（ａ）に示すように順次書き込まれる。

そして、第５図の主装置１内のＣＣ５は、ＣＭ４に対し
て、その各アドレスＢ。−８６３を、各々、ＤＭＰＸ７
の入力段の各タイムスロットＮＴＳＯ〜ＮＴＳ６３に対
応させ、該各タイムスロットに出力したい時分割データ
が記憶される３Ｍ３の各アドレスを、ＣＭ４の上記対応
する各アドレスＢ０〜Ｂ６３に記憶させる。すなわち、
第７図（ａ）のように、３Ｍ３の各アドレスＡ０〜Ａ　
Ｉ、　３には、従装置２−１２ｂからの各時分割データ
が交互かつシーケンシャルに記憶されるため、前記交換
接続例の場合、ＣＭ４には第７図（ｂ）のように記憶さ
れる。

例えば、従装置２．への出力回線のＴＳＩに、第６図（
ｅ）に示すように従装置２ｂからの時分割データＤＳＯ
ｂを多重化したい場合、ＤＭＰＸ７の入力段では第６図
（ｄ）に示すようにタイムスロットＮＴＳ２に多重化す
る必要がある。そして、３ＭＳ上では、従装置２．から
の時分割データＤＳＯｂは、第６図（Ｃ）及び第７図（
ａ）のようにＭＰＸ６の出力段でのタイムスロットＮＴ
ＳＩに対応するアドレスＡ１に記憶される。従って、Ｄ
ＭＰＸ７の入力段でのタイムスロットＮＴＳ２に対応す
るＣＭ４上のアドレスＢ２には、３ＭＳ上のアドレスＡ
。

が記憶される。

この状態で、ＣＣ５がＣＭ４の各アドレスＢ（１〜Ｂ６
３を順次指定し、これによりＣＭ４は、各アドレスから
読み出された３Ｍ３のアドレス値で３Ｍ３をアクセスし
、対応する時分割データを読み出させ、ＤＭＰＸ７に出
力する。すなわち、３Ｍ３に対するランダムアクセスに
より、時分割データが読み出される。

以上の動作により、第６図に示すように各従装置２−１
２ｂからの入力回線の各タイムスロットを介して人力す
る各時分割データを、同装置への出力回線の任意のタイ
ムスロットに交換接続することができる。

ここで、従装置２．と２．から主装置１への各入力回線
が各従装置の支配下で制御され、又は従装置２．−主装
置１間の伝°送距離と、従装置２゜−主装置１間の伝送
距離が大幅に異なって相対的な伝送遅延が生じ、例えば
軸装？ｆ！２．及び２ｂからの各時分割データの関係が
、第８図（ａ）、（ｂ）のようになった場合を考える。

すなわち、第６図（ａ）、（ｂ）の状態に対して、従装
置２ｂからの時分割データの位相が１タイムスロット分
程度遅れて入力する場合である。このような位相差を一
般にビット位相差と呼ぶ。この場合、ＭＰＸ６の出力段
での状態は第６図（Ｃ）とは異なる第８図（Ｃ）の状態
になり、従って、第５図の主装置１内の３Ｍ３において
は、各時分割データは第７図（ａ）とは異なる第９図（
ａ）の状態で記憶されてしまう。そして、上記ビット位
相差に対して何の手当てもせず、ＣＣ５がＣＭ４の記憶
内容を第７図（ｂ）と同じ第９図（ｂ）の状態に制御し
たとすると、これによって３Ｍ３から読み出されＤＭＰ
Ｘ７に入力される時分割データは、第６図（ｄ）とは異
なる第８図（ｄ）のようになり、従装置２□及び２ｈの
各出力回線へは、第６図（ｅ）、（ｆ）とは異なる第８
図（ｅ）、（ｒ）のように交換接続されてしまう。

上記のように、各従装置２ｍ又は２ｂからの入力回線よ
り入力する時分割データにビット位相差が生じ、主装置
１で誤って交換接続が行われてしまう事態を防ぐために
、従来、ＭＰＸ６の人力段の直前に、各回線対応にエラ
スティックストアと呼ばれるバッファを設け、各回線で
の伝送遅延をハードウェアによって相対的に相殺し、Ｍ
ＰＸ６に入力させる方式が用いられている。

〔発明が解決しようとする課題〕

しかし、上記従来方式の場合、エラスティックストアは
各回線間の１タイムスロツト以下の微妙なビット位相差
を吸収するのには効果的であるが、各従装置間でのビッ
ト位相差が１タイムスロット以上に大きくなれば、その
分、バッファの深さを深＜シなければならず、ハードウ
ェア的な負担が大きくなってしまうという問題点を有し
ている。

本発明は、ハードウェア的負担を増大させることなく、
ビット位相差の効果的な補正を実現することを目的とす
る。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。本発明は、デー
タ交換機等の主装置８に、各種終端装置・遠隔集線装置
等の複数の従装置９−１〜９−Ｎが接続され、主装置８
と各従装置９−１〜９−Ｎ間でデータの授受を行う場合
の、各従装置９−１〜９−Ｎに対応するデータ１０−１
〜１０−Ｎのビット位相差吸収方式を前提とする。

第１図で、主装置８内に設けられるビット位相差認識手
段１１は、各従装置９−１〜９−Ｎに対応するデータ１
０−１〜１０−Ｎのビット位相差を認識する手段である
。同手段は、例えば主装置８と各従装置９−１〜９−Ｎ
間の伝送距離と伝送速度からビット位相差を演算する手
段、又は各データ１０−１〜１０−Ｎから直接ビット位
相差を検出して該ビット位相差を演算する手段である。

また、主装置８内に設けられるビット位相差吸収手段１
２は、ビット位相差認識手段１１での認識結果に基づい
て、主装置８が各従装置９−１〜９−Ｈに対応するデー
タ１０−１〜１０−Ｎの処理を行う場合に、各データの
ビット位相差を吸収する手段である。同手段は、例えば
主装置８が特定のメモリを用いてデータ１０−１〜１０
−Ｎの交換接続制御を行うような場合、同メモリをアク
セスするアドレスをビット位相差認識手段１１で認識さ
れたビット位相差に対応する分だけ補正する手段である
。

〔作　　　用〕

ビット位相差吸収手段１２は、ビット位相差認識手段１
１での各従装置９−１〜９−Ｎに対応ずルテータ１０−
１〜１０−Ｎのビット位相差の認識結果に基づいて、主
装置８での上記データ１〇−１〜１０−Ｎの処理を行う
時点において直接上記ビット位相差を補正する。

従って、上記ビット位相差を補正するための特別なバッ
ファ等が必要なくなり、ビット位相差が変化したような
場合にも柔軟に対応することができる。

〔実　　施　　例］ 以下、図面を参照しながら本発明の詳細な説明する。

第２図は、本発明の実施例の構成図である。第５図の従
来例と異なる部分は、主装置１内にＣＣ５を制御するビ
ット位相差演算部１３を有する点である。同演算部１３
は、従装置２．及び２ｂの各々からの入力回線における
伝送遅延すなわちビット位相差を演算し、ＣＣ５がＣＭ
４を制御するときのアドレス補正量を演算する手段であ
る。

その他の構成については、第５図の従来例と同様である
ため説明を省略する。

上記構成の本実施例の動作につき、以下に説明する。

今、例えば従装置２つ及び２ｂからの各時分割データの
関係が、第８図（ａ）、（ｂ）の従来例の場合と同様に
第３図（ａ）、（ｂ）のようになった場合を考える。

すなわち、第６図（ａ）、（ｂ）のビット位相差がない
状態に対して、従装置２ｂからの時分割データの位相が
１タイムスロット分程度握れて入力する場合である。

この場合、ＭＰＸ６の出力６段での状態は第６図（Ｃ）
とは異なる第３図（Ｃ）の状態になり、従って、第５図
の主装置１内の３Ｍ３においては、各時分割データは第
７図（ａ）とは異なる第４図（ａ）の状態で記憶される
。この状態は、第８図（Ｃ）及び第９図（ａ）の状態と
同様である。

ここで、第２図の主装置１内のビット位相差演算部１３
が、従装置２つ及び従装置２．からの各入力回線（第２
図ＭＰＸ６の入力段）におけるビット位相差を演算する
。

このビット位相差を検出手法としては、例えば以下の３
つに示すような手法が適用できる。

■各回線のビット位相差を予め局データとして特には図
示しないメモリ等に保持する。

■工注として、各回線のビット位相差をハードウェア的
に設定できるようにし、システム立ち上げ時に該工注の
各ビット位相差の値をリードする。

■ハードウェア的に各回線のビット位相差を検出する。

例えば、各回線から入力する時分割データの他に、時分
割データのタイムスロットの区切り（フレームの区切り
）位置を判定するためのフレームクロックを受信し、該
りロックの位相のずれをハードウェア的に検出する。

上記■〜■のビット位相差検出手法のうち、■及び■の
手法は、予め各回線のビット位相差が認識できる場合、
すなわち、ビット位相差が第２図の従装置２□−主装置
１間、従装置２ｂ−主装置１間の距離によって生じるよ
うな原因の場合に適用できる。一方、■の手法は、予め
各回線のビット位相差が計算できない場合、すなわち、
各回線の時分割タイミングが各従装置２−１２ｂの支配
下で制御されるような場合に適用できる。従って、実際
には上記■又は■の手法と■の手法を併用するのが望ま
しい。

上記手法により、第３図（ロ）での従装置２．からの入
力回線における時分割データの１タイムスロット分のビ
ット位相差が検出できたとすると、次に、第２図のビッ
ト位相差演算部１３は、以下の演算によりＣＣ５がＣＭ
ｄ上の各アドレスに設定した３Ｍ３のアドレス値を補正
する。

まず、ＣＣ５が、３Ｍ３の偶数アドレス値Ａ２ｎ（０≦
ｎ≦３１）を設定した場合、次の（１）式で計算される
値Ｘをアドレス番号とするアドレス値Ａ。

に補正する。

ｘ　＝　ＮＯＤ　Ｃ（（２ｎ＋１）＋ｄ、Ｘｒ）　、６
４）　−１・・・（１）一方、ＣＣ５が３Ｍ３の奇数ア
ドレス値Ａ　２　ｎ　＋　１（０≦ｎ≦３１）を設定し
た場合、次の（２）式で計算される値ｙをアドレス番号
とするアドレス値Ａｙに補正する。

ｙ　＝　ＭＯＤ　Ｃ（（２ｎ＋１＋１）＋　ｄｂＸｒ）
）　、６４）　　１・・・（２） 上記（１）、（２）式において、ｄ８及びｄ、は各々従
装置２．及び２．からの各入力回線につき検出されたビ
ット位相差（遅延量）をタイムスロット数に換算した値
である。すなわち、第３図（ａ）、［有］）では、ｄ、
＝０、ｄ、＝１となる。更に、ｒは、第２図のＭＰＸ６
における集線比である。今、第３図℃）と（Ｃ）の関係
より、ＭＰＸ６の出力側のタイムスロット数はタイムス
ロットＮＴＳＯ−ＮＴＳ６３の６４個で、入力側におけ
るタイムスロットＴＳＯ〜ＴＳ３２の２倍であるため、
ｒ＝２となる。

そして、ＮＯＤ　（Ａ　、Ｂ〕なる演算は、整数Ａを整
数Ｂで割った余りを計算する。

今、１例として、前記第６図と同様に、従装置２、、か
らの時分割データＤＳＯ，、ＤＳＬ、　、ＤＳ３０１及
びＤＳ３１□の各々を、第３図（ｆ）のように従装置２
ｂへの出力回線（７）ＴＳＩ、ＴＳＯ２ＴＳ３１及びＴ
Ｓ３０の各々に交換接続し、一方、従装置２ｂからの時
分割データＤＳＯｂ、ＤＳｌｂ、ＤＳ３０ｂ及びＤ３３
１ｂの各々を、第３図（ｅ）のように従装置２１への出
力回線のＴＳＩ、ＴＳＯ，ＴＳ３１及びＴＳ３０に交換
接続する場合を考える。

まず、ＭＰＸ６からの第３図（Ｃ）の各出力は、第２図
の３Ｍ３にシーケンシャルに書き込まれる。

すなわち、前記タイムスロットＮＴＳＯ〜ＮＴＳ６３に
対応するＳＭａ内の各アドレスＡ　６　””　Ａ　６３
に、第４図（ａ）に示すように順次書き込まれる。これ
に対して、ＣＣ５はビット位相差が存在しないと仮定し
て制御しているため、ＣＣ５では第７図（ａ）のように
記憶されたと認識している。

従って、ＣＣ５は、例えば、従装置２．への出力回線の
ＴＳＩに、第３図（ｅ）に示すように従装置２ｂからの
時分割データＤＳＯｂを多重化するために、ＤＭＰＸ７
の入力段でのタイムスロットＮＴＳ２に対応するＣＭｄ
上のアドレスＢ２に対応して、従装置２．からの時分割
データＤＳＯｂが記憶されていると認識している３ＭＳ
上のアドレスＡＩを設定する。

上記設定に対して、第２図主装置１内のビット位相差演
算部１３が、アドレス値Ａ１のアドレス番号が１で奇数
だから前記（２）式を適用し、補正値Ｘを計算する。す
なわち、前記（２）式で、２ｎ＋１＝ｌ、ｄｂ”１、ｒ
＝２として、 ｙ＝　ＭＯＤ　Ｃ（（１＋１）＋ｌＸ２）　、６４）　
−１＝３となる。これにより、アドレス番号が３のアド
レス値Ａ３を得る。従って、ビット位相差演算部１３は
ＣＣ５を介して、ＣＭｄ上のアドレスＢ２に、第４図（
ｂ）に示すようにアドレス値Ａ３を記憶させる。

以下、ＣＭｄ上のアドレスＢＯ２Ｂ６゜及びＢ６□に対
しても、まず、ＣＣ５が、ＳＭａ上の各アドレスＡ３、
Ａ６３及びＡ　６１を設定するが（第７図（ｂ）参照）
、これに対してビット位相差演算部１３が、前記（２）
式に基づき上記各アドレス値をＡ　５、Ａ　＋、及びＡ
６３に補正する。

一方、ＣＣ５が、従装置２．に係るＳＭ３上の偶数アド
レスを指定した場合は、従装置２１からの入力回線に遅
延が生じていない、すなわち、前記（１）式におけるｄ
、＝Ｏであるため、上記各アドレス値を前記（１）式で
補正しても、値は変わらず、従って、第４図において、
ＣＭ４上の各アドレスＢ＋　、Ｂ３　、Ｂｂ＋及びＢ６
：ｌに記憶される値は、第７図（６）のビット位相差が
ない場合と同様である。

このように、ビット位相差演算部１３は、各回線で生じ
たビット位相差に相当する分だけ、ＣＣ５がＣＭ４に設
定するアドレス値を補正する。概念的には、３Ｍ３及び
ＣＭＪ上の１アドレスは、ＭＰＸ６の出力段又はＤＭＰ
Ｘ７の入力段での１タイムスロット分に相当するため、
前記（１）、（２）式は、ビット位相差が１タイムスロ
ット分生じれば、１アドレス分補正する演算を行う。

以上に示したように、従装置２−．２ｂからの入力回線
においてビット位相差が発生しても、その分を第２図の
主装置１内のビット位相差演算部１３が補正するため、
第３図（ｅ）、（ｆ）に示すように、第６図（ｅ）、（
ｆ）のビット位相差がない場合と全く同様の交換接続を
実現することができる。

なお、ｌタイムスロット以下のビット位相差については
、第２図のＭＰＸ６の直前の各回線部分に従来技術と同
様のエラスティックストアを設けて補正すればよく、こ
の場合、補正幅は１タイムスロツト以下であるため、ハ
ードウェア的なｉｔｓも最小限に抑えることができる。

以上、本実施例ではディジタル交換機内の３Ｍ３及びＣ
Ｍ４における処理に対してビット位相差演算部１３の補
正を行った例を示したが、第２図のビット位相差演算部
１３を主装置１内に設けることにより、主装置１内の種
々のデータ処理においてビット位相差の補正を行うこと
が可能である。

なお、従装置２１及び２ｂは、当然２つに限定されるも
のではなく、多数の場合にもそれに応じて前記（１）及
び（２）式のような演算式を決めることにより、同様に
適用できる。

〔発明の効果〕

本発明によれば、主装置が従装置に係るデータの処理を
行う時点において直接ビット位相差を補正するため、該
ビット位相差を補正するための特別なバッファ等が必要
なくなり、ハードウェアの負担を最小限に抑えることが
可能となり、ビット位相差が変化したような場合にも柔
軟に対応することができ、特に、ビット位相差が増大し
た場合にもハードウェア贋の増大を防ぐことができる。

これにより、コストの低いシステムを実現することが可
能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、本発明の実施例の構成図、 第３図は、本実施例における動作タイミングチャート例
を示した図、 第４図（ａ）、（ｂ）は、本実施例の動作説明図、第５
図は、従来例の構成図、 第６図は、ビット位相差がない場合の動作タイミングチ
ャート例を示した図、 第７図（ａ）、ら）は、ビット位相差がない場合の動作
説明図、 第８図は、ビット位相差がある場合で補正をしない場合
の動作タイミングチャート例を示した図、第９図（ａ）
、（ロ）は、ビット位相差がある場合で補正をしない場
合の問題点の説明図である。 ８・・・主装置、 ９−１〜９−Ｎ・・・従装置、 １０−１〜１０−Ｎ・・・データ、 １１・・・ビット位相差認識手段、 １２・・・ビット位相差吸収手段。 特許出願人　　　富士通株式会社 榛帆のプロ、り図 第 図 本発明の実施春１０溝八図 本実施例の動作説明図 第 図 ビット位相差がない場合の動作説明図 筒 図

Claims (1)

1. 【特許請求の範囲】 主装置（８）に複数の従装置（９−１〜９−Ｎ）が接続
   され該主装置（８）と該各従装置間（９−１〜９−Ｎ）
   でデータの授受を行う場合の、各従装置（９−１〜９−
   Ｎ）に対応するデータ（１０−１〜１０−Ｎ）のビット
   位相差吸収方式において、 前記主装置（８）内に、 前記各従装置（９−１〜９−Ｎ）に対応するデータ（１
   ０−１〜１０−Ｎ）のビット位相差を認識するビット位
   相差認識手段（１１）と、 該手段での認識結果に基づいて、前記主装置（８）内の
   前記各従装置（９−１〜９−Ｎ）に対応するデータ（１
   ０−１〜１０−Ｎ）の処理において該各データのビット
   位相差を補正するビット位相差補正手段（１２）とを有
   することを特徴とするビット位相差吸収方式。