KR20210146451A

KR20210146451A - 병렬 경로 지연 라인

Info

Publication number: KR20210146451A
Application number: KR1020217038367A
Authority: KR
Inventors: 데르 바그트 잔 폴 안토니 반; 데니스 제레닌
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2019-04-25
Filing date: 2020-04-23
Publication date: 2021-12-03
Also published as: WO2020219651A1; JP2022529513A; US20200343882A1; CN113728241A; US11283436B2

Abstract

정확하고 가변적인 크기만큼 신호를 지연시키는 회로 및 그 작동 방법. 일 실시 예는 자동화된 테스트 장비에 사용되는 고속 지연 라인에 관한 것이다. 본 발명자들은 높은 데이터 속도를 갖는 입력 신호가 결합되어 지연 신호를 생성하기 전에 각각의 병렬 지연 경로에서 지연되는 더 낮은 데이터 속도를 갖는 병렬 분할 신호로 분할될 수 있음을 인식하고 이해하였다. 이러한 방식으로 신호를 지연시키는 한 가지 이점은 높은 데이터 속도에서 높은 지연 라인 타이밍 정확도를 제공하는 동시에, 예를 들어 상보적 금속 산화물 반도체(CMOS)를 사용하여 전력 소비를 줄이면서 낮은 대역폭의 회로 컴포넌트를 사용하는 소형 회로 설계를 사용하는 것이다. 또 다른 이점은 고속 지연 라인이 모듈식인 다중 더 낮은 데이터 속도 병렬 지연 라인으로 구성되어 회로 설계를 단순화할 수 있다는 것이다.

Description

병렬 경로 지연 라인

본 발명은 신호의 타이밍을 지연시키기 위한 장치와 이를 동작시키는 방법에 관한 것이다.

반도체 장치, 회로 및 인쇄 회로 기판(PCB) 어셈블리와 같은 전자 부품은 제조 중 및 제조 후에 자동화 테스트 장비(ATE)와 같은 테스트 시스템을 사용하여 자주 테스트된다. 이러한 테스트를 수행하기 위해, ATE에는 특정 DUT(피시험장치)에서 다양한 동작 조건을 테스트할 수 있도록 테스트 신호를 생성하거나 측정하는 기기가 포함될 수 있다. 예를 들어, 기기는 반도체 장치 내의 디지털 로직의 테스트를 가능하게 하는 디지털 신호의 패턴을 생성 또는 측정할 수 있다. 디지털 신호는 디지털 신호 내의 시간 도메인에서 상승 에지 또는 하강 에지와 같은 데이터 에지의 위치에 의해 표시되는 타이밍을 가질 수 있다.

ATE는 특정 타이밍으로 테스트 신호를 인가하거나, 일부 경우에는 DUT의 하나 이상의 테스트 포인트에 조정된 타이밍으로 다수의 테스트 신호를 인가하기 위해 자주 사용된다. 타이밍을 조정하기 위해, ATE는 상이한 채널 내에서 다수의 테스트 신호의 생성을 동기화하도록 설계될 수 있다. 그러나 테스트 신호가 생성되는 시간을 동기화하는 것만으로는 DUT의 테스트 포인트에서 신호가 도착하는 시간을 조정하는 데 적합하지 않을 수 있다. ATE 내 기기를 통한 전파 지연의 차이는 테스트 신호의 상대적 타이밍을 변경하여 테스트 결과의 정확도에 영향을 줄 수 있다. 테스트 정확도를 높이기 위해, 하나 이상의 지연 라인을 ATE에 사용하여 조정 가능한 전파 지연을 제공할 수 있다. ATE는 지연 라인을 통해 상대적 전파 지연을 조정하여 교정할 수 있다. 이러한 교정은 ATE 제작시, 설치시를 포함하는 다양한 시기에, 주기적으로 또는 사용량에 따라 수시로 할 수 있다.

본 발명에 따르면, 신호의 타이밍을 지연시키기 위한 장치 및 이를 동작시키는 방법이 제공된다.

일부 실시 예에 따르면, 신호를 지연시키기 위한 장치가 제공된다. 상기 장치는 입력 및 N개의 출력(N은 적어도 2임)을 갖는 스플리터 회로를 포함한다. 상기 스플리터 회로는 상기 입력에서 제1 데이터 속도(data rate)를 갖는 입력 신호를 수신하고, 각각의 상기 출력에서 N개의 분할 신호를 생성하도록 구성되며, 상기 N개의 분할 신호 각각은 상기 제1 데이터 속도보다 낮은 데이터 속도를 갖는다. 상기 장치는 상기 N개의 분할 신호에 기초하여 지연 신호를 생성하도록 구성된 지연 회로를 더 포함한다. 상기 지연 신호는 지연을 가진 상기 입력 신호이다.

일부 실시 예에 따르면, 신호를 지연시키는 방법이 제공된다. 방법은 제1 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 입력 신호를 스플리터 회로로 수신하는 단계; 상기 스플리터 회로를 사용하여, 제2 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 제1 분할 신호, 및 제3 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 제2 분할 신호를 생성하는 단계로서, 여기서 상기 제2 및 제3 데이터 속도가 상기 제1 데이터 속도보다 낮은 상기 단계; 및 지연 회로에서, 상기 제1 및 제2 분할 신호에 기초하여 지연 신호를 생성하는 단계;를 포함한다. 상기 지연 신호는 지연을 가진 상기 입력 신호이다.

일부 실시 예에 따르면, 테스트 장비를 교정하기 위한 방법이 제공된다. 상기 테스트 장비는 제1 데이터 속도를 갖는 입력 신호를 수신하고, 상기 제1 데이터 속도보다 낮은 데이터 속도를 각각 갖는 제1 및 제2 분할 신호를 생성하도록 구성된 스플리터 회로; 상기 제1 분할 신호를 제1 크기만큼 지연시키도록 구성된 제1 지연 경로; 상기 제2 분할 신호를 제2 크기만큼 지연시키도록 구성된 제2 지연 경로; 및 지연된 상기 제1 및 제2 분할 신호를 각각 제1 입력 및 제2 입력에서 수신하고, 지연된 상기 제1 및 제2 분할 신호에 기초하여 출력에서 상기 지연 신호를 생성하도록 구성된 결합기 회로;를 포함한다. 상기 방법은 상기 결합기 회로의 출력에서 상기 지연 신호를 측정하는 단계; 및 측정된 상기 지연 신호에 기초하여 상기 제1 크기 및 상기 제2 크기를 교정하는 단계;를 포함한다.

다양한 양태 및 실시 예가 다음 도면을 참조하여 기술될 것이다. 도면은 반드시 축척에 맞게 그려진 것은 아님을 이해해야 한다. 도면에서, 다양한 도면에 예시된 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 번호로 표시된다. 명확성을 위해, 모든 도면에서의 모든 컴포넌트가 라벨링되지 않을 수 있다.
도 1은 일부 실시 예에 따라 본 출원의 양태들에 따른 지연 라인 아키텍처가 적용될 수 있는 자동화 테스트 시스템의 예시적인 실시 예의 개략도이다.
도 2는 본 출원의 일부 양태에 따른 신호를 지연하는 지연 라인 회로를 예시하는 개략도이다.
도 3은 일부 실시 예에 따른 2개의 분할 신호 및 2개의 지연 경로를 갖는 도 2에 도시된 지연 라인 회로의 예시적인 구현을 도시하는 개략도이다.
도 4는 일부 실시 예에 따른 2개의 D-래치를 사용하는 스플리터 회로의 예시적인 구현을 도시하는 개략도이다.
도 5는 일부 실시 예에 따른 도 3 및 도 4에 도시된 스플리터 회로(420)의 상이한 동작 상태를 나타내는 일련의 신호 파형을 도시한다.
도 6은 일부 실시 예에 따른 교정 방법 동안의 상이한 동작 상태를 나타내는 일련의 신호 파형을 도시한다.
도 7은 일부 실시 예에 따른 교정을 위한 피드백 경로를 갖는 지연 라인(700)의 개략도이다.

본 발명자들은 높은 타이밍 정확도를 가지면서도 낮은 전력 소비로 고속 신호를 효율적으로 생성하기 위한 기술 및 회로 설계를 인식하고 이해하였다. 이러한 기술은 높은 데이터 속도를 갖는 입력 신호를 더 낮은 데이터 속도를 갖는 병렬 분할 신호로 분할하는 것을 수반할 수 있다. 분할 신호는 지연을 갖는 입력 신호인 지연 신호를 생성하기 위해 결합되기 전에 각각의 병렬 지연 경로에서 지연될 수 있다.

여기에 설명된 기술은 ATE에서 타이밍 신호를 생성하는 데 사용될 수 있다. 다중 신호 경로의 각각은 지연 회로를 포함할 수 있고 이러한 지연 회로 각각에 의해 도입되는 지연의 크기는 가변적일 수 있다. 각 지연 회로에 대한 지연의 크기는 지연 신호의 원하는 사용에 기초하여 판정될 수 있고 테스트 시스템 프로그래밍의 일부로 프로그래밍될 수 있으며, 그런 다음 지연의 크기가 신호 경로 간의 지연 변화에 대해 교정될 수 있도록 교정 프로세스 동안 판정된 교정 값에 의해 오프셋될 수 있다.

이러한 방식으로 신호를 지연시키는 것은 소형 및 모듈식 회로 설계를 사용하여 높은 데이터 속도에서 높은 타이밍 정확도를 제공할 수 있다. 일부 실시 예에서, 고속 지연 라인은 각각 모듈화된 다수의 더 낮은 데이터 속도 병렬 지연 라인으로 구성되어 고속 회로의 회로 설계를 단순화할 수 있다. 일 실시 예에서, 본 출원의 양태들에 따른 지연 라인은 적어도 10Gbps의 데이터 속도를 갖는 신호들에 대해 동작할 수 있다. 이러한 고속 지연 라인은 10Gbps보다 느린 대역폭의 컴포넌트, 예를 들어 절반 속도(5Gbps) 대역폭 컴포넌트로 구현될 수 있다. 일 예에서, 절반 속도 컴포넌트는 수십 개의 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터를 사용하여 컴팩트한 설계로 구성될 수 있다.

이러한 유형의 가변 지연 라인은 예를 들어 ATE의 핀 전자 장치(PE)에 사용될 수 있다. ATE 내에서 디지털 테스트 기기는 작은 시간 증분으로 디지털 데이터를 지연시키기 위해 다수의 가변 지연 라인을 통합하는 타이밍 생성기(TG)인 핀 전자장치(PE)로 구현될 수 있다. TG는 PG(패턴 발생기)에서 벡터 데이터와 주기 정보를 받아 수신 스트로브 및 드라이브 경로 에지 시간을 생성하여 PE를 제어하는 타이밍 신호를 생성한다. PE, PG 및 TG는 개별 컴포넌트일 수 있거나 다수의 트랜지스터를 포함하는 하나 이상의 집적 회로(IC)로서 구현될 수 있다. 각 지연 라인에 대한 가변 지연은 지연 라인에서 출력되는 신호의 사용을 기반으로 할 수 있다. 예를 들어, 지연 라인 출력이 드라이버의 제어 입력에 결합되어 지연 라인 출력이 드라이브 경로 에지의 시간을 설정하는 경우, 가변 지연이 설정되어 원하는 시간에 드라이버가 에지를 출력하도록 제어하는 신호가 생성될 수 있다. 이러한 신호를 생성하기 위한 지연의 크기는 지연 회로와 드라이버 및 이러한 에지가 발생하는 시간에 영향을 줄 수 있는 기타 컴포넌트를 포함하여 신호 경로에 대해 판정될 수 있는 교정 값에 의해 해당 에지 오프셋에 대해 프로그래밍된 값을 기반으로 할 수 있다.

본 발명자들은 PE의 테스트 신호가 최대 10Gbps와 같이 수 Gbps 정도의 높은 데이터 속도를 가질 때 단일 피코초 범위의 해상도로 정확한 데이터 에지 배치를 제공할 수 있는 지연 라인을 CMOS와 같은 저비용 및 저전력 기술을 사용하여 달성할 수 있다는 것을 인식하고 이해하였다.

본 출원의 양태는 높은 데이터 속도를 갖는 입력 신호가 스플리터 회로에서 각각의 병렬 지연 경로에서 지연되는 더 낮은 데이터 속도를 갖는 병렬 분할 신호로 분할될 수 있는 지연 라인 아키텍처에 관한 것이다. 각 분할 신호는 더 낮은 데이터 속도(상승/하강) 에지, 및 일반적으로 입력 신호에 비해 인접한 데이터 에지 사이의 더 큰 타이밍 분리를 가지기 때문에, 병렬 지연 경로는 예를 들어 65nm 또는 40nm 노드 기술을 기반으로 하는 CMOS 트랜지스터를 사용하여 입력 신호의 데이터 속도 보다 낮은 대역폭의 회로 컴포넌트를 사용하여 구현될 수 있다. 본 발명자들은 다른 이점들 중에서, 더 낮은 데이터 속도에서 동작하는 더 낮은 대역폭의 CMOS 컴포넌트를 사용하는 것이 단일한 높은 데이터 속도 지연 라인을 사용하는 것과 비교하여 지연 라인의 전체 전력 소비를 감소시킨다는 것을 인식하고 이해하였다. 이는 컴포넌트의 수가 더 많아도 마찬가지이다. 더 낮은 대역폭 컴포넌트는 병렬 지연 라인 아키텍처의 지연 회로의 일부일 수 있다.

지연 회로는 다수의 병렬 지연 경로를 사용하여 선택적인 지연 크기를 분할 신호 각각에 적용하고, 지연 분할 신호를 결합기에서 결합하여 병렬 분할 신호에 기초하여 지연을 가진 입력 신호와 실질적으로 동일한 지연 신호를 생성하도록 구성된다. 지연 크기는 각각의 병렬 지연 경로에서 가변 지연 컴포넌트를 사용하여 프로그래밍할 수 있다.

일부 실시 예에서, 높은 데이터 속도를 갖는 입력 신호는 각각이 입력 신호의 데이터 속도의 실질적으로 절반을 갖는 2개의 신호로 분할된다. 이러한 신호의 경우, 입력 신호 에지가 주기적인 클록에 의해 정의된 위치에만 존재할 수 있다고 가정하면, 최소 데이터 에지 간격은 입력 신호의 최소 데이터 에지 간격의 두 배이다. 이러한 신호의 평균 데이터 속도는 충분히 긴 랜덤 입력 신호에 대한 입력 신호의 데이터 속도의 절반으로 수렴된다. 그러나 스플리터 회로는 간단한 회로 컴포넌트로 구현될 수 있으며 각 분할 신호의 순간 데이터 속도는 입력 신호의 상승 및 하강 에지의 패턴에 기초하여 시간이 지남에 따라 달라질 수 있다.

낮은 대역폭 성분을 갖는 지연 회로는 2개의 분할 신호를 지연시키는 데 사용될 수 있으며, 이는 최대 속도(full rate) 신호로 재결합될 때 입력 신호의 지연된 버전을 생성한다. 이러한 지연 신호는 정확한 지연 크기를 제공하면서 최대 속도 신호를 지연시키는 반도체 기술에서 구현되는 지연 라인에 비해 지연 라인의 전력 소비를 감소시켜 생성될 수 있다.

지연 라인에 대한 회로 설계를 예시하기 위해 입력 신호를 2개의 실질적으로 절반 속도 신호로 분할하는 회로가 여기에서 설명된다. 그러나 지연 라인은 입력 신호를 N개의 병렬 경로로 분할하는 회로로 구현될 수 있으며, 각 경로는 지연된 버전의 입력으로 재결합되기 전에 지연된다는 것을 이해해야 한다. 예를 들어, 이중(two-fold) 분할 및 결합이 계층적 방식으로 두 번 반복되어 4개의 병렬 경로가 생성될 수 있다. 다른 예로서, 2개 이상의 신호로 분할하고 이들을 결합하기 위한 컴팩트한 비계층적 회로가 사용될 수 있으며, 이는 당업자에 의해 인식될 아래에서 설명되는 예시적인 설계의 자연스러운 일반화이다.

입력 신호를 2개의 더 낮은 속도의 분할 신호로 분할하기 위해 임의의 적절한 방법이 사용될 수 있다. 일 양태에 따르면, 분할 회로는 입력에서 입력 신호를 수신하고 2개의 출력에서 제1 및 제2 분할 신호를 생성하는 데 사용될 수 있다. 일부 실시 예에서, 제1 및 제2 분할 신호 각각은 평균적으로 입력 신호와 비교하여 주어진 시간 주기에서 데이터 에지의 크기의 절반을 포함하고 따라서 입력 신호의 데이터 속도의 실질적으로 절반을 갖는다.

입력 신호는 일반적으로 연속적이고 교번하는 상승 및 하강 에지의 스트림을 포함하기 때문에, 본 발명자는 입력 신호를 2개의 절반 속도(half rate) 분할 신호로 분할하는 한 가지 방법이 입력 신호로부터 수신된 모든 상승/하강 에지에 대한 2개의 분할 신호에서 대안적으로 상승/하강 에지를 생성한다는 것을 인식 및 이해하였다. 예시적인 일 실시 예에서, 스플리터 회로는 입력 신호의 상승 에지를 수신하는 것에 응답하여 제1 분할 신호에서 제1 에지를 생성하지만 제2 분할 신호에서는 생성하지 않고, 입력 신호에서 상승 에지에 후속하여 하강 에지를 수신하는 것에 응답하여 제2 분할 신호에서 제2 에지를 생성하지만 제1 분할 신호에서는 생성하지 않도록 구성된다. 실제로, 제1 분할 신호의 각 데이터 에지는 입력 신호의 상승 에지에 해당하는 반면, 제2 분할 신호의 각 데이터 에지는 입력 신호의 하강 에지에 해당한다. 특정 이론에 얽매이지 않고, 본 발명자들은 위에서 설명된 예시적인 실시 예의 스플리터 회로가 "역 XOR 게이트"로 효과적으로 동작하여 입력에서 로직 하이가 2개의 출력에서 로직 하이 및 로직 로우에 대응하고, 입력에서 로직 로우는 동일한 극성을 갖는 2개의 출력 모두에 대응하도록 한다는 것을 인지하였다. 이러한 "역 XOR 게이트"에서 스플리터 회로의 입력 및 2개의 출력에 대한 진리표는 XOR 게이트에 대한 진리표와 동일하며, 스플리터 회로의 입력은 진리표의 XOR 게이트 출력에 대응하고 스플리터 회로의 2개의 출력은 진리표의 XOR 게이트 입력에 대응한다. 본 발명자들은 이러한 "역 XOR 게이트"를 구현하기 위한 간단한 회로 설계를 인식하고 이해하였다. 일부 실시 예에서, 역 XOR 게이트 설계는 적은 수의 CMOS 트랜지스터로 구현될 수 있다. CMOS 기반 지연 라인 회로 설계는 컴팩트한 풋프린트와 작은 전력 소비를 갖는 장치를 제공할 수 있다.

더 낮은 속도(rate) 신호는 별도로 처리된 다음 XOR 게이트에서 입력 신호의 최대 속도로 다시 결합될 수 있다. 지연 라인의 예에서, 더 낮은 속도의 분할 신호의 처리는 가변 크기만큼 각 신호를 지연시키는 것을 수반할 수 있다.

본 출원의 양태에 따르면, 개별적으로 조정가능한 지연이, 예를 들어 스플리터 회로의 각각의 출력에 결합된 2개의 병렬 지연 경로를 사용함으로써 2개의 분할 신호에 적용될 수 있다. 2개의 지연 경로는 결합기 회로에서 결합될 수 있는 2개의 개별 지연 분할 신호를 생성한다. 결합기 회로는 지연된 2개의 더 낮은 데이터 속도 분할 신호 각각의 데이터 에지 내에서 전달된 정보를 결합하여 입력 신호와 같은 크기와 상대적 타이밍의 데이터 에지를 갖지만 가변 지연을 갖는 지연된 입력 신호를 생성하도록 구성된다. 일부 실시 예에서, XOR 게이트는 지연된 분할 신호를 수신하도록 구성된 2개의 입력과 지연 입력 신호를 생성하도록 구성된 XOR 게이트의 출력을 갖는 결합기 회로 내부에서 사용될 수 있다.

본 출원의 다른 양태에 따르면, 지연 회로의 개별 병렬 지연 경로 내의 지연 크기는 교정 값에 의해 오프셋되어 원래의 입력 신호에 비해, 결합기 회로의 출력에서 지연 입력 신호에 대해 원하는 지연 크기를 산출할 수 있다.

도면을 참조하면, 도 1은 본 출원의 양태들에 따른 지연 라인 아키텍처가 적용될 수 있는 자동화 테스트 시스템의 예시적인 실시 예의 개략도이다. 도 1은 본 출원에 개시된 방법에 따라 피시험 장치(DUT)(20)에 대한 테스트를 수행하도록 테스터(16)를 제어하는 테스트 컴퓨터(12)를 포함하는 테스트 시스템(10)을 도시한다. 일부 시나리오에서, 테스터(16)는 당업계에 공지된 기술을 사용하여 구성된 자동화된 테스트 장비(ATE)일 수 있다. DUT(20)는 테스트에 적합한 임의의 장치일 수 있다. 예를 들어, DUT(20)는 반도체 장치일 수 있다. ATE(16)는 DUT(20)에 대한 다수의 테스트 신호(14)를 생성 및/또는 측정하기 위한 회로를 포함할 수 있다. ATE(16)는 상이한 유형의 아날로그 또는 디지털 신호를 생성하거나 측정하도록 구성된 다중 기기를 포함할 수 있다. ATE(16)는 상이한 채널 내에서 다수의 테스트 신호의 생성을 동기화하도록 구성된 하나 이상의 타이밍 생성기를 포함할 수 있다. 일부 실시 예에서, ATE(16)는 복수의 테스트 신호의 각각을 제어하는 복수의 타이밍 신호의 각각에 대해 아래에 상세히 설명되는 바와 같이 신호를 지연시키기 위한 프로그래밍가능한 지연 라인을 포함할 수 있다.

도 1은 자동화된 테스트 시스템을 크게 단순화한 것임을 이해해야 한다. 예를 들어, 도시되지는 않았지만, 테스트 시스템(10)은 ATE(16) 내의 기기의 작동을 제어하는 제어 회로를 포함할 수 있다. 또한, 테스트 시스템(10)은 측정을 처리하고 DUT(20)가 올바르게 작동하는지 여부를 판정하기 위한 처리 회로를 포함할 수 있다. 또한, 도 1은 단일 DUT(20)가 테스트되는 시나리오를 도시하지만, 테스트 시스템(10)은 다수의 장치를 테스트하도록 구성될 수 있다. 테스트 신호를 생성 또는 측정하는 기기 또는 다른 컴포넌트의 수 및 피시험 장치의 수에 관계없이, 테스트 시스템(10)은 DUT(20)와 ATE(16) 내의 기기 사이에 신호를 라우팅하는 신호 전달 컴포넌트를 포함할 수 있다.

또한, 예시된 바와 같은 다른 컴포넌트는 제한적인 것이 아니라 예시적인 것임을 이해해야 한다. 예를 들어, 테스트 컴퓨터(12)는 도 1에서 퍼스널 컴퓨터(PC)로 도시되어 있지만, 임의의 적절한 컴퓨팅 장치가 테스트 컴퓨터, 예를 들어 모바일 장치 또는 컴퓨터 워크스테이션을 구현하는 데 사용될 수 있음을 이해해야 한다. 테스트 컴퓨터(12)는 네트워크에 연결될 수 있고 네트워크를 통해 리소스에 액세스할 수 있고 및/또는 네트워크에 연결된 하나 이상의 다른 컴퓨터와 통신할 수 있다.

도 2는 본 출원의 일부 양태들에 따른, 신호를 지연시키기 위한 지연 라인 회로를 예시하는 개략도이다. 도 2에 도시된 바와 같이, 지연 라인 회로(200)는 복수의 상승/하강 에지를 갖는 입력 신호(102)를 수신하고 병렬 분할 신호에 기초하여 프로그래밍 가능한 지연을 갖는 입력 신호(102)와 실질적으로 동일한 지연 신호(106)를 생성하기 위해 제공된다. 지연 라인 회로(200)는 핀 일렉트로닉스 내를 포함하여 테스트 시스템 내의 임의의 원하는 위치에서 사용될 수 있다. 입력 신호(102)는 타이밍 생성기 내에서 생성된 고 주파수 에지 신호일 수 있다. 핀 전자장치 칩에 각 채널 및 다수의 채널에 대한 다수의 에지가 있을 수 있으므로, 핀 전자장치 칩에 지연 라인 회로(200)의 다수의 사본이 있을 수 있다. 따라서 Gbps 범위에서 작동할 수 있는 CMOS와 같은 소형, 저비용 및 저전력 회로로 지연 라인을 구현하는 것은 테스트 시스템에 바람직한 품질을 제공할 수 있다. 여기에 설명된 설계는 테스트 시스템의 이러한 특성을 가능하게 한다.

도 2에 도시된 다이어그램에서, 스플리터 회로(120)는 입력(122)에서 입력 신호(102)를 수신하고, 각각의 출력(124₁-124_N)에서 N개의 분할 신호(104₁-104_N)를 생성하며, 여기서 N은 정수이다. 일부 실시 예에 따르면, 분할 신호(104₁-104_N) 각각은 입력 신호(102)의 데이터 속도보다 낮은 데이터 속도를 갖는다. 지연 회로(230)는 분할 신호(104₁-104_N)를 수신하고, 지연을 가진 입력 신호(102)인 지연 신호(106)를 생성한다. 지연 신호(106)는 입력 신호(102)로서 데이터 에지 사이에서 실질적으로 동일한 상대 타이밍을 갖는 실질적으로 동일한 데이터 에지를 갖지만 각 데이터 에지의 타이밍이 미리 정해진 지연만큼 시프트된다.

본 출원의 양태에 따르면, 입력 신호(102)는 5Gbps, 20Gbps, 1 내지 100Gbps, 또는 5 내지 50Gbps의 데이터 속도를 갖는 디지털 데이터 스트림일 수 있지만, 여기에 개시된 기술의 다양한 양태는 임의의 대역폭을 갖는 디지털 데이터 스트림과 함께 사용될 수 있다는 것이 이해되어야 한다. 지연 라인 회로(200)는 고속 지연 라인 회로로서 구성된다. 구체적인 예로, 데이터 속도는 10Gbps일 수 있다. N개의 분할 신호(104₁-104_N) 각각은 입력 신호(102)의 데이터 속도보다 낮은 각각의 데이터 속도를 갖는다.

일부 실시 예에서, 지연 회로(230)는 N개의 지연 경로(230₁-230_N) 및 결합기 회로(240)를 포함한다. 각각의 지연 경로(230₁-230_N)는 각각의 분할 신호(104₁-104_N)를 수신하고, 조정가능한 크기의 지연을 적용하고, 각각의 지연 분할 신호(204₁-204_N)를 생성한다. 위에서와 같이, 조정 가능한 지연은 패턴 발생기에서의 프로그래밍에 기초하여 타이밍 발생기에 의해 적용될 수 있는 것과 같은 프로그래밍 가능한 지연을 포함할 수 있다. 그 프로그래밍된 지연은 테스트 시스템 내에서 상이한 신호 경로의 전파 지연의 변동을 보상하기 위해 교정 루틴의 일부로 결정된 교정 값에 의해 오프셋될 수 있다. 일부 실시 예에서, 지연 경로(230₁-230_N) 각각은 이를 통과하는 신호의 상승 및 하강 에지를 개별적으로 지연시킬 수 있다. 이러한 구성은 상승 및 하강 시간이 비대칭인 회로에 대해 정확한 지연을 가능하게 한다. 지연 경로(230₁-230_N) 각각은 그 안에서 전파되는 신호에 조정 가능한 크기의 지연을 적용하기 위해 당업계에 공지된 적절한 기술에 의해 구현될 수 있다.

결합기(240)는 N개의 지연 분할 신호(204₁-204_N)를 수신하고, N개의 지연 분할 신호(204₁-204_N)에 기초하여 지연 신호(106)를 생성한다.

일 양태에 따르면, 분할 신호(104₁-104_N)가 입력 신호(102)보다 낮은 데이터 속도를 갖기 때문에, 낮은 대역폭 컴포넌트가 지연 회로(230)에서 사용되고 입력 신호(102)의 것보다 낮은 데이터 속도에서 교정될 수 있다. 결과적으로, 본 출원의 실시 예는 고속 신호를 지연하는데 높은 정확도를 제공할 수 있다. 하나의 비제한적인 예에서, 10Gbps 입력 데이터의 경우, 지연 경로 각각은 5Gbps 데이터 속도를 볼 수 있고 지연 라인의 TEE(Trailing Edge Error)는 10ps 미만일 수 있다. 또 다른 이점은 입력 신호의 데이터 속도보다 낮은 대역폭에서 작동하는 컴포넌트를 사용하여 전력 소비를 줄이는 것이다.

또 다른 이점은 모듈성이다. 지연 라인은 더 낮은 대역폭 컴포넌트를 포함하기 때문에, 일부 실시 예에서 높은 데이터 속도 입력 신호에 대해 동작하는 지연 라인은 그 자체가 지연 라인이지만 더 낮은 데이터 속도 입력 신호에 대해 동작하도록 구성된 병렬 모듈을 포함할 수 있다. 예를 들어, 10Gbps 지연 라인은 입력 신호를 5Gbps 데이터 속도를 갖는 2개의 절반 속도 분할 신호로 분할할 수 있으며, 결과를 10Gbps 입력 신호의 지연된 버전으로 결합하기 전에, 각각의 절반 속도 분할 신호를 지연시키기 위해 임의의 적절한 설계의 2개의 병렬 5Gbps 하위 지연 라인을 포함할 수 있다. 이러한 모듈성은 고속 지연 라인에 대한 회로 설계를 단순화할 수 있다.

도 3은 일부 실시 예에 따라, 2개의 분할 신호 및 2개의 지연 경로를 갖는 도 2에 도시된 지연 라인 회로의 예시적인 구현을 도시하는 개략도이다. 도 3에 도시된 바와 같이, 지연 라인 회로(300)는 입력 신호(d_1)를 수신하고 지연을 갖는 입력 신호(d_1)와 실질적으로 동일한 지연 신호(d_2)를 생성하기 위해 제공된다. 분배기 회로(320)는 입력(322)에서 입력 신호(d_1)를 수신하고 각각의 출력(324₁ 및 324₂)에서 2개의 분할 신호(xr 및 xf)를 생성한다. 지연 회로(330)는 2개의 지연 경로(330₁ 및 330₂) 및 XOR 게이트(340)를 포함한다. 각각의 지연 경로(330₁ 및 330₂)는 각각의 분할 신호(xr 및 xf)를 수신하고, 조정 가능한 지연 크기를 적용하고 각각의 지연 분할 신호(xr' 및 xf')를 생성한다. XOR 게이트(340)는 2개의 지연 분할 신호(xr' 및 xf')를 수신하고, XOR 게이트 출력에서 지연 분할 신호(xr' 및 xf')에 기초하여 지연 신호(d_2)를 생성한다.

본 출원의 일 양태에 따르면, 입력 신호(d_1)는 5Gbps, 10Gbps, 20Gbps, 1 내지 100Gbps, 또는 5 내지 50Gbps의 데이터 속도를 갖는 디지털 데이터 스트림일 수 있지만, 본 명세서에 개시된 기술의 다양한 양태는 임의의 대역폭을 갖는 디지털 데이터 스트림과 함께 사용될 수 있음을 이해해야 한다. 2개의 분할 신호(xr 및 xf) 각각은 입력 신호(d_1)의 데이터 속도보다 낮은 데이터 속도를 각각 가지고 있다. 일부 실시 예에서, xr 및 xf는 d_1에서의 데이터 속도의 실질적으로 절반인 데이터 속도를 갖는 절반 속도 신호이다. 하나의 비제한적인 예에서, d_1은 10Gbps의 데이터 속도를 갖는 반면 xr 및 xf는 5Gbps의 데이터 속도를 갖는다.

일부 실시 예에서, 스플리터 회로(320)는 입력(322)에서의 로직 하이가 2개의 출력(324₁, 324₂)에서의 하나의 로직 하이 및 하나의 로직 로우에 대응하고, 입력(322)에서의 로직 로우는 동일한 극성을 갖는 2개의 출력(324₁ 및 324₂) 모두에 대응하도록 "역 XOR 게이트"로서 동작하도록 구성된다. 그러한 구성에서, 2개의 출력(324₁, 324₂)과 단일 입력(322) 사이의 스플리터 회로(320)에 대한 진리표는 (00, 01, 10, 11)을 (0, 1, 1, 0)으로 맵핑할 것이라는 것을 이해해야 한다. 입력이 0과 1 사이에서 전환되면, 2개의 출력은 한 번에 1비트씩 상태를 변경한다. 예를 들어, 각각의 에지 트랜지션에 대해, 스플리터 회로(320)는 (0,0), (0,1), (1,1), (1,0)의 순서 반복에서, 패턴을 반복하기 위해 (0, 0)으로 리턴하면서 출력 상태(xr, xf)를 통해 진행한다.

스플리터 회로(320)의 예시적인 구현 및 스플리터 회로(320)의 입력 및 출력에서의 신호 파형들 사이의 관계는 도 4 및 5와 관련하여 아래에서 상세히 논의될 것이다.

도 4는 일부 실시 예에 따른 2개의 D-래치를 사용하는 스플리터 회로의 예시적인 구현을 도시하는 개략도이다. 도 4에 도시된 바와 같이, 스플리터 회로(420)는 입력(422)과 2개의 출력(424₁, 424₂)을 갖는다. 분배기 회로(420)는 2개의 D-래치(430, 450)를 포함한다. 제1 D-래치(430)는 제1 클록 입력(431), 제1 래치 D 입력(432) 및 제1 래치 Q 출력(433)을 갖는다. 제2 D-래치(450)는 제2 클록 입력(451), 제2 래치 D 입력(452) 및 제2 래치 Q 출력(453)을 갖는다. 두 개의 D-래치(430 및 450)는 제1 래치 Q 출력(433)에 결합된 제2 래치 D 입력(452)에 직렬로 연결된다. 제2 래치 Q 출력(453)은 반전되고 그런 다음 제1 래치 D 입력(432)에 연결된다. 2개의 D 래치(430, 450)는 위상에서 벗어나 클록킹되고, 제1 클록 입력(431)은 입력(422)에 연결되고, 제2 클록 입력(451)은 입력(422)으로부터 반전된 신호를 수신하도록 구성된다. 출력(424₁)은 제2 래치 Q 출력(453)에 연결되고, 424₂는 제1 래치 Q 출력(433)에 연결된다.

도 4에 도시된 분배기 회로(420)는 도면에서 D2FF로 지칭되는 수정된 D 플립플롭(DFF)이다. 입력(422)은 D2FF의 클록이고, 출력(424)은 D2FF의 Q 출력이며, D2FF의 D 입력은 423이다. DFF는 위상에서 벗어나 클록킹되는 2개의 에지 트리거된 D 래치로 구성된 플립 플롭이다. 클록의 상승 에지에서, 인입 데이터는 제1 래치에서 래치되는 반면, 제2 래치는 출력에 동일한 데이터를 제공하는데, 즉, 입력 데이터를 추적하기 시작한다. 클록의 하강 에지에서, 제1 래치로부터 래치된 데이터는 제2 래치로 래치되는 반면, 제1 래치는 인입 데이터를 추적하기 시작한다. 출력(424₁)(Q)은 위의 시퀀스가 DFF에서 반복될 때 다음 상승 클록 에지까지 일정하게 유지된다. 분배기 회로(420)는 D2FF이고, 출력(424₁)(Q)이 반전되고 제1 입력(432)(D)에 연결되며, 토글 플립플롭(TFF)으로서 작용한다. TFF가 클록킹되면 출력(Q)은 클록의 2로 나눈 버전이다. 주어진 클럭 패턴에 대해, TFF 노드의 초기 상태에 따라 2개의 출력 Q 패턴이 가능하며 2개의 가능한 Q 패턴은 서로 반전된다.

D-래치 및 인버터용 트랜지스터 레벨 회로는 당업계에 공지되어 있다. 이러한 컴포넌트는 CMOS 트랜지스터를 사용하는 것을 포함하여 비교적 간단하게 구현될 수 있다. D-래치에 대한 트랜지스터 레벨 개략도는 예를 들어 10개 정도의 트랜지스터를 포함할 수 있다. 인버터는 최소 2개의 트랜지스터로 구현될 수 있다. 선택적으로 그리고 예를 들어 차동 회로에서, 인버터는 트랜지스터를 사용하지 않고 양극 및 음극 와이어의 스왑에 의해 구현될 수 있다. 따라서 분배기 회로(420)는 총 20-25개의 트랜지스터로 구현될 수 있고 구현하기 쉽고 저전력을 소비할 수 있다.

다시 도 3을 참조하면, 스플리터 회로(320)가 입력 신호(d_1)에 의해 422에서 클록킹된 D2FF(420)로서 구현될 때, 그 출력(424₁)(Q)은 입력 신호(d_1)의 에지의 절반을 포함할 것이다. 일부 양태들에 따르면, 스플리터 회로(420)는 포지티브 에지 트리거 DFF이기 때문에, 출력(324₁)(Q)에서 신호(xr)의 임의의 데이터 에지(하강 또는 상승)는 상승(d_1) 에지에 대응한다. 한편, 출력(324₂)(D')은 출력(324₁)(Q)의 상승 클록(d_1) 에지의 하강 클록(d_1) 에지 미리보기이다. 출력(324₂)(D')의 신호(xf)는 임의의 하강 d_1 에지에 대해 에지(상승 또는 하강)를 갖는다는 것을 이해해야 한다. 따라서 d_1은 d_1에 비해 동일한 기간동안 각각 데이터 에지 크기가 절반인 2개의 절반 속도 신호(xr 및 xf)로 분할된다.

여전히 도 3을 참조하면, 신호(xr)의 데이터 에지는 상승 d_1 에지에만 대응하는 반면, 신호(xf)의 데이터 에지는 하강 d_1 에지에만 대응하기 때문에, 상승(하강) xr 에지는 xf가 로우(하이)일 때만 발생한다는 것을 이해해야 한다. 따라서 지연 경로(330₁ 및 330₂)에서 각각 지연되어 지연 분할 신호(xr' 및 xf')가 될 때, 분할 신호(xr 및 xf)는 XOR 게이트(340)에서 결합되어 원래의 입력 신호 d_1의 지연된 버전인 지연 신호 d_2를 생성할 수 있다. 따라서 모든 입력 신호 d_1 상승 에지는 xr의 에지로, 그런 다음 지연 경로(330₁)에서 제1 크기의 시간을 보낸 후 xr'에 이르고, 이에 응답하여 XOR 게이트(340)는 xr' 에지에 대해 d_1의 원래 상승 에지에 대응하는 상승 출력 에지를 생성한다. 유사하게, 모든 입력 신호 d_1 하강 에지는 지연 경로(330₂)에서 제2 크기의 시간을 보낸 후 하강 출력 에지로 이어진다. 실제로, 지연 신호(d_1)의 에지는 입력 신호(d_1)의 각 에지에 대응한다. 다른 양태에 따르면, xr 및 xf에 적용되는 제1 지연 크기 및 제2 지연 크기는 도 6 내지 도 7과 관련하여 아래에서 더 상세히 논의되는 바와 같이 입력 신호(d_1)의 데이터 에지와 매칭하도록 d_2의 데이터 에지의 상대 타이밍을 조정하도록 교정될 수 있다.

도 5는 일부 실시 예에 따른 도 3 및 도 4에 도시된 스플리터 회로(420)의 상이한 동작 상태를 나타내는 일련의 신호 파형을 도시한다. 파형(500)은 입력(422)에서 스플리터 회로(420)로 수신된 입력 신호(d_1)의 타임라인을 나타낸다. 파형(510a-510c)은 스플리터 회로(420)의 출력(424₁ 및 424₂)에서 생성된 2개의 분할 신호(xr 및 xf), 및 입력 신호(d_1)에 응답하여 XOR 게이트(340)의 출력에서의 지연 신호(d_2)의 타임라인을 나타낸다. 파형(520a-520c)은 입력 신호(d_1)에 응답하여 분할 신호(xr, xf) 및 d_2의 대체 타임라인을 나타낸다. 파형(500, 510a-510c, 520a-520c)의 데이터 에지는 도 5에 도시된 바와 같이 시간적으로 정렬된 것처럼 보이는 반면, 그러한 정렬은 단지 예시를 위한 단순화 목적이며, 분할 신호(xr, xf) 및 d_2의 데이터 에지는 전파 지연의 대상이 될 것이며, d_2의 경우에는 추가 지연 시간이 지연 경로(330₁ 및 330₂)에 추가됨을 이해해야 한다.

xr 및 xf에서의 초기 상태에 따라, D2FF(420)는 입력(422)에서 d_1로부터 수신된 데이터 에지에 응답하여 2개의 대안적인 시동 모드를 갖는다. 도 5에 도시된 바와 같이, 파형(510a-510c)은 제1 모드를 나타내며, 여기서 d_1의 상승 에지(501)는 xr이 상승 에지(511)와 함께 로직 로우에서 로직 하이로 플립되도록 하는 반면, d_1의 상승 에지(503)는 xr의 하강 에지(513)를 유발한다. 파형(520a-520c)으로 도시된 대안 모드에서, d_1의 상승 에지(501)는 하강 에지(521)와 함께 xr이 로직 하이에서 로직 로우로 플립되도록 하는 반면, d_1의 상승 에지(503)는 xr의 상승 에지(523)를 유발한다. xr에 대한 두 개의 대안의 파형이 서로 반전되고 xr의 하강/상승 에지가 항상 d_1의 상승 에지에 대응한다는 점을 이해해야 한다. 파형(510a-510c 및 520a-520c)으로부터 xf가 d_1의 상승 에지에 응답하여 데이터 에지 없이 일정한 논리 레벨로 유지된다는 것도 이해해야 한다.

다른 분할 신호(xf)는 입력 신호(d_1)의 하강 에지에 응답하여 플립한다. 도 5에서 파형(510a-510c)으로 도시된 바와 같이, d_1의 하강 에지(502)는 xf가 상승 에지(512)와 함께 로직 로우에서 로직 하이로 플립되도록 하는 반면, d_1의 하강 에지(504)는 xf의 하강 에지(514)를 유발한다. 파형(520a-520c)으로 도시된 대안 모드에서, d_1의 하강 에지(502)는 하강 에지(522)와 함께 xf가 로직 하이에서 로직 로우로 플립되도록 하는 반면, d_1의 상승 에지(504)는 xf의 상승 에지(524)를 유발한다. xf에 대한 2개의 대안의 파형이 서로 반전되고 xf의 하강/상승 에지가 항상 d_1의 하강 에지에 대응한다는 점을 이해해야 한다. 파형(510a-510c 및 520a-520c)에서 xr이 d_1의 하강 에지에 응답하여 데이터 에지 없이 일정한 논리 레벨로 유지된다는 것도 이해해야 한다.

도 5에 도시된 바와 같이, d_1은 xr 및 xf 중 하나만 로직 하이일 때 로직 하이에 있고, d_1은 2개의 출력이 모두 동일한 극성일 때 로직 로우에 있다는 것을 이해해야 한다. xr, xf 및 d_1에 대한 진리표는 xr, xf의 (00, 01, 10, 11)을 XOR 게이트에 대한 진리표인 d_1의 (0, 1, 1, 0)에 맵핑한다는 점을 이해해야 한다. 그 결과, 스플리터 회로(420)는 "역 XOR 게이트"로 간주될 수 있다.

또한, 도 5에 도시된 바와 같이 xr 및 xf 각각은 입력 신호(d_1)에 비해 주어진 시간 주기에서 절반의 데이터 에지 수를 포함하므로, 분할 신호(xr 및 xf)는 절반 속도 분할 신호로 간주될 수 있다는 것을 이해해야 한다. 인접한 데이터 에지 사이의 간격도 d_1에 비해 xr, xf에서 더 길다. 일부 실시 예에서, 입력 신호(d_1)의 데이터 에지는 데이터 사이클의 지속 시간인 단위 간격(UI)으로 구분될 수 있다. 예를 들어, 도 5에서, d_1의 에지(501, 502)는 하나의 UI로 분리되어 있는 반면, 각각의 절반 속도 분할 신호(xr 및 xf)에서 데이터 에지 간의 분리는 2개의 원래 UI보다 가깝지 않다.

다시 도 3을 참조하면, 분할 신호(xr 및 xf)는 출력에서 지연 신호(d_2)를 생성하기 위해 XOR 게이트(340)에서 결합되기 전에 각각의 지연 경로(330₁, 330₂)에서 개별적으로 지연된다. 도 5에 도시된 바와 같이, 파형(510a-510c)에서, 출력 신호(d_2)는 원래의 상승 에지(501, 503)에 대응하는 상승 에지(531, 533)를 갖는다. 특히, 상승 에지(531)는 xr의 상승 에지(511)를 기반으로 하며, xr_r로 지칭될 수 있는 반면, d_2의 상승 에지(533)는 xr의 하강 에지(513)에 기반하여, xr_f로 지칭될 수 있다. d_2의 하강 에지(532)는 d_1의 하강 에지(502)에 대응하고, xf의 상승 에지(512)를 기반으로 하기 때문에 xf_r로 지칭된다. d_2의 하강 에지(534)는 d_1의 하강 에지(504)에 대응하고, xf의 하강 에지(514)를 기반으로 하므로 xf_f라고 한다. 파형(520a-520c)은 일반적으로 대안의 모드에서 d_2 및 d_1, xr 및 xf의 데이터 에지 사이의 대응 관계를 나타내며 자세히 논의되지 않는다.

본 출원의 양태에 따르면, 여기에 설명된 기술을 사용하여 신호를 지연시키는 것의 이점은 개선된 RFS(상승/하강 스큐) 범위이다. RFS는 상승 및 하강 에지 전파 지연 사이의 차이이다. 상승/하강 디스큐(RFD)라고 하는 작업에서 신호의 상승 에지와 하강 에지 사이의 상대적 지연을 조정하는 데 회로가 사용될 수 있다. RFD는 예를 들어 신호 스트림 내에서 단일 펄스 폭을 수정하는 데 사용될 수 있다. 일 양태에 따르면, 도 3에 도시된 바와 같은 지연 라인 아키텍처(300)의 지연 경로들(330₁, 330₂) 각각은 자체 내에서 RFD를 수행하는 데 사용할 수 있다. 예를 들어, 그리고 도 5의 파형(510a-510c)을 참조하면, 제1 지연 경로(330₁)는 xr 내의 상승/하강 에지(511, 513)를 조정함으로써 xr에 대한 RFD를 수행하는 데에 사용될 수 있는 반면, 제2 지연 경로(330₁)는 상승/하강 에지(512, 514)를 조정하기 위해 xf에 대한 RFD를 수행할 수 있다. 따라서, 스플리터 회로(320)는 하나의 전체 속도 데이터 경로에서 2개의 절반 속도 데이터 경로로 데이터 경로의 수를 두 배로 하기 때문에, 2개의 지연 경로(330₁, 330₂)는 도 5에 도시된 바와 같이 4개의 상승/하강 에지 xr_r, xr_f, xf_r 및 xf_f의 상대적 지연 타이밍 조정을 제공할 수 있다. 그 결과, 스플리터 회로(320)와 같은 회로에서 RFS 제어의 범위가 증가된다. 예를 들어, 회로는 xr의 제1 지연 경로(330₁)에서 RFD를 사용하여 xr_r 및 xr_f의 지연 타이밍을 조정함으로써 d_2의 짝수 및 홀수 상승 에지 사이의 상대적 지연을 조정하기 위해 RRD(Rise/Rise Deskew)를 수행할 수 있다. 유사하게, 하강/하강 디스큐(FFD)는 xf에 대한 제2 지연 경로(330₂)에서 RFD를 사용하여 d_2에 대해 수행될 수 있다.

일 실시 예에 따르면, 입력 신호(d_1)는 10Gbps 신호이고 2개의 분할 신호는 절반 속도 5Gbps 신호이다. 본 출원의 양태들에 따른 지연 라인은 -500과 500ps 사이의 RFD(예를 들어, xr_r 또는 xr_f 대 xf_r 또는 xf_f 에지 디스큐) 범위를 가질 수 있다. 지연 라인은 -200과 200ps 사이의 RRD(예를 들어, xr_r 대 xr_f 에지 디스큐) 범위를 가질 수 있다. 지연 라인은 -200에서 200ps 사이의 FFD(예를 들어, xf_r 대 xf_f 에지 디스큐) 범위를 가질 수 있다. xr 라인이 입력 신호의 모든 상승 에지를 처리하고 xf가 입력 신호의 모든 하강 에지를 처리하기 때문에, RFD 범위는 특히 크고, 펄스 확대가 긍정적인 RFD로 계산될 때 실질적으로 마이너스 xr 지연 라인 범위에서 플러스 xf 지연 라인 범위로 된다.

본 출원의 한 양태는 도 3에 예시된 바와 같은 지연 라인(300)과 같은 지연 라인 내의 병렬 지연 경로의 교정 방법에 관한 것이다. 도 5로부터, 초기 전원 공급 또는 시작 시 xr 및 xf의 초기 상태에 따라 두 가지 시작 모드가 있을 수 있음을 이해해야 한다. 도 5에서 시작 모드에 관계없이 스플리터 회로(420)에서 수신된 임의의 제1 d_1 에지가 파형(510a-510c 또는 520a-520c) 중 하나에 따라 xr 또는 xf의 에지로 이어질 것이고, 그리고 지연 라인은 d_1로부터의 동일한 에지를 가지는 지연 신호(d_2)를 생성할 것이기 때문에, xr 또는 xf의 초기 시작 모드에 기초하여 특별한 측정 또는 "프라이밍"이 필요하지 않다는 것이 이해되어야 한다. 시작 후 제1 에지조차도 올바르게 처리된다.

일 양태에 따르면, 지연 라인(300)은 그것의 2개의 시작 모드를 고려하면서 교정될 수 있다. 도 5의 파형(510a-510c 및 520a-520c)으로 도시된 바와 같이, 2가지 시작 모드는 연속적인 상승 출력 에지의 히스토리를 스왑하고, 유사하게 출력 하강 에지에 대해 스왑한다. 예를 들어, 파형(510a-510c)에 도시된 제1 시작 모드에서, 출력 신호(d_2)의 2개의 연속적인 상승 에지(531, 533)는 xr_r에 대응하고 xr_f가 후속된다. 반대로, 파형(520a-520c)에 도시된 제2 시작 모드에서, 출력 신호(d_2)의 연속적인 상승 에지(541, 543)는 먼저 xr_f에 대응하고, 이어서 xr_r에 의해 후속된다. 에지(xr_r 및 xr_f)는 모두 출력 신호(d_2)의 상승 에지에 기여하지만 xr 지연 경로(330₁)에서 상승 또는 하강 에지로서 이동한다. 따라서 모든 4개의 에지(xr_r, xr_f, xf_r 및 xf_f)는 지연 경로(330₁ 및 330₂)를 조정함으로써 교정될 필요가 있어서, 스플리터 회로 시작 모드가 결과 출력 신호 d_2의 타이밍 교정에 영향을 미치지 않도록 한다.

4개의 에지(xr_r, xr_f, xf_r 및 xf_f) 각각을 교정하기 위한 예시적인 방법이 이제 도 6을 참조하여 논의될 것이다. 도 6은 일부 실시 예에 따라 교정 방법 동안 상이한 동작 상태를 나타내는 일련의 신호 파형을 도시한다. 도 6은 라인 데이터 간격에서 토글링하는 상승/하강 에지를 갖는 입력 신호(d_1)에 대한 파형(600)을 도시한다.

xr_r 및 xr_f를 교정하기 위해, 출력 지연 신호(d_2)를 모니터링하면서 제1 지연 경로(330₁)에서 상승 에지 및 하강 에지의 전파에 대한 조정 가능한 지연이 조정될 수 있다. 일부 실시 예에서, 지연 분할 신호(xf')는 xr의 교정을 허용하기 위해 일정한 레벨로 설정될 수 있다. 파형(610a-610c)은 xf'가 로직 로우가 되도록 강제될 때 결합기 XOR 게이트(340)가 상승 에지(xr_r)를 xf'와 결합하여 d_2에서 상승 에지(611)를 생성한다는 것을 보여준다. 따라서 d_2의 측정된 상승 에지(611)는 제1 지연 경로(330₁)를 통한 xr의 전파에 기초한 상승 에지(xr_r)의 타이밍 지연을 나타낸다. 상승 에지(xr_r)를 교정하기 위해, d_2의 모니터링된 상승 에지(611)가 원하는 미리 정해진 타이밍에 있을 때까지 지연 경로(330₁)에서의 상승 에지 전파 지연 크기가 조정될 수 있다. 지연 경로(330₁)의 특성에 따라, 상승 에지에 대한 전파 지연 크기를 조정하기 위해 임의의 적절한 방법이 사용될 수 있다. 예에서, 제어 신호는 상승 에지 지연 크기의 변화를 나타내기 위해 지연 경로(330₁)로 전송될 수 있다. d_2의 상승 에지(611)에 대한 원하는 미리 정해진 타이밍은 원래의 상승 에지(601)와 같은 공지된 기준과 비교하여 지연 시간의 설정된 크기가 될 수 있지만, 임의의 기준 타이밍을 사용하여 원하는 상승 에지(611)에 대해 원하는 타이밍을 교정할 수 있음을 이해해야 한다. 일 예에서, 교정은 상대적일 수 있으며, 즉 xr_r과 같은 각 에지 유형에 대해, 지연 경로의 지연 설정은 모니터링된 d_2 에지가 기준 지연 라인 설정에 대한 값에 있도록 조정될 수 있다. 기준 지연 라인 설정은 지연 라인 회로에 대한 하나 이상의 외부 연결(예를 들어, 외부 신호 발생기 및 오실로스코프에 연결)에 의해 별도로 교정될 수 있다.

지연 라인의 다른 고유한 에지 유형은 xr에서의 상승 에지 xr_r의 교정과 관련하여 위에서 설명된 방법을 사용하여 유사하게 교정될 수 있다. 도 6의 파형(620a-620c)으로 도시된 바와 같이, xf'를 일정한 로직 하이로 설정함으로써, 스플리터 회로(420)는 도 5의 파형(520a-520c)으로 도시된 바와 같이 대안적인 시작 모드와 유사하게 동작하도록 강제된다. d_2에서 측정된 상승 에지(613)는 제1 지연 경로(330₁)를 통한 xr의 하강 에지의 전파에 기초한 하강 에지 xr_f의 타이밍 지연을 나타낸다. 하강 에지(xr_f)를 교정하기 위해, 지연 경로(330₁)의 하강 에지 전파 지연 크기는 d_2의 모니터링된 상승 에지(613)가 원하는 미리 정해진 타이밍에 있을 때까지 조정된다.

유사하게, 제2 지연 경로(330₂)에서 xf의 전파를 위한 하강 및 상승 에지 지연을 교정하기 위해, 지연된 분할 신호(xr')는 일정한 로직 하이(xf_r 교정을 위해, 파형(630a-630c) 참조) 또는 일정한 로직 로우(xf_r 교정을 위해, 파형(640a-640c) 참조)로 설정될 수 있다. xf_r을 교정하기 위해, 지연 경로(330₂)의 상승 에지 전파 지연 크기는 d_2에서 모니터링된 하강 에지(632)가 원하는 미리 정해진 타이밍에 있을 때까지 조정될 수 있다. xf_f를 교정하기 위해, 지연 경로(330₂)의 하강 에지 전파 지연 크기는 d_2의 모니터링된 상승 에지(644)가 원하는 미리 정해진 타이밍에 있을 때까지 조정될 수 있다.

본 출원의 일 양태에 따르면, 2개의 절반 속도 지연 라인을 개별적으로 교정함으로써 최대 속도 지연 라인을 교정할 수 있다. 도 7은 교정을 위한 피드백 경로를 갖는 지연 라인(700)의 개략도이다. 지연 라인(700)에서, 스플리터 회로(720)는 최대 속도 입력 신호(d_1)를 수신하고 2개의 각각의 병렬 지연 경로(730₁, 730₂)에서 지연되는 2개의 절반 속도의 분할 신호(xr 및 xf)를 생성한다. 지연 경로의 출력에서의 지연 분할 신호(xr' 및 xf')는 결합기 XOR 게이트(740)에서 결합되어 지연 신호(d_2)를 생성한다. 피드백 경로(750)는 XOR 게이트(740)의 출력을 2개의 지연 경로(730₁, 730₂)에 연결하여, 예를 들어 도 6과 관련하여 위에서 논의된 교정 방법을 사용하여 지연 경로의 교정 동안 출력 신호를 모니터링한다.

일부 실시 예에서, 피드백 경로(750)는 링 루프 주파수(RLF) 박스를 포함한다. RLF 박스는 다수의 지연 엘리먼트 주위에 반전 루프를 닫음으로써 형성된 링 발진기 회로를 포함한다. 루프 엘리먼트의 지연이 변경되면 주파수가 변경되어 타이밍 지연을 정확하게 측정할 수 있다. 예시적인 RLF 구현은 미국 특허 제9,147,620호에 상세하게 설명되어 있으며, 그 전체가 여기에 참조로 포함된다. 도 7은 절반 속도 지연 경로(730₁, 730₂)가 피드백 경로(750)에 결합되어 절반 속도 지연 경로를 교정하기 위한 RLF 신호의 삽입을 허용하는 것을 도시한다. 각각의 지연 경로(730₁, 730₂)에 대한 drv_dd x{r,f} 서브 라인 입력 모두에 RLF 신호를 삽입하기 위한 제어 유닛(752)이 제공된다.

이와 같이 본 발명의 적어도 하나의 실시 예의 여러 양태를 설명하였지만, 다양한 변경, 수정 및 개선이 당업자에게 용이하게 일어날 것임을 이해해야 한다.

예를 들어, 스플리터는 양방향 스플리터로 예시되었다. N 방향 스플리터의 경우, 각 상승 및 하강 에지를 N 병렬 경로에 분배하면서, 스플리터는 유사하게 기능할 수 있으며, 경로에 상승 또는 하강 에지를 적용할 때마다 해당 경로 내에서 상태 변경이 발생한다. N이 2보다 클 수 있는 N-위상 분배기는 당업계에 공지되어 있으며 설명에서 초점을 맞춘 2상 분배기의 예시적인 일반화가 될 것이다. 이것은 N-웨이 "리버스-XOR"로 기능할 것이며, 라인 출구에서 신호는 또한 당업계에 공지된 N-웨이 XOR 회로와 결합될 수 있다.

이러한 변경, 수정 및 개선은 본 개시의 일부로 의도되고 본 발명의 취지 및 범위 내에 있는 것으로 의도된다. 또한, 본 발명의 이점이 표시되지만, 여기에 설명된 기술의 모든 실시 예가 기술된 모든 이점을 포함하지는 않는다는 것을 이해해야 한다. 일부 실시 예는 본 명세서에서 유리한 것으로 설명된 임의의 특징을 구현하지 않을 수 있고, 일부 경우에 설명된 특징 중 하나 이상이 추가 실시 예를 달성하기 위해 구현될 수 있다. 따라서, 상술한 설명 및 도면은 예시에 불과하다.

본 발명의 다양한 양태는 단독으로, 조합하여, 또는 상술한 실시 예에서 구체적으로 논의되지 않은 다양한 배열로 사용될 수 있으며, 따라서 상술한 설명에서 기술되거나 도면에서 예시된 컴포넌트의 세부사항 및 배열에 대한 적용으로 제한되지 않는다. 예를 들어, 일 실시 예에서 기술된 양태는 다른 실시 예에서 기술된 양태와 임의의 방식으로 결합될 수 있다.

또한, 본 발명은 하나의 예시가 제공된 방법으로서 구현될 수 있다. 방법의 일부로 수행되는 작업은 적절한 방법으로 순서화될 수 있다. 따라서, 예시된 실시 예에서 순차적인 동작으로 도시되었지만 일부 동작을 동시에 수행하는 것을 포함할 수 있는 예시된 것과 다른 순서로 동작이 수행되는 실시 예가 구성될 수 있다.

이러한 변경, 수정 및 개선은 본 개시의 일부로 의도되고 본 발명의 취지 및 범위 내에 있는 것으로 의도된다. 또한, 본 발명의 이점이 표시되지만, 여기에 설명된 기술의 모든 실시 예가 기술된 모든 이점을 포함하지는 않는다는 것을 이해해야 한다. 일부 실시 예는 본 명세서에서 그리고 일부 경우에 유리한 것으로 설명된 임의의 특징을 구현하지 않을 수 있다. 따라서, 상술한 설명 및 도면은 예시에 불과하다.

청구범위의 엘리먼트를 수정하기 위해 청구범위에서 "제1", "제2", "제3" 등과 같은 서수 용어의 사용은 그 자체로 다른 청구범위의 엘리먼트에 대한 한 청구범위의 엘리먼트의 우선권, 우선순위 또는 순서를 의미하지 않고, 또는 여기서 방법의 동작이 수행되는 시간적 순서이지만, 특정 이름을 갖는 하나의 청구범위의 엘리먼트를 동일한 이름을 갖는 다른 엘리먼트(그러나 서수 용어를 사용하는 경우)와 구별하여 청구범위의 엘리먼트를 구별하기 위한 레이블로만 사용된다.

또한, 본 명세서에 사용된 어구 및 용어는 설명을 위한 것이며 제한하는 것으로 간주되어서는 안된다. 본 명세서에서 "including", "comprising" 또는 "having", "containing", "involving" 및 이들의 변형의 사용은 이후에 나열된 항목 및 그 등가물 및 추가 항목을 포괄하는 의미이다.

Claims

신호를 지연시키는 장치에 있어서,
입력 및 N개의 출력을 포함하는 스플리터 회로로서,
N은 적어도 2이고,
상기 스플리터 회로는 상기 입력에서 제1 데이터 속도를 갖는 입력 신호를 수신하고 각각의 출력에서 N개의 분할 신호를 생성하도록 구성되며, 상기 N개의 분할 신호 각각은 상기 제1 데이터 속도보다 낮은 데이터 속도를 가지는;
상기 스플리터 회로; 및
상기 N개의 분할 신호에 기초하여 지연 신호를 생성하도록 구성된 지연 회로로서, 상기 지연 신호는 지연을 갖는 상기 입력 신호인 상기 지연 회로;
를 포함하는 것을 특징으로 하는 신호를 지연시키는 장치.
제1 항에 있어서,
상기 지연 회로는 N개의 지연 경로 및 결합기 회로를 포함하고, 각각의 지연 경로는 각각의 분할 신호를 수신하고 지연된 분할 신호를 생성하도록 구성되고,
상기 결합기 회로는 지연된 상기 N개의 분할 신호에 기초하여 상기 지연 신호를 생성하도록 구성되는 것을 특징으로 하는 신호를 지연시키는 장치.
제2 항에 있어서, 상기 결합기 회로는 XOR 게이트를 포함하는 것을 특징으로 하는 신호를 지연시키는 장치.
제1 항에 있어서, 상기 N은 2이고, 상기 분할 신호들 각각은 상기 제1 데이터 속도의 절반인 데이터 속도를 갖는 것을 특징으로 하는 신호를 지연시키는 장치.
제1 항에 있어서,
N은 2이고,
상기 N개의 출력은 제1 출력과 제2 출력을 포함하고,
상기 스플리터 회로는 상기 제1 출력에서 제1 분할 신호 및 상기 제2 출력에서 제2 분할 신호를 생성하도록 구성되며,
상기 입력 신호 및 상기 제1 및 제2 분할 신호 각각은 복수의 상승 및 하강 에지를 가지며,
상기 스플리터 회로는 상기 입력 신호의 상승 에지에 응답하여 상기 제1 출력에서는 제1 에지를 생성하지만 상기 제2 출력에서는 생성하지 않도록 구성되고,
상기 스플리터 회로는 상기 입력 신호의 하강 에지에 응답하여 상기 제2 출력에서는 제2 에지를 생성하지만 상기 제1 출력에서는 생성하지 않도록 구성되는 것을 특징으로 하는 신호를 지연시키는 장치.
제1 항에 있어서,
N은 상기 스플리터 회로가 2개의 출력을 포함하도록 2이고,
상기 스플리터 회로는 상기 입력에서의 로직 하이가 상기 2개의 출력에서의 하나의 로직 하이 및 하나의 로직 로우에 대응하고, 상기 입력에서의 로직 로우가 동일한 극성을 갖는 상기 2개의 출력 모두에 대응하도록 구성되는 것을 특징으로 하는 신호를 지연시키는 장치.
제1 항에 있어서, N은 2이고, 상기 스플리터 회로는:
제1 클록 입력, 제1 래치 입력 및 제1 래치 출력을 갖는 제1 D 래치를 포함하고,
상기 스플리터 회로에 대한 상기 입력은 상기 제1 D 래치의 상기 제1 클록 입력에 결합되는 것을 특징으로 하는 신호를 지연시키는 장치.
제7 항에 있어서,
상기 스플리터 회로는 제2 클록 입력, 제2 래치 입력 및 제2 래치 출력을 갖는 제2 D 래치를 더 포함하고,
상기 제2 D 래치는 상기 제2 클록 입력에서 반전된 입력 신호를 수신하도록 구성되고,
상기 제2 래치 입력은 상기 제1 래치 출력에 연결되고,
반전된 제2 래치 출력은 상기 제1 래치 입력에 연결되고,
상기 제1 출력은 상기 제2 래치 출력에 연결되고,
상기 제2 출력은 상기 제1 래치 출력에 연결되는 것을 특징으로 하는 신호를 지연시키는 장치.
신호를 지연시키는 방법으로서,
스플리터 회로를 사용하여, 제1 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 입력 신호를 수신하는 단계;
상기 스플리터 회로를 사용하여, 제2 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 제1 분할 신호, 및 제3 데이터 속도에서 복수의 상승 및 하강 에지를 갖는 제2 분할 신호를 생성하는 단계로서, 상기 제2 및 제3 데이터 속도는 제1 데이터 속도보다 낮은 단계; 및
지연 회로에서, 상기 제1 및 제2 분할 신호에 기초하여 지연 신호를 생성하는 단계로서, 상기 지연 신호는 지연을 갖는 상기 입력 신호인 상기 단계;
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제9 항에 있어서, 상기 제2 및 제3 데이터 속도는 각각 상기 제1 데이터 속도의 절반인 것을 특징으로 하는 신호를 지연시키는 방법.
제9 항에 있어서, 상기 제1 및 제2 분할 신호를 생성하는 단계는:
상기 입력 신호의 로직 하이가 상기 제1 및 제2 분할 신호의 로직 하이 및 로직 로우에 대응하고, 상기 입력 신호의 로직 로우가 동일한 극성에 있는 상기 제1 및 제2 분할 모두에 대응하도록 상기 제1 및 제2 분할 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제9 항에 있어서, 상기 제1 및 제2 분할 신호를 생성하는 단계는:
상기 입력 신호의 상승 에지에 응답하여 제1 분할 신호에서는 제1 에지를 생성하지만 상기 제2 분할 신호에서는 생성하지 않는 단계, 및
상기 입력 신호의 하강 에지에 응답하여 제2 출력 신호 스트림에서는 제2 에지를 생성하지만 제1 분할 신호에서는 생성하지 않는 단계,
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제9 항에 있어서, 상기 스플리터 회로는 제1 클록 입력, 제1 래치 입력 및 제1 래치 출력을 갖는 제1 D 래치를 포함하고, 상기 제1 및 제2 분할 신호를 생성하는 단계는:
상기 스플리터 회로의 입력에서 상기 입력 신호를 수신하는 단계;
상기 입력을 상기 제1 D 래치의 제1 클록 입력에 결합하는 단계;
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제13 항에 있어서, 상기 스플리터 회로는 제2 클록 입력, 제2 래치 입력 및 제2 래치 출력을 갖는 제2 D 래치를 더 포함하고, 상기 제1 및 제2 분할 신호를 생성하는 단계는:
상기 제2 래치 출력을 상기 제1 D 래치의 상기 제1 래치 입력에 연결하는 단계;
상기 제2 래치 입력을 상기 제1 D 래치의 상기 제1 래치 출력에 연결하는 단계;
상기 제2 클록 입력에서 반전된 입력 신호를 수신하는 단계;
상기 제2 래치 출력에서 상기 제1 분할 신호를 생성하는 단계; 및
상기 제1 래치 출력에서 상기 제2 분할 신호를 생성하는 단계;
를 더 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제9 항에 있어서, 상기 지연 신호를 생성하는 단계는:
프로그램 가능한 크기만큼 상기 제1 및 제2 분할 신호를 지연시키는 단계; 및
상기 제1 및 제2 지연 분할 신호를 결합하는 단계;
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제15 항에 있어서,
상기 제1 분할 신호를 제1 크기만큼 지연시키는 단계;
상기 제2 분할 신호를 제2 크기만큼 지연시키는 단계;
를 포함하고,
상기 제1 및 제2 분할 신호를 결합하는 단계는:
지연된 상기 제1 및 제2 분할 신호를 결합하는 단계,
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제16 항에 있어서, 상기 지연 회로는 XOR 게이트를 포함하고, 상기 지연된 제1 및 제2 분할 신호를 결합하는 단계는:
상기 지연된 제1 및 제2 분할 신호를 상기 XOR 게이트의 입력에 결합하는 단계; 및
상기 XOR 게이트의 상기 출력에서 상기 지연 신호를 생성하는 단계;
를 포함하는 것을 특징으로 하는 신호를 지연시키는 방법.
제1 데이터 속도를 갖는 입력 신호를 수신하고, 상기 제1 데이터 속도보다 낮은 데이터 속도를 각각 갖는 제1 및 제2 분할 신호를 생성하도록 구성된 스플리터 회로; 상기 제1 분할 신호를 제1 크기만큼 지연시키도록 구성된 제1 지연 경로; 상기 제2 분할 신호를 제2 크기만큼 지연시키도록 구성된 제2 지연 경로; 및 상기 지연된 상기 제1 및 제2 분할 신호를 각각 제1 입력 및 제2 입력에서 수신하고, 상기 지연된 제1 및 제2 분할 신호에 기초하여 출력에서 지연 신호를 생성하도록 구성된 결합기 회로;를 포함하는 테스트 장비를 교정하는 방법으로서, 상기 방법은:
상기 결합기 회로의 출력에서 상기 지연 신호를 측정하는 단계; 및
측정된 상기 지연 신호에 기초하여 상기 제1 크기 및 제2 크기를 교정하는 단계;
를 포함하는 것을 특징으로 하는 테스트 장비를 교정하는 방법.
제18 항에 있어서, 상기 제1 크기를 교정하는 단계는:
상기 결합기 회로의 상기 제1 입력에서 하이 또는 로우 신호 레벨을 설정하는 단계;
상기 지연 신호의 데이터 에지가 미리 정해진 타이밍을 갖도록 상기 제2 지연 경로의 파라미터를 조정하는 단계;
를 포함하는 것을 특징으로 하는 테스트 장비를 교정하는 방법.
제18 항에 있어서, 상기 제1 크기 및 제2 크기를 교정하는 단계는:
피드백 경로를 통해 상기 결합기 회로의 상기 출력을 상기 제1 및 제2 지연 경로에 결합하는 단계;
를 포함하는 것을 특징으로 하는 테스트 장비를 교정하는 방법.