TWI473187B - 半導體測試裝置 - Google Patents

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Description

半導體測試裝置
本發明係關於一種半導體測試裝置，詳而言之，係關於高速邏輯訊號產生之改善。
半導體測試裝置之一種中，為了將自內建於半導體測試裝置之訊號產生部所輸出的相對地較低頻率邏輯訊號更為高頻率之邏輯訊號以低成本產生輸出，如圖5所示，將對於安裝有圖形訊號產生單元的半導體測試裝置係為可裝卸之複數之訊號卡，以與各連接針對應的方式設置，該圖形訊號產生單元，將自內建於半導體測試裝置之訊號產生部所輸出的複數系統其邏輯訊號相加而輸出。
圖5中，第1訊號產生部1與第2訊號產生部2，為分別設於半導體測試裝置之輸出相對低頻率的邏輯訊號s1與s2之訊號產生部，將此等邏輯訊號s1與s2介由例如連接針，輸入至構成圖形訊號產生單元的加算器3而進行加算。另，第1訊號產生部1與第2訊號產生部2，於各個訊號卡或各個由複數之訊號卡組成之群組設置複數系統。
加算器3，將此等自第1訊號產生部1與第2訊號產生部2輸出之邏輯訊號s1與s2相加，將此等邏輯訊號s1與s2之頻率，亦即將具有半導體測試裝置之系統頻率其2倍頻率的高速邏輯訊號s3輸出至構成圖形訊號產生單元之閂鎖器(latch)4其資料端子D。
自設置於半導體測試裝置的PLL(Phase Locked Loop，鎖相迴 路)5，將既定時脈輸入至閂鎖器4之時脈端子C。加算器3之輸出訊號s3，隨著自PLL5輸入之時脈CL1被閂鎖。另，PLL5，亦於各個訊號卡或各個由複數之訊號卡組成之群組設置複數系統，分別將時脈CL1輸出至設於複數之訊號卡之各個構成圖形訊號產生單元的閂鎖器4其時脈端子C。
閂鎖器4之輸出訊號s4，介由構成圖形訊號產生單元之開關6被輸出至未圖示之測定對象(DUT)，並介由構成圖形訊號產生單元之開關7被輸出至設於半導體測試裝置的選擇繼電器8。
選擇繼電器8構成校正路徑，此一校正路徑係供修正自各圖形訊號產生單元介由閂鎖器4輸出的複數輸出訊號s4間之時序誤差所用，選擇繼電器8以擇一地僅選擇將閂鎖器4之輸出訊號s4輸出至DUT的圖形訊號產生單元之系統的方式，與開關6、7連動而驅動。
選擇繼電器8之輸出訊號s8被輸入至設於半導體測試裝置之閂鎖器9，並以自設於半導體測試裝置之基準時序產生部10所輸出的時脈CL2之時序閂鎖。
閂鎖器9之輸出訊號s9，被輸出至未圖示的半導體測試裝置之訊號判定部。
圖6為，顯示選擇繼電器8之一例的構成說明圖，複數切換開關被連接為3階段的樹狀。
圖7為，說明圖5的動作之時序圖。圖7中，(a)顯示第1訊號產生部1之輸出訊號s1，(b)顯示第2訊號產生部2之輸出訊號s2，(c)顯示加算器3之輸出訊號s3。此一時間點中，訊號產生部1、2內部各自之時序誤差重疊而直接顯現於加算器3之輸 出訊號s3。(d)顯示為了重定時而自PLL5輸入之時脈CL1，(e)顯示經重定時的閂鎖器4之輸出訊號s4。
圖5之構成中，一般而言頻率變高，則前一資料之狀態對次一時序精度造成巨大影響。此等之誤差被稱作資料相依性時序誤差。此等之時序誤差，由於係取決於前一資料之狀態，故僅校正產生之定時脈衝邊緣並無法去除之。
此處，為了去除此等之資料相依性時序誤差，設置由閂鎖器4與PLL5組成的重定時電路。
如同前述，圖5所示之圖形訊號產生單元係以與連接針對應的方式設置，自各自的連接針輸出獨立的訊號。此一結果，一般而言在連接針之訊號間產生時間差(時滯)。
半導體測試裝置其各自的連接針之輸出系統，設有由選擇繼電器8、閂鎖器9與基準時序產生部10組成的共通之校正路徑，藉此一校正電路，測定連接針之訊號間的時間差(時滯)。使用輸出路徑所具備的未圖示之遲延線等，將如此而測定出之時間差(時滯)調整為0。
[習知技術文獻] [專利文獻]
專利文獻1，揭示關於輸出訊號(圖形訊號)之時滯調整的技術(圖2)。
專利文獻1 日本特開2008-145266號公報
然而，依如圖5之習知構成，則因以自PLL5輸出之時脈CL1的時序進行重定時，故在切換PLL5其閉鎖迴路(lock-in loop)之設定時，至穩定為止需要例如數m秒，無法即時地變更圖形訊號之邊緣的間隔與頻率，難以進行高速切換之DUT測定。
為了即時地變更邊緣，吾人雖亦考慮不藉PLL5輸出之時脈CL1進行重定時的方法，但此一情況，原本訊號產生部1、2具有之資料相依性時序誤差變大，變得無法無視此一誤差。
此外，選擇繼電器8中的傳輸通路之傳輸損耗變大，故有時滯之校正無法正確進行的疑慮。
在選擇繼電器8中的傳輸通路之損耗大的情況，為時滯調整將各連接針之時序與時序路徑連接而進行測定時，於各連接針之時序誤差小的情況下，如圖8所示，因傳輸通路之損耗而變得無法檢測出時序誤差。
圖8中，(a)顯示由閂鎖器4重定時之第1接腳PIN1的波形，(b)顯示輸入至第1接腳PIN1其校正路徑之閂鎖器9的波形，(c)顯示自第1接腳PIN1其校正路徑之閂鎖器9輸出的波形，(d)顯示由閂鎖器4重定時之第2接腳PIN2的波形，(e)顯示輸入至第2接腳PIN2其校正路徑之閂鎖器9的波形，(f)顯示自第2接腳PIN2其校正路徑之閂鎖器9輸出的波形。
由閂鎖器4重定時之第1接腳PIN1的波形與第2接腳PIN2的波形間存在初期時滯Tskw，而個別的波形在通過由選擇繼電器8與閂鎖器9組成之校正路徑時，受到各繼電器其各自至閂鎖器9為止之傳輸通路產生的訊號損耗之影響導致波形趨於平緩。
此外，此等訊號通常有雜訊重疊，故通過既定之邏輯訊號時，產生邏輯成為不定之不定區間。此一不定區間中，無法正確地與基準時序比較，變得無法測定時間差(時滯)Tskw。圖8之例中，顯示被重定時之第1接腳PIN1的波形與第2接腳PIN2的波形間之不定區間變得較初期時滯Tskw的寬度更大，無法正確地檢測原本之初期時滯Tskw的狀況。
為解決此等課題，本發明之目的在於，提供一種能夠以低成本產生輸出較半導體測試裝置之系統頻率更為高頻率的邏輯訊號，且可即時地變更邊緣與頻率，獲得高精度的時序精度之半導體測試裝置。
為達成此等課題，本發明的請求項1所請之發明為，一種半導體測試裝置，設置有複數之圖形訊號產生單元以及校正路徑；該複數之圖形訊號產生單元，由將自內建於半導體測試裝置之訊號產生部所輸出的複數系統其邏輯訊號相加的加算器、將此一加算器之輸出依照重定時時脈而導入的閂鎖器、以及選擇性地輸出此一閂鎖輸出的開關所構成；該校正路徑，修正自此等複數之圖形訊號產生單元介由開關而輸出之輸出訊號間的時滯；該半導體測試裝置之特徵為：該重定時時脈係藉由相加至少2系統之邏輯訊號而產生；該校正路徑含有邏輯閘，與該各圖形訊號產生單元之開關連動而驅動，擇一地選擇既定之輸出訊號。
請求項2所請之發明為，如請求項1所記載之半導體測試裝置，其特徵為，該複數之圖形訊號產生單元，各自安裝於對半導體測試裝置為可裝卸之複數之訊號卡。
請求項3所請之發明為，如請求項1所記載之半導體測試裝置，其特徵為，該複數之圖形訊號產生單元，各自組裝於半導體測試裝置。
請求項4所請之發明為，一種半導體測試裝置，具有複數之圖形訊號產生單元，該複數之圖形訊號產生單元，由將自內建於半導體測試裝置之訊號產生部所輸出的複數系統其邏輯訊號相加的加算器、將此一加算器之輸出依照重定時時脈而導入的閂鎖器、以及選擇性地輸出此一閂鎖輸出的開關所構成；其特徵為，該重定時時脈係藉由相加至少2系統之邏輯訊號而產生。
請求項5所請之發明為，一種半導體測試裝置，設置有修正複數之圖形訊號間的時滯之校正路徑，其特徵為，該校正路徑含有邏輯閘，與該各圖形訊號之選擇連動而驅動，擇一地選擇既定之輸出訊號。
藉此，能夠以低成本產生高速的邏輯訊號，亦可應用於既存之半導體測試裝置。
重定時時脈，係藉由相加至少2系統之邏輯訊號而產生，故可即時地變更邊緣間隔與頻率。
進一步，由於校正路徑中不具損耗大之選擇繼電器等的時序惡化要因，故可施行高精度的校正，獲得高精度的時序精度。
 [實施本發明之最佳形態]
以下，使用附圖對本發明進行詳細地說明。圖1為顯示本發明的一實施例之方塊圖，對與圖5共通之部分賦予同一符號。圖1與圖5之相異點在於；使用由輸出邏輯訊號s11之第3訊號產生部11、輸出邏輯訊號s12之第4訊號產生部12、及將此等邏輯訊號s11與s12相加之加算器13所構成的重定時時脈產生部取代圖5之PLL5；以及使用邏輯閘14取代圖5之選擇繼電器8。
圖1中，由第3訊號產生部11、第4訊號產生部12及加算器13所構成之重定時時脈產生部，於各個訊號卡或各個由複數之訊號卡組成之群組設置複數系統。此等重定時時脈產生部的加算器13之輸出訊號s13，作為重定時時脈分別被輸出至設於複數之訊號卡之各別的閂鎖器4其時脈端子C。
各圖形訊號產生單元的閂鎖器4之輸出訊號s4，各自介由開關7被輸入至邏輯閘14，。
邏輯閘14，與圖5之選擇繼電器8同樣地構成校正路徑，此一校正路徑係供修正自各圖形訊號產生單元介由閂鎖器4輸出的複數輸出訊號s4間之時序誤差所用，邏輯閘14以擇一地僅選擇將閂鎖器4之輸出訊號s4輸出至DUT的訊號卡之系統的方式，與開關6、7連動而驅動。
邏輯閘14之輸出訊號s14被輸入至閂鎖器9，並以自時脈產生部10所輸出的時脈CL2之時序閂鎖。
閂鎖器9之輸出訊號s9，與圖5同樣地，被輸出至未圖示的半導體測試裝置之訊號判定部。
圖2為，說明圖1的動作之時序圖。圖2中，(a)顯示第1訊號產生部1之輸出訊號s1，(b)顯示第2訊號產生部2之輸出訊號s2，(c)顯示加算器3之輸出訊號s3，(d)顯示第3訊號產生部11之輸出訊號s11，(e)顯示第4訊號產生部12之輸出訊號s12，(f)顯示加算器13之輸出訊號s13，(g)顯示被重定時的閂鎖器4之輸出訊號s4。
第3訊號產生部11之輸出訊號s11與第4訊號產生部12之輸出訊號s12，為單純之觸變(0101)波形的重複，故不存在資料相依性時序誤差。此一結果，以加算器13相加輸出之重定時時脈訊號s13亦成為不具資料相依性時序誤差之波形，以此一不具資料相依性時序誤差之重定時波形施行重定時處理。
關於資料相依性時序誤差的發生要因，使用圖3加以詳細地說明。圖3為，於觸發點TP使邏輯位準自Lo變化為Hi時，將實際上通過閾值Th之時序以案例1與案例2進行比較，各別之案例中，上段(a)顯示理想波形，下段(b)顯示實際波形例。
案例1之理想波形，遷移至Hi位準前的Lo位準之時間較案例2更長；案例2之理想波形，在自Hi位準遷移至Lo位準後緊接著遷移至Hi位準，且遷移至Hi位準前的Lo位準之時間較案例1更短。
實際波形中，具有過衝、下衝、上升及下降之遷移時間，成為如圖所示之波形。案例1之實際波形為，理想波形自Hi位準遷移至Lo位準並於Lo位準穩定後，開始自Lo位準往Hi位準遷移。
另一方面，案例2之實際波形為，自Hi位準遷移至Lo位準之下衝的減幅振盪其正中，開始其次之自Lo位準往Hi位準的遷 移，成為自較案例1更低位準之L0位準往Hi位準的遷移。此一結果，如同圖示，與案例1比較，則至到達閾值Th為止之時間產生時間差。此一時間差，成為資料相依性時序誤差Ter而呈現。
與其相對，前一資料之時間通常為一定的情況，成為常時自一定的位準之上升，此等資料相依性時序誤差Ter變得不再產生。亦即，圖2的(d)及(e)所示之單純的觸變圖形(0101)之情況，資料相依性時序誤差Ter不再產生。而經重定時後，介由校正路徑，校正時滯等之時序誤差。
圖1所示之本發明的校正路徑中，取代習知之選擇繼電器8，以邏輯閘14施行各訊號的切換。藉此，邏輯閘14之輸出鄰近地與閂鎖器9相連接，故與習知之選擇繼電器8相異而損耗訊號的部分變少，如圖4之時序圖所示，可不受波形的趨緩或雜訊的影響地精度良好地校正時序誤差。
圖4中，(a)顯示由閂鎖器4重定時之第1接腳PIN1的波形，(b)顯示輸入至第1接腳PIN1其校正路徑之閂鎖器9的波形，(c)顯示自第1接腳PIN1其校正路徑之閂鎖器9輸出的波形，(d)顯示由閂鎖器4重定時之第2接腳PIN2的波形，(e)顯示輸入至第2接腳PIN2其校正路徑之閂鎖器9的波形，(f)顯示自第2接腳PIN2其校正路徑之閂鎖器9輸出的波形。
由閂鎖器4重定時之第1接腳PIN1的波形與第2接腳PIN2的波形間雖存在初期時滯Tskw，但各自之波形在通過由邏輯閘14與閂鎖器9構成之校正路徑時波形因傳輸通路之訊號損耗而趨緩的影響，被改善至實際應用上可無視之程度，而以高精度施行初期時滯Tskw之校正。
一般而言，邏輯閘使用之訊號選擇，使用同一晶片之閘極而 訊號選擇者較能降低訊號間的時滯。同一晶片之閘極的輸入通道數，一般為4至8CH。8CH以上的訊號之時滯調整，經由各別之晶片的邏輯閘，其他晶片彼此之時滯些許惡化。
然而，一般而言，半導體測試裝置之測定對象係高速串列輸入元件，為自1對起多至4對之輸入，若至少具有8CH的時滯，在實質上不形成問題。
伴隨近年的串列介面之高速化，要求高速串列輸入的IC測試急速增加。然則，例如LCD驅動IC，無法以具有通用之高速IO的SOC測試機進行測定，必須有LCD驅動IC專用測試機，但LCD驅動測試機之IO頻率無法追隨急遽的輸入頻率之高速化，形成測試困難的狀況。
進一步，近年來此一分野之IC隨著商品化的進展而出貨量亦有飽和傾向，形成在測試上無法再花費成本的狀況。假定將具備高速IO之專用測試機商品化，仍成為無法投資新測試機的狀況。
此一狀況下，為與高速串列介面對應，強烈地希望在既存之測試機上能夠產生高速串列訊號。然而，圖5所示之習知構成，不僅在高速訊號產生時之時序誤差大，亦有無法即時地變更頻率等諸多制約，無法進行充分的測試。
與此相對，依本發明，透過活用習知之測試機而能夠獲得可大幅地削減新投資，並可高速測試等特別的效果。
另，上記實施例中，雖係對將複數之圖形訊號產生單元，各自安裝於對半導體測試裝置為可裝卸之複數之訊號卡的例子進行說明，但本發明並不限定於此，亦可組裝於半導體測試裝置。
此外，上述實施例中，雖對介由連接針，將設於半導體測試裝置之第1訊號產生部1與第2訊號產生部2其邏輯訊號s1與s2，輸入至構成圖形訊號產生單元的加算器3之例子進行說明，但並不限於連接針，亦可介由例如連接器輸入。
此外，上記實施例中，雖對具備重定時電路與使用邏輯閘之校正路徑兩者的例子進行說明，但依所要求之時序精度的規格，可將兩者之任一方省略。
進一步，上述實施例中，雖對將2系統之邏輯訊號相加的例子進行說明，但亦可將3系統以上之邏輯訊號相加。
1‧‧‧第1訊號產生部
2‧‧‧第2訊號產生部
3、13‧‧‧加算器
4、9‧‧‧閂鎖器
6、7‧‧‧開關
10‧‧‧時脈產生部
11‧‧‧第3訊號產生部
12‧‧‧第4訊號產生部
14‧‧‧邏輯閘
圖1顯示本發明之一實施例的方塊圖。
圖2(a)~(g)說明圖1的動作之時序圖。
圖3說明資料相依性時序誤差的發生要因之波形圖。
圖4(a)~(f)說明圖1的動作之時序圖。
圖5顯示習知的半導體測試裝置之一例的方塊圖。
圖6顯示圖5所使用的選擇繼電器8之一例的構成說明圖。
圖7(a)~(e)說明圖5的動作之時序圖。
圖8(a)~(f)說明圖5的動作之波形圖。
1‧‧‧第1訊號產生部
2‧‧‧第2訊號產生部
3、13‧‧‧加算器
4、9‧‧‧閂鎖器
6、7‧‧‧開關
10‧‧‧時脈產生部
11‧‧‧第3訊號產生部
12‧‧‧第4訊號產生部
14‧‧‧邏輯閘

Claims (4)

  1. 一種半導體測試裝置，設置有複數之圖形訊號產生單元以及校正路徑；該複數之圖形訊號產生單元包含：加算器，將自內建於半導體測試裝置之訊號產生部所輸出的複數之系統的邏輯訊號相加；閂鎖器，將此一加算器之輸出依照重定時時脈而導入；及開關，選擇性地輸出該閂鎖器的輸出；該校正路徑，修正自該複數之圖形訊號產生單元經由該開關而輸出之輸出訊號間的時滯；該半導體測試裝置之特徵為：該重定時時脈係藉由將至少2系統之邏輯訊號相加而產生；且該校正路徑包含有邏輯閘，該邏輯閘與該各圖形訊號產生單元之開關連動而被驅動，擇一地選擇既定之輸出訊號；前述內建於半導體測試裝置之系統的邏輯訊號與重定時時脈之至少2系統之邏輯訊號係不同。
  2. 如申請專利範圍第1項之半導體測試裝置，其中，該複數之圖形訊號產生單元，各自安裝於對半導體測試裝置為可裝卸之複數之訊號卡。
  3. 如申請專利範圍第1項之半導體測試裝置，其中，該複數之圖形訊號產生單元，各自組裝於半導體測試裝置。
  4. 一種半導體測試裝置，具有複數之圖形訊號產生單元，該複數之圖形訊號產生單元包含：加算器，將自內建於半導體測試裝置之訊號產生部所輸出的複數之系統的邏輯訊號相加；閂鎖器，將此一加算器之輸出依照重定時時脈而導入；及開關，選擇性地輸出該閂鎖器的輸出；該半導 體測試裝置之特徵為：該重定時時脈係藉由至少2系統之邏輯訊號相加而產生；前述內建於半導體測試裝置之系統的邏輯訊號與重定時時脈之至少2系統之邏輯訊號係不同。
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