JP2515914Y2 - Ｉｃ試験装置のタイミング校正装置 - Google Patents

Ｉｃ試験装置のタイミング校正装置

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JP2515914Y2
JP2515914Y2 JP7957388U JP7957388U JP2515914Y2 JP 2515914 Y2 JP2515914 Y2 JP 2515914Y2 JP 7957388 U JP7957388 U JP 7957388U JP 7957388 U JP7957388 U JP 7957388U JP 2515914 Y2 JP2515914 Y2 JP 2515914Y2
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timing
output
calibration device
counter
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和宏 山下
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Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は印加パターン出力端子の出力パターンをコ
ンパレータで基準レベルと比較し、その比較結果を基準
タイミングで論理比較器へ出力して期待値と比較し、そ
の比較結果に応じて発生パターンのタイミングを調整す
るIC試験装置のタイミング校正装置に関する。
「従来の技術」 第２図は従来のタイミング校正装置を示す。波形成形
部11において可変遅延回路12,13の各出力によりフリッ
プフロップ14がセット、リセットされてパターンが作ら
れ、このパターンはドライバチャンネル15のドライバ16
へ供給される。ドライバ16の出力はスイッチ17を通じて
デバイス試験ボード18へ供給されてIC素子19に対する試
験が行われる。
タイミング校正時には各ドライバチャンネル15のドラ
イバ16の出力パターンは、スイッチ21を通じてタイミン
グ比較部22内のマルチブレクサ23により１つが選択され
て基準コンパレータ24で基準レベルと比較される。その
比較結果は基準タイミングで論理比較器25へ出力されて
期待値と比較される。その比較結果、つまりパスかフェ
イルかにより可変遅延回路12,13が調整され、１つのド
ライバチャンネルの出力タイミングに、他のドライバチ
ャンネルの出力タイミングが合せられる。
しかしジッタ、雑音などによりパス／フェイルがバラ
ツク、この影響をなくすためにアベレージングが行われ
ている。アベレージングの方法としては複数回測定を行
い平均値をとる方法が一般的である。
「考案が解決しようとする課題」 従来においてはパス／フェイルの判定データをいちい
ち読み出していた。この読み出しに時間がかかった。こ
のためドライバの温度不安定による熱ジッタをなくすた
めに、パターン発生時に比較サイクルの前に温度を安定
させるためのダミーパターンを発生させていた。このダ
ミーパターンの発生は１回の測定ごとに行われ測定時間
を長くしていた。
「課題を解決するための手段」 この考案によれば論理比較器の出力を計数するカウン
タが設けられ、そのカウンタの計数値に応じて発生パタ
ーンのタイミングが調整される。
つまりＮ回の測定でフェイルとパスとがほぼ同一値に
なる点が探される。フェイルの数が計数され、そのフェ
イルの数がN/2以上か以下を示すフラグにより、発生パ
ターンの遅延量が制御される。更に具体的に述べると、
例えばパターンの立上がり付近に基準タイミングが設定
されている状態では、期待値を高レベルとしてＮ回比較
を行い、カウンタ26の計数値がN/2以上、つまり基準コ
ンパレータ24の出力が低レベルで、フェイルとなった回
数がN/2以上であったら、波形成形部11中の可変遅延回
路12の遅延量を小さくして、パターンの立上がりを速く
し、カウンタ26の計数値がN/2以下であったら、可変遅
延回路12の遅延量を大きくして、パターンの立上がりを
遅くする。一方パターンの立下がり付近に基準タイミン
グが設定されている状態では、期待値を高レベルとし
て、カウンタ26の計数値がN/2以上であったら、可変遅
延回路13の遅延量を大として、パターンの立下がりを遅
くし、計数値がN/2以下であったら可変遅延回路13の遅
延量を小としてパターンの立下がりを速くする。
「実施例」 第１図はこの考案の実施例を示し、第２図と対応する
部分には同一符号が付けられている。この考案において
は論理比較器25の出力（フェイル出力）を計数するカウ
ンタ26が設けられる。このカウンタ26はパターン発生と
は無関係にリセットや読み出しのできるものである。
Ｎ回の測定中にフェイル数がカウンタ26で計数され、
その計数値が読み出され、フェイル数がN/2以上か以下
かを示すフラグが立てられ、そのフラグにより可変遅延
回路12,13が制御される。このようにＮ回比較し、フェ
イルカウント数N/2回で判定することにより高速にアベ
レージングを行うことができる。
「考案の効果」 以上述べたようにこの考案によればカウンタ26の計数
値に応じて実時間でパターンの発生タイミングが制御さ
れ、１回ずつパス／フェイルの読み出しを行う必要がな
く、従ってダミーバターンの発生の必要がなく短時間で
校正を行うことができる。
【図面の簡単な説明】
第１図はこの考案の実施例を示すブロック図、第２図は
従来のIC試験装置のタイミング校正装置を示すブロック
図である。

Claims (1)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】印加パターン出力端子の出力パターンをコ
    ンパレータで基準レベルと比較し、その比較結果を基準
    タイミングで論理比較器へ出力して期待値と比較し、そ
    の比較結果に応じて発生パターンのタイミングを調整す
    るIC試験装置のタイミング校正装置において、 上記論理比較器の出力を計数するカウンタが設けられ、
    その計数値に応じて上記発生パターンのタイミングを調
    整するようにしたIC試験装置のタイミング校正装置。
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KR20120083853A (ko) * 2011-01-18 2012-07-26 요코가와 덴키 가부시키가이샤 반도체 시험 장치

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