JP2010164395A - 半導体試験装置 - Google Patents

Abstract

【課題】試験信号を印加する度にクロック遅延が異なるＤＵＴを試験する場合であっても、試験精度の低下を招くことなく高い精度で試験を行うことができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、可変遅延素子１７ａ〜１７ｃから出力されるストローブ信号ＳＴ１〜ＳＴ３のタイミングでＤＵＴ３０から出力される信号Ｓ０をサンプリングしてデータＤ１〜Ｄ３を得るフリップフロップ１２ａ〜１２ｃと、データＤ１，Ｄ２と期待値パターンＥ１とを比較する比較部１３と、比較部１３の比較結果に基づいて可変遅延素子１７ａ〜１７ｃで生成されるストローブ信号ＳＴ１〜ＳＴ３のタイミングを調整する調整部（演算制御部１４、ＤＡＣ１５、ＰＬＬ回路１６）とを備える。
【選択図】図１

Description

本発明は、半導体デバイスの試験を行う半導体試験装置に関する。

従来から、半導体デバイスの初期不良を試験するためにメモリテスタやロジックテスタ等の半導体試験装置が用いられている。この半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して同期信号や試験信号を印加し、ＤＵＴから得られる信号と所定の基準電位とを比較するとともに、その比較結果と予め定められた期待値とが一致するか否か（パス／フェイル）を判定することによりＤＵＴの良／不良を試験する。

以下の特許文献１には、ＤＵＴから出力される出力信号のビットストリームにおいて、遷移が期待される領域に３つのサンプリングポイントＡｎ，Ｂｎ，Ｃｎを設定し、サンプリングポイントＡｎ，Ｂｎ間の遷移数がサンプリングポイントＢｎ，Ｃｎ間の遷移数に等しくなるように、３つのサンプリングポイントＡｎ，Ｂｎ，Ｃｎの時間位置を調整する技術が開示されている。

特開２００４−３４０９２５号公報

ところで、半導体試験装置でＤＵＴを試験する場合には、前述した通りＤＵＴに対して同期信号が印加されるため、一般的にはＤＵＴに試験信号を印加して得られる信号も同期信号に同期して出力される筈である。しかしながら、近年のＤＵＴは、同期信号を印加しているにも拘わらず試験信号を印加する度に信号が出力されるタイミングが異なる（クロック遅延が異なる）場合がある。クロック遅延が異なる原因としては様々なものが考えられるが、例えばプロセスばらつきやクロック挿入遅延の温度ばらつき等が挙げられる。プロセスばらつきは静的なタイミングのばらつきの原因となり、クロック挿入遅延の温度ばらつきは経時変化タイミングドリフトの原因となる。

以上のクロック遅延が生じている状況下において、従来のようにＤＵＴから出力される信号に対するストローブ信号のタイミングが固定されていると、ＤＵＴから出力される信号に対するパス／フェイルの判定が本来とは異なったタイミングで行われてしまう。すると、ＤＵＴが正常に動作しているにも拘わらずフェイルと判定されることがあり、これにより試験精度が低下するという問題があった。

本発明は上記事情に鑑みてなされたものであり、試験信号を印加する度にクロック遅延が異なるＤＵＴを試験する場合であっても、試験精度の低下を招くことなく高い精度で試験を行うことができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（３０）の動作周期に応じた試験周期を基準として前記半導体デバイスの試験を行う半導体試験装置（１〜３）において、前記半導体デバイスから出力される信号（Ｓ０）を、前記試験周期毎に前記試験周期の半周期分の時間だけずれた第１，第２タイミング（ＳＴ１、ＳＴ２）でサンプリングして第１，第２データ（Ｄ１、Ｄ２）をそれぞれ得るサンプリング部（１２ａ〜１２ｃ）と、前記サンプリングで得られる前記第１，第２データと所定の期待値（Ｅ１）とを比較して第１，第２比較結果を得る比較部（１３）と、複数の試験周期に亘って前記比較部で得られる前記第１，第２比較結果に基づいて、前記サンプリング部における前記第１，第２タイミングを調整する調整部（１４〜１６、１７ａ〜１７ｃ）とを備えることを特徴としている。
この発明によると、半導体デバイスから出力される信号が試験周期の半周期分の時間だけずれた第１，第２タイミングでサンプリングされて第１，第２データが得られ、これら第１，第２データと所定の期待値とが比較されて第１，第２比較結果が得られ、これら第１，第２比較結果に基づいて、サンプリング部における前記第１，第２タイミングが調整される。
また、本発明の半導体試験装置は、前記第１タイミングが、前記試験周期の中央部分に設定され、前記第２タイミングが、前記半導体デバイスから出力される信号が遷移する可能性が前記試験周期の中央部分よりも高い前記試験周期の開始部分又は終了部分に設定されることを特徴としている。
また、本発明の半導体試験装置は、前記サンプリング部が、前記半導体デバイスから出力される信号を、前記第１，第２タイミングでサンプリングして前記第１，第２データを得るとともに、少なくとも前記第２タイミングとは異なる第３タイミング（ＳＴ３）でサンプリングして第３データ（Ｄ３）を得るものであり、前記サンプリング部で得られた前記第３データと、前記第３タイミングが設定された試験周期における期待値（Ｅ１）との比較を行ってパス／フェイルを判定する判定部（１８）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１タイミングと前記第３タイミングとは異なる試験周期内にそれぞれ設定されており、前記比較部は、前記第３タイミングが設定された試験周期における期待値と前記第１，第２データとを比較することを特徴としている。
或いは、本発明の半導体試験装置は、前記第１タイミングと前記第３タイミングとは同じ試験周期内に設定されており、前記比較部は、前記第３タイミングが設定された試験周期に前後する試験周期における期待値と前記第１データとを比較し、前記第３タイミングが設定された試験周期における期待値と前記第２データとを比較することを特徴としている。
更に、本発明の半導体試験装置は、前記調整部が、前記比較部で得られる複数の試験周期に亘る前記第２データと前記所定の期待値との不一致数が、前記比較部で得られる複数の試験周期に亘る前記第１データと前記所定の期待値との不一致数を所定数で除算して得られる値に一致するように、前記サンプリング部における前記第１，第２タイミングを調整することを特徴としている。

本発明によれば、試験周期の半周期分の時間だけずれた第１，第２タイミングで半導体デバイスから出力される信号をサンプリングして第１，第２データを得るとともに、これら第１，第２データと所定の期待値とを比較して第１，第２比較結果を得て、これら第１，第２比較結果に基づいて、サンプリング部における前記第１，第２タイミングを調整している。このため、試験信号を印加する度にクロック遅延が異なる半導体デバイスを試験する場合であっても、サンプリング部における前記第１，第２タイミングをクロック遅延に応じて調整することができ、試験精度の低下を招くことなく高い精度で試験を行うことができるという効果がある。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第１実施形態で用いられるストローブ信号ＳＴ１〜ＳＴ３のタイミングを説明するための図である。 本発明の第１実施形態による半導体試験装置１の動作を説明するための図である。 本発明の第１実施形態において、ストローブ信号ＳＴ１〜ＳＴ３のタイミングの他の設定例を示す図である。 本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第２実施形態で用いられるストローブ信号ＳＴ１〜ＳＴ３のタイミングを説明するための図である。 本発明の第２実施形態による半導体試験装置の変形例を示すブロック図である。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、コンパレータ素子１１ａ〜１１ｃ、フリップフロップ１２ａ〜１２ｃ（サンプリング部）、比較部１３、演算制御部１４（調整部）、ディジタル／アナログ変換器（ＤＡＣ）１５（調整部）、ＰＬＬ回路（Phase-Locked Loop回路：位相同期回路）１６（調整部）、可変遅延素子１７ａ〜１７ｃ（調整部）、及び判定部１８を備える。

図１に示す半導体試験装置１は、被試験対象であるＤＵＴ３０（半導体デバイス）の動作周期に応じた試験周期（試験レート）を基準としてＤＵＴ３０に試験信号を印加し、ＤＵＴ３０から出力される信号Ｓ０に基づいてＤＵＴ３０の試験を行う。尚、図１では、説明を簡単にするために、パターン発生装置やドライバ等のＤＵＴ３０に印加する試験信号を生成する構成については図示を省略している。

コンパレータ素子１１ａ〜１１ｃは、ＤＵＴ３０から出力される信号Ｓ０と所定の基準電位Ｖ１〜Ｖ３との比較をそれぞれ行い、その比較結果を示す信号をそれぞれ出力する。ここで、コンパレータ素子１１ａ，１１ｂに入力される基準電位Ｖ１，Ｖ２は、ＤＵＴ３０から出力される信号Ｓ０の振幅の１／２の電位に設定されるのが好ましい。また、コンパレータ素子１１ｃに入力される基準電位Ｖ３は、ＤＵＴ３０の特性やＤＵＴ３０に対して行うべき試験の種類等に応じてユーザの所望の電位に設定されるのが望ましい。

フリップフロップ１２ａは、コンパレータ素子１１ａから出力される信号を可変遅延素子１７ａから出力されるストローブ信号ＳＴ１のタイミング（第１タイミング）でサンプリングしてデータＤ１を出力する。フリップフロップ１２ｂは、コンパレータ素子１１ｂから出力される信号を可変遅延素子１７ｂから出力されるストローブ信号ＳＴ２のタイミング（第２タイミング）でサンプリングしてデータＤ２を出力する。同様に、フリップフロップ１２ｃは、コンパレータ素子１１ｃから出力される信号を可変遅延素子１７ｃから出力されるストローブ信号ＳＴ３のタイミング（第３タイミング）でサンプリングしてデータＤ３を出力する。尚、上記のストローブ信号ＳＴ１〜ＳＴ３のタイミングの詳細については後述する。

比較部１３は、ＥＸＯＲ（排他的論理和）回路１３ａ，１３ｂを備えており、フリップフロップ１２ａ，１２ｂから出力されるデータＤ１，Ｄ２と、不図示のパターン発生装置から出力される期待値パターンＥ１との比較を行う。具体的に、ＥＸＯＲ回路１３ａは、フリップフロップ１２ａからのデータＤ１と期待値パターンＥ１とを入力としており、これらの入力が一致する場合には値「０」を出力し、一致しない場合には値「１」を出力する。また、ＥＸＯＲ回路１３ｂは、フリップフロップ１２ｂからのデータＤ２と期待値パターンＥ１とを入力としており、これらの入力が一致する場合には値「０」を出力し、一致しない場合には値「１」を出力する。

演算制御部１４は、シフトレジスタ２１ａ，２１ｂ、加算器２２ａ，２２ｂ、除算器２３、及び減算器２４を備えており、比較部１３から出力される値に対して所定の演算を行って、ストローブ信号ＳＴ１〜ＳＴ３のタイミングを制御するための差分信号Ｃ１を生成する。シフトレジスタ２１ａは、ｋ（ｋは２以上の整数）段のフリップフロップで構成されており、比較部１３のＥＸＯＲ回路１３ａから出力される値をシフトさせながら順次記憶する。シフトレジスタ２１ｂは、シフトレジスタ２１ａと同様にｋ段のフリップフロップで構成されており、比較部１３のＥＸＯＲ回路１３ｂから出力される値をシフトさせながら順次記憶する。尚、シフトレジスタ２１ａ，２１ｂが記憶可能な値の最大数はそれぞれｋである。

加算器２２ａは、シフトレジスタ２１ａを構成するフリップフロップの各々に記憶されている値を加算する。同様に、加算器２２ｂは、シフトレジスタ２１ｂを構成するフリップフロップの各々に記憶されている値を加算する。加算器２２ａで加算された値は、フリップフロップ１２ａから出力された直近のｋ個のデータＤ１のうちの期待値パターンＥ１と一致しないものの数（不一致数）を意味し、加算器２２ｂで加算された値は、フリップフロップ１２ｂから出力された直近のｋ個のデータＤ２のうちの期待値パターンＥ１と一致しないものの数（不一致数）を意味する。

除算器２３は、加算器２２ａで加算された値を除算してその半分の値である半値を求める。具体的には、除算器２３は、加算器２２ａで加算された値に対して例えばビットシフトを施して半値を求める。この除算器２３によって、フリップフロップ１２ｂから出力された直近のｋ個のデータＤ２と期待値パターンＥ１との不一致数の半値が求められる。減算器２４は、除算器２３によって得られた値と加算器２２ｂで加算された値との差を求め、その差を示す差分信号Ｃ１を出力する。

ＤＡＣ１５は、演算制御部１４の減算器２４から出力される差分信号Ｃ１をアナログ信号に変換して位相変調制御信号Ｃ２としてＰＬＬ回路１６に出力する。ＰＬＬ回路１６は、ＤＡＣ１５からの位相変調制御信号Ｃ２と半導体試験装置１の動作を規定する基準クロック信号ＣＬＫとを入力としており、ＤＵＴ３０から出力される信号Ｓ０の周波数と同じ周波数を有するストローブ信号ＳＴ０を生成する。また、ＰＬＬ回路１６は、ＤＡＣ１５からの位相変調制御信号Ｃ２に基づいてストローブ信号ＳＴ０の位相を調整する。

可変遅延素子１７ａ〜１７ｃは、ＰＬＬ回路１６から出力されるストローブ信号ＳＴ０を個別に遅延させてストローブ信号ＳＴ１〜ＳＴ３をそれぞれ生成する。これら可変遅延素子１７ａ〜１７ｃの各々の遅延量は、半導体試験装置１を統括して制御する制御装置（図示省略）によって制御される。ここで、可変遅延素子１７ａ〜１７ｃによって生成されるストローブ信号ＳＴ１〜ＳＴ３のタイミングについて詳細に説明する。

図２は、本発明の第１実施形態で用いられるストローブ信号ＳＴ１〜ＳＴ３のタイミングを説明するための図である。ここでは、図２に示す通り、試験レートの１周期の時間がＴであるとし、第ｉ番目の試験レートに関して設定されるストローブ信号ＳＴ１〜ＳＴ３について説明する。尚、ＤＵＴ３０の試験時における試験レートの総数がｎ（ｎはｋよりも大きな整数）であるとすると、上記の変数ｉは１＜ｉ＜ｎを満たす任意の整数である。また、図２においては、第ｉ−１番目，第ｉ番目，第ｉ＋１番目の試験レートで用いられる期待値パターンＥ１である「ＥＰ_ｉ−１」，「ＥＰ_ｉ」，「ＥＰ_ｉ＋１」も併せて図示している。

図２に示す通り、ストローブ信号ＳＴ３は、第ｉ番目の試験レート内に設定される。これは、第ｉ番目の試験レートでＤＵＴ３０から出力される信号Ｓ０をサンプリングするためである。つまり、図１に示す比較部１８において、第ｉ番目の試験レートで用いられる期待値パターンＥ１である「ＥＰ_ｉ」と比較されるべき第ｉ番目の試験レートのデータＤ３を得るためである。尚、第ｉ番目の試験レート内におけるストローブ信号ＳＴ３の位置はユーザが任意に設定することができる。

これに対し、ストローブ信号ＳＴ１，ＳＴ２は、タイミングが試験レートの半周期分の時間（Ｔ／２）だけずれるようにそれぞれ設定される。具体的には、ストローブ信号ＳＴ１は、ストローブ信号ＳＴ３が設定された第ｉ番目の試験レートの１つ前の試験レートである第ｉ−１番目の試験レートの中央部に設定される。また、ストローブ信号ＳＴ２は、第ｉ番目の試験レートと第ｉ−１番目の試験レートとの境界部分（第ｉ番目の試験レートの開始部分又は第ｉ−１番目の試験レートの終了部分）に設定される。

ここで、ＤＵＴ３０から出力される信号Ｓ０は、各試験レートの開始部分又は終了部分において値が変化する（遷移する）可能性が高く、中央部分においては遷移する可能性が低い。このため、ストローブ信号ＳＴ１は信号Ｓ０が遷移する可能性が低い第ｉ−１番目の中央部に設定され、ストローブ信号ＳＴ２は信号Ｓ０が遷移する可能性が高い第ｉ番目の試験レートと第ｉ−１番目の試験レートとの境界部分に設定される。

ここでは第ｉ番目の試験レートに関して設定される３つのストローブ信号ＳＴ１〜ＳＴ３について説明したが、他の試験レートについても同様の関係を有するストローブ信号ＳＴ１〜ＳＴ３が設定される。例えば、第ｉ＋１番目の試験レートに関しては、ストローブ信号ＳＴ３が第ｉ＋１番目の試験レート内に設定され、ストローブ信号ＳＴ１がｉ番目の試験レートの中央部に設定され、ストローブ信号ＳＴ２が第ｉ＋１番目の試験レートと第ｉ番目の試験レートとの境界部分に設定される。

尚、詳細は後述するが、第ｉ番目の試験レートに関して設定されたストローブ信号ＳＴ１〜ＳＴ３によってサンプリングされたデータＤ１〜Ｄ３は、全て第ｉ番目の試験レートで用いられる期待値パターンＥＰ_ｉと比較される。これは、第ｉ−１番目の試験レートと第ｉ番目の試験レートとの間で信号Ｓ０の値が変化した回数（遷移量）、及び第ｉ−１番目の試験レートと第ｉ番目の試験レートとの境界部分におけるフェイル数（不一致数）を求めるためである。

前述したＰＬＬ回路１６によって、ストローブ信号ＳＴ０の位相が調整されると、ストローブ信号ＳＴ１〜ＳＴ３の全ての位相も同様に調整される。このため、ストローブ信号ＳＴ０の位相を調整することにより、ストローブ信号ＳＴ１〜ＳＴ３間の相対的な位置関係を変化させることなく、ストローブ信号ＳＴ１〜ＳＴ３の時間位置を変えることができる。

判定部１８は、フリップフロップ１２ｃから出力されるデータＤ３と、不図示のパターン発生装置から出力される期待値パターンＥ１とを比較して、ＤＵＴ３０のパス／フェイルを判定する。判定部１８におけるパス／フェイルの判定結果を示すフェイル情報は不図示の制御装置に出力される。尚、フェイル情報を記憶するフェイルメモリを判定部１８内に設け、制御部の要求があった場合にフェイルメモリからフェイル情報が読み出されるようにしても良い。

次に、上記構成における半導体試験装置１の動作について説明する。尚、以下では、ＤＵＴ３０に印加される試験信号を生成するために用いられる試験パターンのパターン長がｎであるとし、図３に示す通り、ＤＵＴ３０の試験時における試験レートの総数もｎであるとする。図３は、本発明の第１実施形態による半導体試験装置１の動作を説明するための図である。つまり、本実施形態の半導体試験装置１では、ＤＵＴ３０に対して試験信号がｎ回印加されるとともに、ＤＵＴ３０から出力される信号Ｓ０がフリップフロップ１２ａ〜１２ｃの各々でｎ回サンプリングされるものとする。

ＤＵＴ３０の試験が開始されると、不図示のパターン発生装置から試験パターン及び期待値パターンＥ１が出力される。パターン発生装置から出力された試験パターンはタイミングが調整された後に不図示のドライバに入力され、これにより入力される試験パターンに応じた試験信号が生成される。ドライバで生成された試験信号は、ＤＵＴ３０の動作周期に応じた試験レートを基準としてＤＵＴ３０に順次印加される。

試験信号が印加されると、ＤＵＴ３０からは印加された試験信号に応じた信号Ｓ０が順次出力される。ＤＵＴ３０から出力された信号Ｓ０は、コンパレータ素子１１ａ〜１１ｃにそれぞれ入力されて所定の基準電位Ｖ１〜Ｖ３と比較され、その比較結果を示す信号がコンパレータ素子１１ａ〜１１ｃからそれぞれ出力される。コンパレータ素子１１ａ〜１１ｃから出力された信号はフリップフロップ１２ａ〜１２ｃにそれぞれ入力される。

また、ＤＵＴ３０の試験が開始されると、半導体試験装置１の動作を規定する基準クロック信号ＣＬＫがＰＬＬ回路１６に入力され、ＤＵＴ３０から出力される信号Ｓ０の周波数と同じ周波数を有するストローブ信号ＳＴ０がＰＬＬ回路１６から出力される。このストローブ信号ＳＴ０は可変遅延素子１７ａ〜１７ｃに入力され、試験レートの各々において図２を用いて説明した関係を有するストローブ信号ＳＴ１〜ＳＴ３が生成されてフリップフロップ１２ａ〜１２ｃにそれぞれ入力される。

このため、コンパレータ素子１１ａから出力されてフリップフロップ１２ａに入力された信号は、図２に示すストローブ信号ＳＴ１のタイミングでサンプリングされ、フリップフロップ１２ａからはそのサンプリングデータであるデータＤ１が出力される。また、コンパレータ素子１１ｂから出力されてフリップフロップ１２ｂに入力された信号は、図２に示すストローブ信号ＳＴ２のタイミングでサンプリングされ、フリップフロップ１２ｂからはそのサンプリングデータであるデータＤ２が出力される。同様に、コンパレータ素子１１ｃから出力されてフリップフロップ１２ｃに入力された信号は、図２に示すストローブ信号ＳＴ３のタイミングでサンプリングされ、フリップフロップ１２ｃからはそのサンプリングデータであるデータＤ３が出力される。

フリップフロップ１２ｃから出力されたデータＤ３は、判定部１８に入力されて不図示のパターン発生装置から出力された期待値パターンＥ１と比較されて、この比較結果に基づいてパス／フェイルが判定される。ここで、フリップフロップ１２ｃから出力されたデータＤ３が、第ｉ番目の試験レートでＤＵＴ３０から出力された信号Ｓ０をサンプリングして得られたものである場合には、第ｉ番目の試験レートで用いられる期待値パターンＥ１である「ＥＰ_ｉ」（図２参照）と比較されてパス／フェイルが判定される。

これに対し、フリップフロップ１２ａ，１２ｂから出力されたデータＤ１，Ｄ２は、比較部１３に入力されて不図示のパターン発生装置から出力された期待値パターンＥ１と比較される。ここで、フリップフロップ１２ａ，１２ｂから出力されたデータＤ１，Ｄ２が、第ｉ番目の試験レートでＤＵＴ３０から出力された信号Ｓ０をサンプリングして得られたものである場合には、データＤ１，Ｄ２は第ｉ番目の試験レートで用いられる期待値パターンＥ１である「ＥＰ_ｉ」と比較される。

具体的には、ＥＸＯＲ回路１３ａにおいてデータＤ１と上記の期待値パターン「ＥＰ_ｉ」との排他的論理和が演算されるとともに、ＥＸＯＲ回路１３ｂにおいてデータＤ２と上記の期待値パターン「ＥＰ_ｉ」との排他的論理和が演算される。ＥＸＯＲ回路１３ａに入力されるデータＤ１と期待値パターン「ＥＰ_ｉ」とが一致する場合には、ＥＸＯＲ回路１３ａから値「０」が出力されるのに対し、一致しない場合には値「１」が出力される。同様に、ＥＸＯＲ回路１３ｂに入力されるデータＤ２と期待値パターン「ＥＰ_ｉ」とが一致する場合には、ＥＸＯＲ回路１３ｂから値「０」が出力されるのに対し、一致しない場合には値「１」が出力される。ＥＸＯＲ回路１３ａ，１３ｂから出力された値は、演算制御部１４に設けられたシフトレジスタ２１ａ，２１ｂにそれぞれ記憶される。

ＤＵＴ３０から信号Ｓ０が出力される毎に、以上説明した動作が繰り返され、ＥＸＯＲ回路１３ａ，１３ｂから出力される値がそれぞれシフトレジスタ２１ａ，２１ｂに順次記憶される。ＤＵＴ３０の試験が開始されてから以上説明した動作がｋ回繰り返されると、シフトレジスタ２１ａ，２１ｂを構成するｋ段のフリップフロップの各々にＥＸＯＲ回路１３ａ，１３ｂから過去に出力されたｋ個の値がそれぞれ記憶された状態になる。

すると、シフトレジスタ２１ａを構成するフリップフロップの各々に記憶されている値が加算器２２ａで加算されるとともに、シフトレジスタ２１ｂを構成するフリップフロップの各々に記憶されている値が加算器２２ｂで加算される。これにより、第１番目〜第ｋ番目の試験レートで得られたデータＤ１，Ｄ２と期待値パターンＥ１との不一致数がそれぞれ求められたことになる。

ここで、図２を用いて説明した通り、第ｉ−１番目の試験レートで設定されたストローブ信号ＳＴ１によってサンプリングされたデータＤ１は、第ｉ番目の試験レートで用いられる期待値パターン「ＥＰ_ｉ」と比較される。このため、加算器２２ａで求められた不一致数は、第１番目〜第ｋ番目の試験レートにおいて、信号Ｓ０の値が変化した回数（遷移量）を意味している。また、ストローブ信号ＳＴ２は、第ｉ−１番目の試験レートと第ｉ番目の試験レートとの境界部分に設定されており、第ｉ番目の試験レートで用いられる期待値パターン「ＥＰ_ｉ」と比較される。このため、加算器２２ｂで求められた不一致数はその境界部分におけるフェイル数を意味している。

加算器２２ａで加算された値は、除算器２３に入力されて除算されて半値が求められる。そして、減算器２４において除算器２３で求められた半値と加算器２２ｂで加算された値との差が求められ、その差を示す差分信号Ｃ１が出力される。減算器２４から出力された差分信号Ｃ１はＤＡＣ１５に入力されてアナログ信号に変換され、位相変調制御信号Ｃ２としてＰＬＬ回路１６に入力される。位相変調制御信号Ｃ２が入力されることにより、ＰＬＬ回路１６から出力されるストローブ信号ＳＴ０の位相が位相変調制御信号Ｃ２に応じて調整される。これにより、可変遅延素子１７ａ〜１７ｃで生成されるストローブ信号ＳＴ１〜ＳＴ３の相対的な位置関係が変わることなく、ストローブ信号ＳＴ１〜ＳＴ３の時間位置が調整される。

このようにして、図３に示す通り、第１番目〜第ｋ番目の試験レートで得られたデータＤ１，Ｄ２と期待値パターンＥ１との不一致数がそれぞれ求められる。ここで、データＤ１と期待値パターンＥ１との不一致数をα、データＤ２と期待値パターンＥ１との不一致数をβとすると、α／２−βが零となるようにストローブ信号ＳＴ１〜ＳＴ３に対する第１回目の調整が行われる。つまり、第１番目〜第ｋ番目の試験レートにおいて、ストローブ信号ＳＴ２で規定される試験レートの境界部分での不一致数（フェイル数）βが、信号Ｓ０の値が変化した回数（遷移量）の半分の値（α／２）と一致するようにストローブ信号ＳＴ１〜ＳＴ３に対する第１回目の調整が行われる。

コンパレータ素子１１ａ〜１１ｃにおける比較動作、フリップフロップ１２ａ〜１２ｃにおけるサンプリング動作、及び比較部１３における比較動作は、ｋ回繰り返された後においても、総繰り返し回数がｎ回になるまで継続される。第ｎ＋１番目の試験レートにおけるデータＤ１，Ｄ２が得られて比較部１３で期待値パターンＥ１と比較されると、比較部１３のＥＸＯＲ回路１３ａ，１３ｂから演算制御部１４に対して新たな値が出力される。すると、演算制御部１４のシフトレジスタ２１ａ，２１ｂに記憶されている値がシフトされて最も古い値が破棄されるとともに、新たなデータが記憶される。

すると、再びシフトレジスタ２１ａを構成するフリップフロップの各々に記憶されている値が加算器２２ａで加算されるとともに、シフトレジスタ２１ｂを構成するフリップフロップの各々に記憶されている値が加算器２２ｂで加算される。これにより、図３に示す通り、第２番目〜第ｋ＋１番目の試験レートで得られたデータＤ１，Ｄ２と期待値パターンＥ１との不一致数がそれぞれ求められたことになる。

そして、除算器２３において加算器２２ａで加算された値が除算されて半値が求められ、減算器２４において除算器２３で求められた半値と加算器２２ｂで加算された値との差が求められ、その差を示す差分信号Ｃ１が出力される。減算器２４から出力された差分信号Ｃ１はＤＡＣ１５に入力されてアナログ信号に変換され、位相変調制御信号Ｃ２としてＰＬＬ回路１６に入力されて、ストローブ信号ＳＴ０の位相が位相変調制御信号Ｃ２に応じて調整される。これにより、可変遅延素子１７ａ〜１７ｃで生成されるストローブ信号ＳＴ１〜ＳＴ３の相対的な位置関係が変わることなく、ストローブ信号ＳＴ１〜ＳＴ３の時間位置が調整される。

このようにして、図３に示す通り、第２番目〜第ｋ＋１番目の試験レートで得られたデータＤ１，Ｄ２と期待値パターンＥ１との不一致数がそれぞれ求められる。そして、第２番目〜第ｋ＋１番目の試験レートにおいて、ストローブ信号ＳＴ２で規定される試験レートの境界部分での不一致数（フェイル数）βが、信号Ｓ０の値が変化した回数（遷移量）の半分の値（α／２）と一致するようにストローブ信号ＳＴ１〜ＳＴ３に対する第２回目の調整が行われる。以後、同様の動作が繰り返され、図３に示す通り、第ｎ番目の試験レートに達するまでに、ストローブ信号ＳＴ１〜ＳＴ３に対する調整がｎ−ｋ＋１回行われる。

以上説明した通り、本実施形態では、試験レートの半周期分の時間だけずれたストローブ信号ＳＴ１，ＳＴ２のタイミングでＤＵＴ３０から出力される信号Ｓ０をサンプリングして試験レート毎にデータＤ１，Ｄ２をそれぞれ取得し、これらデータＤ１，Ｄ２と期待値パターンＥ１とを比較し、この比較結果に基づいてストローブ信号ＳＴ１，ＳＴ２の調整を行っているため、試験信号を印加する度にクロック遅延が異なるＤＵＴ３０を試験する場合であっても、ストローブ信号ＳＴ１，ＳＴ２をクロック遅延に応じて調整することができ、試験精度の低下を招くことなく高い精度で試験を行うことができる。

尚、本実施形態の半導体試験装置１で用いられるストローブ信号ＳＴ１〜ＳＴ３のタイミングは、図２に示すタイミングに制限される訳ではなく、図４に示すタイミングに設定することも可能である。図４は、本発明の第１実施形態において、ストローブ信号ＳＴ１〜ＳＴ３のタイミングの他の設定例を示す図である。図４に示す通り、ストローブ信号ＳＴ３は、図２に示すストローブ信号ＳＴ３と同様に、第ｉ番目の試験レート内に設定され、また第ｉ番目の試験レート内におけるストローブ信号ＳＴ３の位置もユーザが任意に設定することができる。

これに対し、ストローブ信号ＳＴ１，ＳＴ２は、タイミングが試験レートの半周期分の時間（Ｔ／２）だけずれるようにそれぞれ設定されるのは、図２に示す例と同様である。しかしながら、ストローブ信号ＳＴ１がストローブ信号ＳＴ３が設定された第ｉ番目の試験レートの１つ後の試験レートである第ｉ＋１番目の試験レートの中央部に設定され、ストローブ信号ＳＴ２が第ｉ番目の試験レートと第ｉ＋１番目の試験レートとの境界部分（第ｉ番目の試験レートの終了部分又は第ｉ＋１番目の試験レートの開始部分）に設定される点が異なる。

但し、第ｉ番目の試験レートに関して設定されたストローブ信号ＳＴ１〜ＳＴ３によってサンプリングされたデータＤ１〜Ｄ３は、全て第ｉ番目の試験レートで用いられる期待値パターンＥＰ_ｉと比較される点は、図２に示す例と同様である。ストローブ信号ＳＴ１〜ＳＴ３を図４に示すタイミングに設定しても、半導体試験装置１の動作は前述した動作と同様であるため、ここでは説明を省略する。

〔第２実施形態〕
図５は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図５に示す通り、本実施形態の半導体試験装置２は、図１に示す半導体試験装置１にＤフリップフロップ３０を追加した構成である。このＤフリップフロップ３０は、比較部１３のＥＸＯＲ回路１３ａに入力される期待値パターンＥ１を試験レートの１周期の時間Ｔだけ遅延させるものである。このＤフリップフロップ３０は、以下に説明する通り、ストローブ信号ＳＴ１のタイミングが第１実施形態とは異なるタイミングに設定されるために設けられる。

図６は、本発明の第２実施形態で用いられるストローブ信号ＳＴ１〜ＳＴ３のタイミングを説明するための図である。前述した第１実施形態では、図２又は図４に示す通り、ストローブ信号ＳＴ１は、ストローブ信号ＳＴ３が設定された第ｉ番目の試験レートの１つ前の試験レートである第ｉ−１番目の試験レートの中央部、又は、ストローブ信号ＳＴ３が設定された第ｉ番目の試験レートの１つ後の試験レートである第ｉ＋１番目の試験レートの中央部に設定されていた。

これに対し、本実施形態では、図６に示す通り、ストローブ信号ＳＴ１は、ストローブ信号ＳＴ３が設定された第ｉ番目の試験レートの中央部に設定されている。尚、ストローブ信号ＳＴ２は、図６（ａ）に示す通り第ｉ番目の試験レートと第ｉ−１番目の試験レートとの境界部分（第ｉ番目の試験レートの開始部分又は第ｉ−１番目の試験レートの終了部分）に設定され、或いは、図６（ｂ）に示す通り、第ｉ番目の試験レートと第ｉ＋１番目の試験レートとの境界部分（第ｉ番目の試験レートの終了部分又は第ｉ＋１番目の試験レートの開始部分）に設定される。但し、第１実施形態と同様に、ストローブ信号ＳＴ１，ＳＴ２は、タイミングが試験レートの半周期分の時間（Ｔ／２）だけずれるようにそれぞれ設定される。尚、本実施形態においても、第ｉ番目の試験レート内におけるストローブ信号ＳＴ３の位置はユーザが任意に設定することができる。

前述した第１実施形態では、第ｉ番目の試験レートに関して設定されたストローブ信号ＳＴ１〜ＳＴ３によってサンプリングされたデータＤ１〜Ｄ３は、全て第ｉ番目の試験レートで用いられる期待値パターンＥＰ_ｉと比較されていた。これに対し、本実施形態では、ストローブ信号ＳＴ１がストローブ信号ＳＴ３と同じ第ｉ番目の試験レート内に設定されている。このため、第ｉ番目の試験レートに関して設定されたストローブ信号ＳＴ１によってサンプリングされたデータＤ１は、Ｄフリップフロップ３０で試験レートの１周期の時間Ｔだけ遅延した期待値パターンＥＰ_ｉ−１と比較される。

以上の通り、本実施形態では、ストローブ信号ＳＴ１が第１実施形態とは異なるタイミングに設定される点、及び第ｉ番目の試験レートに関して設定されたストローブ信号ＳＴ１によってサンプリングされたデータＤ１が期待値パターンＥＰ_ｉ−１と比較される点が第１実施形態とは異なり、基本的な動作は第１実施形態と同様である。このため、半導体試験装置２の動作の詳細については省略する。

本実施形態においても、試験レートの半周期分の時間だけずれたストローブ信号ＳＴ１，ＳＴ２のタイミングでＤＵＴ３０から出力される信号Ｓ０がサンプリングされて試験レート毎にデータＤ１，Ｄ２がそれぞれ取得され、これらデータＤ１，Ｄ２と期待値パターンＥ１とがを比較され、この比較結果に基づいてストローブ信号ＳＴ１，ＳＴ２の調整が行われる。このため、試験信号を印加する度にクロック遅延が異なるＤＵＴ３０を試験する場合であっても、ストローブ信号ＳＴ１，ＳＴ２をクロック遅延に応じて調整することができ、試験精度の低下を招くことなく高い精度で試験を行うことができる。

尚、図６に示す通り、本実施形態では、ストローブ信号ＳＴ１がストローブ信号ＳＴ３と同じ第ｉ番目の試験レート内に設定されている。このため、これらストローブ信号ＳＴ１，ＳＴ３を共通化して、ストローブ信号ＳＴ１をストローブ信号ＳＴ３として用いることが可能である。図７は、本発明の第２実施形態による半導体試験装置の変形例を示すブロック図である。

図７に示す半導体試験装置３は、図５に示す半導体試験装置２が備えるコンパレータ素子１１ｃ、フリップフロップ１２ｃ、及び可変遅延素子１７ｃを省略するとともに、フリップフロップ１２ａの出力端と判定部１８の入力端とを接続した構成である。かかる構成にすることで、図６に示すストローブ信号ＳＴ１，ＳＴ３を共通化することができる。つまり、ストローブ信号ＳＴ１のタイミングでサンプリングされたデータＤ１を、比較部１３において期待値パターンＥ１と比較するために用いることができるとともに、判定部１８におけるパス／フェイルの判定のためのデータＤ３として用いることができる。これにより、半導体試験装置３の構成を図５に示す半導体試験装置２よりも簡略化することができる。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、除算器２３において加算器２２ａで加算された値を除算して半値を求める例について説明した。しかしながら、除算器２３で求める値は、加算器２２ａで加算された値の半値に限られる訳ではなく必要に応じて適宜変更しても良い。例えば、加算器２２ａで加算された値の４割の値や６割の値を求めるようにしても良い。また、除算に２３で求める値は、ＤＵＴ３０から出力される信号Ｓ０の波形の形状等に応じて適宜変更しても良い。

また、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することが可能である。

１〜３ 半導体デバイス
１２ａ〜１２ｃ フリップフロップ
１３ 比較部
１４ 演算制御部
１５ ＤＡＣ
１６ ＰＬＬ回路
１７ａ〜１７ｃ 可変遅延素子
１８ 判定部
３０ ＤＵＴ
Ｄ１〜Ｄ３ データ
Ｅ１ 期待値パターン
Ｓ０ 信号
ＳＴ１〜ＳＴ３ ストローブ信号

Claims (6)

1. 半導体デバイスの動作周期に応じた試験周期を基準として前記半導体デバイスの試験を行う半導体試験装置において、
   前記半導体デバイスから出力される信号を、前記試験周期毎に前記試験周期の半周期分の時間だけずれた第１，第２タイミングでサンプリングして第１，第２データをそれぞれ得るサンプリング部と、
   前記サンプリングで得られる前記第１，第２データと所定の期待値とを比較して第１，第２比較結果を得る比較部と、
   複数の試験周期に亘って前記比較部で得られる前記第１，第２比較結果に基づいて、前記サンプリング部における前記第１，第２タイミングを調整する調整部と
   を備えることを特徴とする半導体試験装置。
2. 前記第１タイミングは、前記試験周期の中央部分に設定され、
   前記第２タイミングは、前記半導体デバイスから出力される信号が遷移する可能性が前記試験周期の中央部分よりも高い前記試験周期の開始部分又は終了部分に設定される
   ことを特徴とする請求項１記載の半導体試験装置。
3. 前記サンプリング部は、前記半導体デバイスから出力される信号を、前記第１，第２タイミングでサンプリングして前記第１，第２データを得るとともに、少なくとも前記第２タイミングとは異なる第３タイミングでサンプリングして第３データを得るものであり、
   前記サンプリング部で得られた前記第３データと、前記第３タイミングが設定された試験周期における期待値との比較を行ってパス／フェイルを判定する判定部を備えることを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 前記第１タイミングと前記第３タイミングとは異なる試験周期内にそれぞれ設定されており、
   前記比較部は、前記第３タイミングが設定された試験周期における期待値と前記第１，第２データとを比較する
   ことを特徴とする請求項３記載の半導体試験装置。
5. 前記第１タイミングと前記第３タイミングとは同じ試験周期内に設定されており、
   前記比較部は、前記第３タイミングが設定された試験周期に前後する試験周期における期待値と前記第１データとを比較し、前記第３タイミングが設定された試験周期における期待値と前記第２データとを比較する
   ことを特徴とする請求項３記載の半導体試験装置。
6. 前記調整部は、前記比較部で得られる複数の試験周期に亘る前記第２データと前記所定の期待値との不一致数が、前記比較部で得られる複数の試験周期に亘る前記第１データと前記所定の期待値との不一致数を所定数で除算して得られる値に一致するように、前記サンプリング部における前記第１，第２タイミングを調整することを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。

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