FR2818467A1 - Dispositif de recuperation de l'horloge sur un signal entrant - Google Patents
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Abstract
Dispositif de récupération de l'horloge sur un signal entrant, caractérisé en ce qu'il comprend, disposés en série dans une boucle d'asservissement : - un comparateur de phase (1) comparant la phase du signal d'entrée (A) avec celle de l'horloge récupérée (B),- un compteur-décompteur (2) progressant d'un pas dans un sens ou dans l'autre suivant le résultat de la comparaison effectuée par le comparateur de phase (1), et- un déphaseur programmable (3) fournissant à sa sortie l'horloge récupérée (B), cette horloge récupérée étant déphasée par rapport à une horloge de référence (C) de même fréquence d'une quantité fonction du contenu du compteur-décompteur (2).
Description
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La présente invention concerne un dispositif de récupération de l'horloge sur un signal entrant.
Dans les télécommunications, il est très courant d'avoir à récupérer une horloge à partie des fronts du signal transmis. Bien entendu, le codage utilisé doit présenter un nombre minimum de transitions.
A cet effet, la technique la plus couramment utilisée est celle connue sous le nom de PLL (Phase Lock Loop), c'est-à-dire une boucle à asservissement analogique de phase. Cette technique a l'inconvénient de présenter un temps d'acquisition relativement lent. De plus, ce temps d'acquisition est non déterministe, c'est- à-dire qu'il peut parfois être beaucoup plus long qu'en moyenne.
On connaît également une autre technique dite de suréchantillonnage permettant, grâce à de nombreuses mesures par période, de mesurer la phase relative du signal d'entrée par rapport à un signal de référence et donc d'apporter les corrections nécessaires. Toutefois, cette technique nécessite de pouvoir travailler à des fréquences très supérieures à celle de l'horloge à récupérer. Elle n'est donc pas bien adaptée aux signaux à haut débit utilisés actuellement, de l'ordre de 155 Mbits/s par exemple, ou alors à un coût prohibitif.
La présente invention a donc pour but principal de remédier à ces inconvénients et, pour ce faire, elle a pour objet un dispositif du type susmentionné qui se caractérise essentiellement en ce qu'il comprend, disposés en série dans une boucle d'asservissement : - un comparateur de phase comparant la phase du signal d'entrée avec celle de l'horloge récupérée,
- un compteur-décompteur progressant d'un pas dans un sens ou dans l'autre suivant le résultat de la comparaison effectuée par le comparateur de phase, et un déphaseur programmable fournissant à sa sortie l'horloge récupérée, cette horloge récupérée étant déphasée par rapport à une horloge de référence de même fréquence d'une quantité fonction du contenu du compteur-décompteur.
- un compteur-décompteur progressant d'un pas dans un sens ou dans l'autre suivant le résultat de la comparaison effectuée par le comparateur de phase, et un déphaseur programmable fournissant à sa sortie l'horloge récupérée, cette horloge récupérée étant déphasée par rapport à une horloge de référence de même fréquence d'une quantité fonction du contenu du compteur-décompteur.
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Grâce à cette disposition, et ainsi qu'on le verra plus clairement par la suite, il est possible, pour des signaux à haut débit, de parvenir à un temps d'acquisition acceptable avec une complexité raisonnable.
Dans une forme de réalisation particulière de l'invention, le comparateur de phase est constitué par une bascule rapide dont l'entrée d'horloge reçoit le signal d'entrée et dont l'entrée de données reçoit l'horloge récupérée.
Quant au déphaseur programmable, il est constitué par un multiplexeur digital rapide dont les entrées d'adresses reçoivent les sorties du compteur-décompteur et dont les entrées de données reçoivent l'horloge de référence par l'intermédiaire d'éléments de retard disposés respectivement entre les entrées de données successives, chacun de ces éléments de retard apportant un retard fixe et identique.
Si le multiplexeur comporte 2n positions, il est associé à 2n-l éléments de retard présentant chacun un retard égal à T/2n, T étant la période de l'horloge de référence.
De préférence, ces éléments de retards sont constitués par des lignes à retard réalisées sur circuit imprimé.
Dans une variante de réalisation de l'invention, les entrées de données du multiplexeur et les éléments de retard associés sont partagés en deux groupes distincts recevant respectivement l'horloge de référence et l'horloge de référence préalablement inversée par un circuit inverseur, formant ainsi un signal d'horloge de référence biphasé.
Cette disposition permet de diviser par deux les exigences de tolérance sur les éléments de retard. En effet, l'erreur n'est plus alors cumulée que sur la moitié des éléments de retard.
Il est bien entendu possible de généraliser cette disposition à un signal d'horloge multiphasé. On peut ainsi
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par exemple, à partir d'une horloge de référence de fréquence double, obtenir facilement un signal quadriphasé alimentant respectivement quatre groupes distincts d'entrées d'adresse du multiplexeur, ce qui permet de diviser par quatre les exigences de tolérance sur les éléments de retard associés à ces entrées.
Dans une autre variante de réalisation de l'invention, le signal entrant est appliqué au comparateur de phase par l'intermédiaire d'un circuit OU EXCLUSIF dont les deux entrées reçoivent respectivement le signal entrant direct et le signal entrant retardé.
Il est ainsi possible de réaliser une double détection de front sur le signal d'entrée, c'est-à-dire à la fois sur le front montant et sur le front descendant, ce qui permet de diviser par deux le temps d'acquisition.
Dans une autre variante de réalisation de l'invention, des moyens sont prévus pour bloquer le compteur-décompteur lorsque l'écart de phase entre l'horloge récupérée et le signal d'entrée est inférieur à une valeur prédéterminée.
On évite ainsi une oscillation inutile autour de la phase idéale, en créant une zone neutre qui, lorsqu'elle est atteinte, arrête le processus de correction.
Selon encore une autre variante, le compteur-décompteur a une vitesse de comptage/décomptage variable en fonction de l'écart de phase entre l'horloge récupérée et le signal d'entrée.
Il est ainsi possible de réduire le temps d'acquisition de la phase en comptant plus rapidement, c'est-à-dire de plusieurs pas à la fois, au début de l'acquisition et en revenant ensuite au comptage normal pas à pas.
Selon encore une autre variante, le signal d'entrée est appliqué sur l'entrée d'horloge du compteur-décompteur par l'intermédiaire d'un élément de retard apportant un retard
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égal à environ une demi période de l'horloge de référence, de manière à ce que le déphaseur programmable et le compteur-décompteur puissent entrer en action dans la même période du signal d'entrée, ce qui permet d'améliorer encore les performances.
Selon encore une autre variante, un filtre est interposé entre le comparateur de phase et le compteur-décompteur pour empêcher ce dernier de compter/décompter en présence de bruit de phase aléatoire.
En pratique, le filtre est constitué par un deuxième compteur qui n'autorise le compteur principal à fonctionner que lorsqu'il a enregistré un nombre suffisant de commandes dans le même sens.
Plusieurs formes d'exécution de l'invention sont décrites ci-après à titre d'exemples, en référence aux dessins annexés dans lesquels : - la figure 1 et un schéma synoptique d'un dispositif de récupération d'horloge conforme à l'invention,
- la figure 2 représente un déphaseur programmable, la figure 3 représente la forme des signaux en différents points du circuit de la figure 1, la figure 4 est un schéma illustrant le fonctionnement de l'invention dans une application particulière, la figure 5 illustre une première variante de réalisation de l'invention,
la figure 6 illustre une deuxième variante de réalisation de l'invention, la figure 7 illustre une troisième variante de réalisation de l'invention, la figure 8 illustre une quatrième variante de réalisation de l'invention,
- la figure 2 représente un déphaseur programmable, la figure 3 représente la forme des signaux en différents points du circuit de la figure 1, la figure 4 est un schéma illustrant le fonctionnement de l'invention dans une application particulière, la figure 5 illustre une première variante de réalisation de l'invention,
la figure 6 illustre une deuxième variante de réalisation de l'invention, la figure 7 illustre une troisième variante de réalisation de l'invention, la figure 8 illustre une quatrième variante de réalisation de l'invention,
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la figure 9 illustre une cinquième variante de réalisation de l'invention, la figure 10 illustre une sixième variante de réalisation de l'invention, et la figure 11 illustre une septième variante de réalisation de l'invention.
Le dispositif de récupération d'horloge représenté sur la figure 1 se compose essentiellement d'un comparateur de phase 1, d'un compteur-décompteur 2 et d'un déphaseur programmable 3, disposés en série dans une boucle d'asservissement. Le comparateur de phase 1 compare la phase du signal d'entrée A avec celle de l'horloge récupérée B fournie par le déphaseur programmable 3, le compteur-décompteur 2 progresse d'un pas à chaque fois, dans un sens ou dans l'autre, suivant le résultat de la comparaison effectuée par le comparateur de phase 1, et le déphaseur programmable 3 fournit à sa sortie l'horloge récupérée B à partir d'une horloge de référence C qui lui est appliquée, cette horloge récupérée B étant de même fréquence que l'horloge de référence C et déphasée par rapport à celle-ci d'une quantité fonction du contenu du compteur-décompteur 2.
En pratique, le comparateur de phase 1 est constitué par une bascule D très rapide dont l'entrée d'horloge reçoit le signal d'entrée A et dont l'entrée de données reçoit l'horloge récupérée B.
Le compteur-décompteur 2 est une fonction logique très classique. Son contenu représente (modulo 27T) l'écart de phase entre l'horloge récupérée B et l'horloge de référence C. Si n est le nombre de bits du compteur, l'unité est 2TI/2n. Autrement dit, pour un compteur à 4 bits, il y aura 16 pas.
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Quant au déphaseur programmable 3, il est constitué ici, comme représenté sur la figure 2, par un multiplexeur digital rapide 4, dont les entrées d'adresses EA reçoivent les sorties du compteur-décompteur 2 et dont les entrées de données ED reçoivent l'horloge de référence C. Cette dernière est en fait appliquée sur les différentes entrées ED par l'intermédiaire d'éléments de retard R disposés entre les entrées successives, chacun de ces éléments de retard apportant un retard fixe et identique.
Ainsi, dans le cas d'un multiplexeur à 2n positions, il y aura, comme représenté sur la figure, 2-1 élément de retard, respectivement Ri, R2... R2- 1, présentant chacun un retard égal à T/2ll, T étant la période de l'horloge de référence C. De préférence, ces éléments de retard seront constitués par des lignes à retard réalisées sur circuit imprimé, de façon à présenter un retard stable et reproductible.
Les figures 3 et 4 illustrent le fonctionnement de l'invention dans une application particulière au cas d'un compteur à 4 bits, donc 16 positions sur le multiplexeur.
Le principe de l'invention consiste en fait à comparer la phase relative du signal d'entrée A par rapport à l'horloge récupérée B lors de la transition montante (il serait bien entendu également possible de choisir la transition descendante). On voit ainsi sur la figure 2 que le front montant du signal d'entrée est en retard par rapport au front montant de l'horloge récupérée. La bascule constituant le comparateur de phase 1 va alors passer à 0 et ce 0 sera interprété par le compteur 2 comme un ordre de décomptage afin de réduire le retard programmable procuré par le multiplexeur 4 de la valeur d'un élément de retard, soit Trou T/16 dans l'exemple décrit ici.
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Inversement, si le front montant du signal d'entrée est en avance sur le front montant de l'horloge récupérée, la bascule passe à 1 et ce 1 sera interprété par le compteur comme un ordre de comptage afin d'augmenter le retard de T/16.
La phase de l'horloge récupérée va ainsi progressivement se rapprocher de celle du signal d'entrée et ensuite se stabiliser, ou plus précisément osciller légèrement autour de celle-ci en fonction de la dimension de pas choisie, la précision étant évidemment d'autant plus grande que le nombre de pas sera élevé.
Dans la variante de réalisation représentée sur la figure 5, le signal d'entrée A est appliqué sur le comparateur de phase 1 par l'intermédiaire d'un circuit OU EXCLUSIF 5 dont les deux entrées reçoivent respectivement le signal entrant direct et le signal entrant préalablement retardé grâce à un élément de retard 6. Cette disposition très classique permet ici de mesurer la phase à la fois sur le front montant et sur le front descendant du signal d'entrée, et donc de diminuer par deux le temps d'acquisition.
L'expérimentation pratique a toutefois montré que dans ce cas un problème de démarrage peut se produire si les deux conditions suivantes sont réunies simultanément : phase du signal d'entrée opposée (1800) à celle de l'horloge récupérée et forte dissymétrie du signal reçu (temps de propagation différent pour les fronts montants et descendants).
La solution trouvée consiste à n'utiliser qu'un front pour la mesure de phase pendant les premières transitions.
Pour ne pas accroître le temps d'acquisition, le compteur continue à progresser sur les deux fronts (donc deux fois de suite dans le même sens par décision de la bascule dictant
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la phase). Ceci ne doit avoir lieu que pendant la première partie de la phase de récupération d'horloge afin d'éviter de dégrader la précision et la stabilité de la phase récupérée (à cause des deux comptages successifs de même sens).
En pratique, ceci est obtenu en doublant et en contrôlant le circuit de double détection de front.
Dans la variante de réalisation représentée sur la figure 6, les éléments de retard associés au multiplexeur 4 sont partagés en deux groupes distincts, respectivement R et R'. Les éléments R reçoivent l'horloge de référence C, tandis que les éléments R'reçoivent cette même horloge de référence, mais préalablement inversée au moyen d'un circuit inverseur 7, créant ainsi un signal d'horloge biphasé.
L'utilisation d'un tel signal biphasé permet de diviser par deux les exigences de tolérance sur les éléments de retard, puisque l'erreur éventuelle ne peut plus alors se cumuler que sur la moitié des éléments de retard.
Il est bien entendu possible de généraliser cette disposition à un signal multiphasé, au prix naturellement d'une plus grande complexité. La figure 7 montre par exemple comment il est possible d'obtenir assez facilement un signal quadriphasé au moyen de deux bascules D 8 et 9, en partant d'un signal d'horloge de fréquence double 2f. L'utilisation d'un tel signal quadriphasé permettrait de diviser par quatre les exigences de tolérance sur les éléments de retard R.
Dans la variante de réalisation représentée sur la figure 8, on utilise ce que l'on appelle une zone neutre , afin d'éviter une oscillation inutile de la phase autour de la phase idéale et d'améliorer également la précision.
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En effet, si la phase récupérée est très près de la phase idéale, par exemple 1/10 pas d'avance, il est préférable de la laisser là plutôt que d'effectuer une nouvelle correction qui ne fera que l'éloigner de la phase idéale, soit 9/10 pas de retard dans l'exemple ci-dessus.
Ceci est obtenu en bloquant le compteur-décompteur 2 si l'erreur est inférieure à une valeur prédéterminée, par exemple pas.
En pratique, il suffit d'utiliser deux comparateurs de phase constitués par des bascules D 10 et 11, dont l'une est retardée d'environ 1 pas par un élément de retard 12. Les deux bascules sont reliées à une porte ET 13 dont la sortie inversée est connectée à l'entrée de retenue du compteur-décompteur 2.
Dans une autre variante de réalisation de l'invention, le compteur-décompteur 2 a une vitesse de comptage/décomptage variable en fonction de l'écart de phase entre l'horloge récupérée B et le signal d'entrée A.
En effet, le temps maximum nécessaire à la récupération de la phase est égal à la moitié du nombre de pas du compteur-décompteur 2. En conséquence, si le nombre de pas est élevé, afin d'avoir une bonne précision, le temps d'acquisition peut être assez long.
Il est possible de remédier à ce problème en commençant par une approche rapide et grossière, en progressant de plusieurs pas à la fois, suivie d'une approche précise plus lente. Il faut cependant noter que cette approche se fait au prix d'un accroissement de la complexité du compteur qui doit pouvoir compter en avant et en arrière à des vitesses différentes.
Le choix de la vitesse de comptage/décomptage peut être soit déterminé par un nombre fixe de pas de comptage à vitesse élevée, soit en fonction de l'écart de phase par
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rapport à l'équilibre (double détection de phase similaire à celle utilisée pour la zone neutre). Dans ce dernier cas, il sera fait usage de plusieurs comparateurs élémentaires pour séparer les zones fort retard, faible retard, faible avance et forte avance. Ceci est bien entendu compatible avec l'utilisation d'une zone neutre, comme décrit en regard de la figure 8.
Dans la variante de réalisation représentée sur la figure 9, le signal d'entrée A est appliqué sur l'entrée d'horloge du compteur-décompteur 2 par l'intermédiaire d'un élément de retard 14 apportant un retard égal à environ une demi période du signal d'horloge, ceci afin de régler le problème de l'erreur créée par le retard dans la bouche d'asservissement.
En effet, s'il s'écoule du temps entre le moment où la valeur idéale a été atteinte et le moment où le sens de la correction va s'inverser, une erreur va être créée. Il en sera de même au retour quant la valeur idéale sera atteinte de nouveau en sens inverse. Une oscillation autour de la valeur idéale aura donc lieu avec une amplitude fonction du retard.
Dans la version de base représentée sur la figure 1, quand la phase est comparée à l'instant t, le compteur ne change d'état qu'à l'instant t + 1 et la nouvelle phase est prête pour une comparaison à l'instant t + 2, ce qui entraînera une oscillation de plusieurs pas autour de la valeur d'équilibre.
Les performances sont donc améliorées si le comptage/décomptage et le retard programmable peuvent entrer en action dans la même période du signal d'entrée. L'élément de retard 14 crée ainsi l'horloge intermédiaire nécessaire au compteur pour arriver à ce résultat.
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Dans la variante de réalisation représentée sur la figure 10, on a combiné la double détection de front représentée sur la figure 5 avec l'horloge décalée pour le compteur représentée sur la figure 9. Dans ce cas en effet, il est possible d'utiliser le même retard deux fois. Le signal d'entrée A est donc appliqué sur les deux entrées d'un circuit OU EXCLUSIF 15, d'une part directement et d'autre part par l'intermédiaire d'un élément de retard 16.
L'une des sorties de ce circuit OU EXCLUSIF est appliquée directement sur le comparateur de phase 1, tandis que l'autre sortie, préalablement inversée, est appliquée sur l'entrée d'horloge du compteur-décompteur 2.
Dans la variante de réalisation représentée sur la figure 11, un filtre numérique 17 est interposé entre le comparateur de phase 1 et le compteur-décompteur 2, afin d'empêcher ce dernier de progresser en présence de bruit de phase aléatoire.
Ce filtre 17 doit être inactif pendant la première phase d'acquisition, afin de ne pas pénaliser le temps d'acquisition, et doit ensuite se comporter comme un passe-bas en ne laissant passer que les variations lentes de la phase.
En pratique, on utilise une double détection de phase, c'est-à-dire que le comparateur de phase 1 est constitué de deux bascules D, tandis que le filtre 17 est constitué par un deuxième compteur qui ne laisse compter, ou décompter, le compteur principal 2, qu'en présence d'un nombre suffisant de commandes dans un sens ou dans l'autre.
On obtient ainsi un filtrage du bruit aléatoire, sans empêcher une légère correction de la phase si cela s'avère nécessaire.
Claims (11)
- REVENDICATIONS 1. Dispositif de récupération de l'horloge sur un signal entrant, caractérisé en ce qu'il comprend, disposés en série dans une boucle d'asservissement : - un comparateur de phase (1) comparant la phase du signal d'entrée (A) avec celle de l'horloge récupérée (B), - un compteur-décompteur (2) progressant d'un pas dans un sens ou dans l'autre suivant le résultat de la comparaison effectuée par le comparateur de phase (1), et - un déphaseur programmable (3) fournissant à sa sortie l'horloge récupérée (B), cette horloge récupérée étant déphasée par rapport à une horloge de référence (C) de même fréquence d'une quantité fonction du contenu du compteur-décompteur (2).
- 2. Dispositif selon la revendication 1, caractérisé en ce que le comparateur de phase (1) est constitué par une bascule rapide dont l'entrée d'horloge reçoit le signal d'entrée (A) et dont l'entrée de données reçoit l'horloge récupérée (B).
- 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le déphaseur programmable (3) est constitué par un multiplexeur digital rapide (4) dont les entrées d'adresses (EA) reçoivent les sorties du compteur-décompteur (2) et dont les entrées de données (ED) reçoivent l'horloge de référence (C) par l'intermédiaire d'éléments de retard (R) disposés respectivement entre les entrées de données successives, chacun de ces éléments de retard (R) apportant un retard fixe et identique.
- 4. Dispositif selon la revendication 3, dans lequel le multiplexeur (4) comporte 2n positions, caractérisé en ce qu'il et associé à 2"-1 éléments de retard (R) présentant chacun un retard égal à T/2n, T étant la période de l'horloge de référence (C).<Desc/Clms Page number 13>
- 5. Dispositif selon la revendication 3 ou 4, caractérisé en ce que les éléments de retard (R) sont constitués par des lignes à retard réalisées sur circuit imprimé.
- 6. Dispositif selon l'une quelconque des revendications 3 à 5, caractérisé en ce que les entrées de données (ED) du multiplexeur (4) et les éléments de retard associés sont partagés en deux groupes distincts (R, R') recevant respectivement l'horloge de référence (C) et l'horloge de référence préalablement inversé par un circuit inverseur (7), formant ainsi un signal d'horloge de référence biphasé.
- 7. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le signal entrant (A) est appliqué au comparateur de phase (1) par l'intermédiaire d'un circuit OU EXCLUSIF (5) dont les deux entrées reçoivent respectivement le signal entrant direct (A) et le signal entrant retardé (6).
- 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé en ce que des moyens (10,11, 12,13) sont prévus pour bloquer le compteur-décompteur (2) lorsque l'écart de phase entre l'horloge récupérée (B) et le signal d'entrée (A) est inférieur à une valeur prédéterminée.
- 9. Dispositif selon l'une quelconque des revendications 1 à 8, caractérisé en ce que le compteur-décompteur (2) a une vitesse de comptage/décomptage variable en fonction de l'écart de phase entre l'horloge récupérée (B) et le signal d'entrée (A).
- 10. Dispositif selon l'une quelconque des revendications 1 à 9, caractérisé en ce le signal d'entrée (A) est appliqué sur l'entrée d'horloge du compteur-décompteur (2) par l'intermédiaire d'un élément de retard (14) apportant un retard égal à environ une demi période de l'horloge de référence (C).<Desc/Clms Page number 14>
- 11. Dispositif selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'un filtre (17) est interposé entre le comparateur de phase (1) et le compteur-décompteur (2) pour empêcher ce dernier de compter/décompter en présence de bruit de phase aléatoire.
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| FR0015072A FR2818467A1 (fr) | 2000-11-22 | 2000-11-22 | Dispositif de recuperation de l'horloge sur un signal entrant |
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Publications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1608072A1 (fr) * | 2004-06-17 | 2005-12-21 | Fujitsu Limited | Appareil d'ajustement d'horloge et procédé afférent |
| EP3420637A4 (fr) * | 2016-03-03 | 2019-03-13 | Qualcomm Incorporated | Procédé de conception de boucle à verrouillage de phase robuste |
| US20220085818A1 (en) * | 2019-03-26 | 2022-03-17 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243919A (ja) * | 1985-08-22 | 1987-02-25 | Meidensha Electric Mfg Co Ltd | 多相クロック発生用ｐｌｌ回路 |
| US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
| US5754606A (en) * | 1994-06-13 | 1998-05-19 | Fujitsu Limited | Clock signal regenerating circuit |
| US6052034A (en) * | 1998-06-24 | 2000-04-18 | Industrial Technology Research Institute | Method and apparatus for all digital holdover circuit |
| EP1024625A2 (fr) * | 1999-01-28 | 2000-08-02 | Nec Corporation | Circuit et procédé d'ajustement de cadencement de transmission |
-
2000
- 2000-11-22 FR FR0015072A patent/FR2818467A1/fr not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243919A (ja) * | 1985-08-22 | 1987-02-25 | Meidensha Electric Mfg Co Ltd | 多相クロック発生用ｐｌｌ回路 |
| US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
| US5754606A (en) * | 1994-06-13 | 1998-05-19 | Fujitsu Limited | Clock signal regenerating circuit |
| US6052034A (en) * | 1998-06-24 | 2000-04-18 | Industrial Technology Research Institute | Method and apparatus for all digital holdover circuit |
| EP1024625A2 (fr) * | 1999-01-28 | 2000-08-02 | Nec Corporation | Circuit et procédé d'ajustement de cadencement de transmission |
Non-Patent Citations (2)
| Title |
|---|
| KIM B-S ET AL: "A LOW POWER 100MHZ ALL DIGITAL DELAY-LOCKED LOOP", ISCAS '97. PROCEEDINGS OF THE 1997 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS. CIRCUITS AND SYSTEMS IN THE INFORMATION AGE. HONG KONG, JUNE 9 - 12, 1997, IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, NEW-YORK, NY: IEEE, US, vol. 3, 9 June 1997 (1997-06-09), pages 1820 - 1823, XP000802928, ISBN: 0-7803-3584-8 * |
| PATENT ABSTRACTS OF JAPAN vol. 011, no. 227 (E - 526) 23 July 1987 (1987-07-23) * |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1608072A1 (fr) * | 2004-06-17 | 2005-12-21 | Fujitsu Limited | Appareil d'ajustement d'horloge et procédé afférent |
| EP1768260A1 (fr) * | 2004-06-17 | 2007-03-28 | Fujitsu Limited | Appareil d'ajustement d'horloge et procédé afférent |
| EP1768261A1 (fr) | 2004-06-17 | 2007-03-28 | Fujitsu Limited | Appareil d'ajustement d'horloge et procédé afférent |
| US7535984B2 (en) | 2004-06-17 | 2009-05-19 | Fujitsu Limited | Clock adjustment apparatus and method thereof |
| EP3420637A4 (fr) * | 2016-03-03 | 2019-03-13 | Qualcomm Incorporated | Procédé de conception de boucle à verrouillage de phase robuste |
| US20220085818A1 (en) * | 2019-03-26 | 2022-03-17 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| US11728815B2 (en) * | 2019-03-26 | 2023-08-15 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
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