FR2553542A1 - Circuit integre a semi-conducteurs - Google Patents
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Abstract
L'INVENTION CONCERNE UN CIRCUIT INTEGRE A SEMI-CONDUCTEURS. CE CIRCUIT COMPORTE UNE PREMIERE BORNE A LAQUELLE EST APPLIQUE UN SIGNAL E DE CADENCEMENT DE REFERENCE, UN CIRCUIT DE RETARDEMENT DL DELIVRANT UN SIGNAL E RETARDE PAR RAPPORT A E, ET UNE SECONDE BORNE EXTERNE, ET UN CIRCUIT DE SORTIE OB1, OB2 DELIVRANT UN SIGNAL A CETTE SECONDE BORNE EXTERNE ET QUI EST COMMANDE PAR LE SIGNAL DE CADENCEMENT E DE SORTE QUE LE SIGNAL DE SORTIE OBTENU PRESENTE UN CADENCEMENT EN RETARD PAR RAPPORT AU SIGNAL DE REFERENCE. APPLICATION NOTAMMENT A DES MICRO-ORDINATEURS MONOPUCE.
Description
La présente invention concerne un circuit intégré à semiconducteurs et une
technique qui est efficace lorsqu'elle est appliquée à un microordinateur monopuce par
exemple.
Dans un dispositif tel qu'un micro-ordinateur monopuce, les signaux d'adresses et les signaux de données sont transférés à un bus extérieur en synchronisme avecune cadence d'horloge du système D'autre part l'équipement extérieur tel qu'une mémoire extérieure ou un circuit à haute densité d'in10 tégration d'interface périphérique est agencé de telle sorte qu'il réalise une lecture dans ces signaux d'adresses ou ces signaux de données transférés, lors de la retombée des signaux d'horloge du système C'est pourquoi il faut retarder les signaux d'adresses et les signaux de données envoyés à l'appareil15 lage ou l'équipement extérieur, par rapport aux impulsions d'horloge ou de cadencement du système, pendant un intervalle de temps nécessaire pour que l'équipement extérieur conserve
les signaux d'adresses et les signaux de données.
Mais, dans un micro-ordinateur classique ou 20 analogue, le retard par rapport au cadencement système des signaux d'adresses ou des signaux de données est déterminé par un retard fourni par un circuit-tampon de sortie ou analogue.
Les auteurs à la base de la présente invention on découvert que, dans ce cas, le temps de retard varie dans le cas o il
apparaît des variations des éléments du circuit-tampon de sortie, dûs à des variations ou des écarts intervenus lors du procédé de fabrication des éléments, ou à des variations de la température, si bien que le maintien des signaux d'adresses et des signaux de données dans l'équipement extérieur peut être extrê30 mement instable.
C'est pourquoi un but de la présente invention consiste à fournir un circuit intégré à semiconducteurs, qui possède une fonction de sortie apte à régler de façon fiable une durée de maintien lors du transfert de signaux présents 35 dans un bus interne à un bus extérieur en synchronisme avec un
signal de cadencement.
Ce but ainsi que d'autres objectifs et caractéristiques de la présente invention ressortiront à l'évidence de la description qui va suivre, prise en référence aux des5 sins annexés.
On indique ci-après les grandes lignes d'un exemple typique de l'invention, décrite de façon plus détaillée ci-après Un signal de cadencement, dont la phase est retardée par rapport à un autre signal de cadencement, est produit et un 10 signal présent dans un bus interne est transféré à un bus externe en synchronisme avec le signal de cadencement retardé du point de vue de la phase Cet agencement rend possible de fixer un temps de maintien nécessaire pour que l'élément extérieur
effectue l'enregistrement du signal.
De façon plus précise le circuit intégré à semiconducteurs conforme à l'invention est caractérisé en ce qu'il comporte une première borne extérieure à laquelle un signal de cadencement de référence est appliqué, un circuit de retardement délivrant un signal de cadencement retardé par rap20 port audit signal de cadencement de référence, une seconde borne extérieure, une ligne formant bus interne et un circuit de sortie délivrant un signal devant être appliqué à ladite seconde borne extérieure lors de la réception dudit signal de
sortie dans ladite ligne formant bus, ledit circuit de sortie 25 étant commandé par ledit signal de cadencement délivré par ledit circuit de retardement de telle sorte que le signal de sortie est modifié de manière à présenter un cadencement retardé par rapport à celui dudit signal de cadencement de référence.
D'autres caractéristiques et avantages de la 30 présente invention ressortiront de la description donnée ciaprès prise en référence aux dessins annexés, sur lesquels:
la figure 1 est un schéma-bloc d'une forme de réalisation dans laquelle la présente invention est appliquée à un micro-ordinateur; la figure-2 est le schéma d'une forme de réalisation du circuit délivrant les signaux d'adresses et les signaux de données; la figure 3 est un schéma spécifique du circuit du bloc DL de la figure 2; et la figure 4 est un chronogramme de cadencement jouxtant le fonctionnement du circuit de la forme de
réalisation de l'invention.
Ci-après on va décrire la forme de réalisation préférée de l'invention.
La figure 1 est un schéma-bloc d'une forme de réalisation de la présente invention, appliquée à un microordinateur monopuce Sur la figure, l'ensemble des blocs de circuits entourés par la ligne formée de tirets sont réalisés sur un substrat semiconducteur unique, tel qu'un substrat en silicium, à l'aide de techniques connues jusqu'alors de fabrication de circuits intégrés à semiconducteurs Chacun de ces blocs de circuits est constitué par un circuit MOS, bien qu'il
ne faille y voir aucune limitation particulière.
La référence 1 désigne un micro-ordinateur 20 CPU Les blocs constitutifs principaux de ce microprocesseur sont typiques d'un tel Itcicroprocesseur CPU En d'autres termes le microprocesseur est constitué par un accumulateur A, un registre d'index X, un registre de codes d'état CC, un pointeur de pile SP, des compteurs de programmes PCH et PCL, une 25 unité arithmétique et logique ALU, un contrôleur CPU COMPT du microprocesseur CPU, etc Le contrôleur CPU COMPT du microprocesseur reçoit un signal extérieur, tel qu'un signal d'interruption non-masquable ou non-invalide NM 1 et délivre un signal E de cadence ou d'horloge du système à un équipement 30 extérieur (non représenté sur la figure) La constitution et le fonctionnement de chaque bloc constituant le microprocesseur sont bien connus et ne seront par conséquent pas décrits ici
de façon détaillée.
Les références 2 à 5 désignent les accès 35 d'entrée et de sortie Parmi ces accès, les accès 2 à 4 sont des accès d'entrée/sortie, bien qu'ils n'y soient pas particulièrement limités Les fonctionnements de ces accès
d'entrée/sortie 2-4 sont commandés par des données de commande qui sont préréglées dans les registres de direction de don5 nées RA-RC.
La référence 6 désigne un circuit amplificateur constitué par un circuit oscillant Une résistance de polarisation R est insérée entre l'entrée et la sortie du circuit oscillateur Un ensemble extérieur, qui est constitue par une 10 unité à cristal de quartz Xtal et par des condensateurs C 1 et
C, est raccordé entre les bornes d'entrée et de sortie du circuit amplificateur 6 de manière à produire des oscillations.
Un signal de sortie d'oscillation de ce circuit est introduit dans un circuit diviseur de fréquence 7, qui forme différents 15 signaux d'horloge ou de cadencement du système nécessaires pour
le fonctionnement du microprocesseur CPU.
La référence 9 désigne une mémoire RAM (mémoireà accès direct ou aléatoire) qui est utilisée essentiellement en tant que circuit de mémoire pour des données temporai20 res La référence 10 désigne une mémoire ROM (mémoire morte), dans laquelle des programmes permettant de traiter différentes
données sont enregistrés.
La référence 5 désigne un tampon d'adresses, qui transfère des signaux d'adresses à l'équipement extérieur. 25 L'ensemble du bloc de circuit décrit cidessus est raccordé par une ligne bus BUS constituée par une ligne bus de transmission d'adresses et par une ligne bus de
transmission de données.
Le signal de cadencement E est le signal 30 de sortie d'horloge du système qui est envoyé à l'équipement extérieur et est utilisé par ce dernier en tant que signal de
cadencement de maintien pour des signaux de données ou des signaux d'adresses transférés à partir du micro-ordinateur.
Bien qu'il n'y ait là aucune limitation particulière, ce si35 gnal de cadencement E est formé par division par quatre de la fréquence d'un signal d'oscillation original e (figure 4 A) produit par le circuit oscillateur OSC, comme représenté sur la figure 4 B. La figure 2 représente un circuit unitaire 5 constituant un tampon d'adresses ADB, un circuit d'accès unitaire et un circuit de conversion de cadencement de la présente
forme de réalisation.
Dans la présente forme de réalisation, les signaux d'adresses et les signaux de données devant être trans10 férés au bus externe (non représenté) sont produits par le circuit de conversion de cadencement de la figure 2, en synchronisme avec le signal de cadencement E' possédant une phase qui
est retardée par rapport aux signaux d'horloge ou de cadencement du système.
Le circuit de conversion de cadencement est constitué par une porte OU G 1 et par un circuit de retardement ou ligne à retard DL Le signal d'horloge E du système est transformé en le signal de cadencement E' dont la phase est retardée par le circuit de retardement DL Bien qu'il ne faille 20 y voir aucune limitation particulière, le circuit de retardement DL possède une constitution telle que son retard est déterminé par un signal impulsionnel de référence Le circuit de retardement DL peut être formé, par exemple comme représenté sur la figure 3, par un circuit à bascule bistable constitué par des circuits NON-OU NR 1 et NR 2, par des circuits ET AN 1 et AN 2, et par un circuit de porte ou circuit de transfert constitué par un inverseur IV 5 Le signal de cadencement E et un
signal ç, dont le niveau est inverse de celui du signal original d'oscillation 0, sont introduits dans le circuit de trans30 fert.
Comme représenté sur la figure 4 B, le niveau du signal de cadencement E varie en synchronisme avec la montée du signal original d'oscillation e Conformément à un circuit
représenté sur la figure 3, le niveau du signal de cadencement 35 E' (figure 4 C) délivré par le circuit NON-ET NR 1 varie en syn-
chronisme avec la chute ou retombée du signal original d'oscillation 0, c'est-à-dire avec la montée du signal O En d'autres termes le cadencement de la modification du signal de cadencement E' est retardé de la moitié de la période du signal origi5 nal d'oscillation 0, par rapport au signal de cadencement E. Le circuit unitaire constituant le tampon d'adresses ADB est formé par un inverseur IV 1, par un inverseur IV 2 commandé de façon cadencée et par un tampon de sortie OB 1, comme représenté sur la figure 2, bien que l'on ne
soit pas limité de façon particulière à une telle constitution.
L'inverseur IV 2 commandé de façon cadencée est actionné lorsque le signal d'horloge, qui lui est appliqué, augmente en passant au niveau haut, de manière à former un signal de sortie possédant un niveau correspondant au signal d'entrée L'inver15 seur IV 2 commandé de façon cadencée devient inopérant lorsque le signal d'horloge tombe au niveau bas Dans cette réalisation, un signal d'adresses ai présent dans la ligne formant bus interne de transmission d'adresses est envoyé à l'inverseur IV 1 Un signal de sortie délivré par l'inverseur IV 1 est 20 envoyé à l'entrée de l'inverseur IV 2 commandé de façon cadencée, bien qu'il ne faille y voir là aucune limitation particulière Un signal de sortie de l'inverseur IV 2 commandé de façon cadencée est transféré depuis une borne extérieure Ai à
la ligne formant bus externe (non représentée) par l'intermé25 diaire du tampon de sortie OB 1.
Le circuit unitaire constituant l'orifice d'entrée/sortie est formé par un inverseur IV 3, par un inverseur IV 4 commandé de façon cadencéeet par un tampon de sortie OB 2 par exemple Le tampon de sortie OB 2 est constitué par un 30 circuit trois-états, et son fonctionnement est commandé par un signal de validation de sortie OE Lorsque le signal de validation de sortie OE est au niveau bas, par exemple, la sortie du tampon de sortie OB 2 est soit à l'état flottant, soit à un niveau d'impédance élevée Le circuit unitaire cons35 tituant l'orifice d'entrée/sortie comprend un circuit d'entrée
2553542.
servant à recevoir les signaux envoyés à une borne externe Di, ainsi que le circuit de sortie représenté sur la figure, mais ce circuit d'entrée n'est pas représenté sur la figure étant donné qu'il est peu important pour l'objet de la présente invention. Un s gnal de donnée Di présent dans la ligne formant bus interne de transmission de données est envoyé à l'inverseur IV 3 Bien qu'il ne faille y voir aucune limitation particulière, un sagnal de sortie de l'inverseur IV 3 est 10 envoyé à l'entrée de l'inverseur IV 4 commandé de façon cadencée Un signal de sortie de l'inverseur IV 4 commandé de façon cadencée est transféré la ligne externe formant bus de transmission de données (non représentée) en provenance de la borne
extérieure Di par l'intermédiaire du tampon de sortie OB.
Dans cette forme de réalisation, le signal de cadencement E' est envoyé à la borne de cadencement de l'inverseur IV 2 commandé de façon cadencée, et le signal de sortie provenant de la porte C 4 Gl,qui reçoit le signal de cadencement E' et l'impulsion d'hor'oge de système E, est envoyé à une bor20 ne de cadence d'horloge de l'inverseur IV 4 commandé de façon cadencée Conformément cet agencement, le signal ai présent dans la ligne formant I S interne est envoyé au tampon de sortie OB 1 en synchronisme avec le signal de cadencement E' dontla phase est retardée -Linverseur IV 4 commandé de façon caden25 cée envoie le signal di présent dans le bus interne au tampon de sortie OB 2 en synch-onisme avec les signaux de cadencement
E et E', et verrouille lgalement le signal.
On va maintenant décrire le fonctionnement du circuit de cette forme de réalisation en référence au 30 chronogramme de cadenciment de la figure 4.
Le t ignal E d'horloge ou de cadencement du système est formé par division par quatre d'un signal O à fréquence de référence égale à environ 4 M Hz, bien que ceci ne soit pas particulièrement limitatif, de sorte que le signal E 35 d'horloge ou de cadencsment du système possède une fréquence
d'environ 1 M Hz.
Comme cela a été décrit ci-dessus, le signal de retard E' devient un signal dont la phase est retardée de 1/2 par rapport à celle du signal à fréquence de référence, par le circuit de retardement, moyennant l'utilisation du signal à fréquence de référence e. Bien que ceci ne soit pas particulièrement limitatif, le signal d'adresse ai est transféré dans le bus interne en synchronisme avec le bord retombant de l'impulsion 10 ou du signal d'horloge E du système, comme représenté sur la figure 4 D D'autre part, le signal de données di est transféré au bus interne en synchronisme-avec le bord montant du signal d'horloge E du système, comme représenté sur la figure 4 F Le bus interne de transmission de données possède une impédance 15 élevée pendant la période au cours de laquelle le signal E d'horloge du système est au niveau bas Le signal d'adresses ai et le signal de données di, qui sont par conséquent transférés auxbus internes, sont envoyés aux entrées des inverseurs IV 2 et IV 4 commandés de façon cadencée par l'intermédiaire des inverseurs IV 1 et IV 3 respectivement L'inverseur IV 2 commandé de façon cadencée est opérationnel pendant la période au cours de laquelle le signal de cadencement E' retardé est au niveau haut, de telle sorte que le signal d'adresses présent dans le bus interne est envoyé au tampon de sortie OB 1, avec 25 le retard indiqué plus haut L'inverseur IV 2 commandé de façon cadencée est inopérant pendant la période au cours de laquelle le signal de cadencement E' est au niveau bas, de sorte que, pendant cet intervalle de temps, l'inverseur IV 2 commandé de façon cadencée n'accepte aucun signal d'entrée qui lui est 30 envoyé Simultanément l'inverseur IV 2 réalise une opération de verrouillage de sorte que sa sortie des signaux se situe au
niveau du signal précédent.
Le cadencement du fonctionnement de l'inverseur IV 4 commandé de façon cadencéediffère de celui de l'inverseur IV 2 commandé de façon cadencée Si l'inverseur IV 4 commandé de façon cadencée est actionné uniquement par le signal E' délivré par le circuit de retardement DL, le signal de données délivré par l'inverseur IV 4 commandé de façon cadencée n'est pas modifié même si le signal de cadencement E est au niveau haut, à moins que le signal de cadencement E' soit également au niveau haut Dans ce cas, la période effective du signal de données envoyé à l'équipement extérieur tel qu'une mémoire externe (non représentée) lorsque le signal de cadencement E estau niveau haut, est raccourcie dela durée d'un re10 tard qui est déterminé par le circuit de retardement DL Si la période effective du signal de données envoyé à la borne extérieure Di est ainsi réduite, il pourrait arriver que l'accès du signal de données à l'équipement extérieur ne soit pas suffisant C'est pourquoi cette forme de réalisation règle le ca15 dencement du signal de cadencement envoyé à l'inverseur IV 4 commandé de façon cadencée, de manière à empêcher toute réduction de la période effective du signal de données Le circuit OU G 1 est prévu à cet effet L'inverseur IV 4 commandé de façon cadencée est actif pendant la période au cours de laquelle le 20 signal E d'horloge du système ou le signal de cadencement E' est au niveau haut, et renvoie le signal présent dans le bus interne au tampon de sortie OB 2 Dans ce cas également l'inverseur IV 4 commandé de façon cadencée ne reçoit aucun signal d'entrée pendant la période au cours de laquelle le signal de 25 cadencement E' et le signal E d'horloge du système sont au niveau bas, et ce de la même manière que cela a été décrit précédemment L'inverseur IV 4 commandé de façon cadencée maintient le signal précédent sur sa sortie, de la même manière
que cela a été indiqué ci-dessus.
Par conséquent le signal d'adresses Ai et le signal de données Di délivrés par l'intermédiaire des tampons de sortie OB 1 et OB 2 sont transférés de façon précise avec un retard tel que décrit ci-dessus, même lors de la retombée du signal E d'horloge du système Par conséquent l'é35 quiment extérieur (non représenté) reçoit le signal d'adresses Ai et le signal de données Di, qui lui sont transférés, avec le retard par rapport au signal E d'horloge du système, en synchronisme avec le bord retombant de ce signal E Etant donné que le retard est réglé dans ce cas, un temps de maintien 5 Tah peut être garanti au moins pour le retard de phase (même si
le retard du signal sur le trajet de sortie est supposé nul).
C'est pourquoi l'équipement de sortie peut recevoir de façon
fiable les signaux.
La présente invention fournit les effets 10 indiqués ci-après: ( 1) Un signal d'adresses ou un signal de données peut être transféré à un bus externe en synchronisme avec un signal de cadencement dont la phase a été retardée par rapport à celle d'un signal d'horloge du système, de sorte qu'il est possible de régler un temps de maintien Par conséquent, même s'il existe une variation quelconque dans les éléments des circuits ou une modification de la température, leurs effets peuvent être compensés et le signal peut être reçu de façon fiable par
l'équipement extérieur.
( 2) Etant donné qu'un signal possédant une phase, qui est retardée par rapport à un signal d'horloge du système, est formé sur la base d'un signal à fréquence de référence, le signal retardé peut être formé sans être affecté de façon nuisible par les variations des éléments, etc. ( 3) L'effet décrit à la rubrique ( 2) entraîne un autre effet consistant en ce que la durée ou le temps de maintien peut être stabilisé ( 4) Un signal retardé peut être fourni par un circuit extrêmement simple étant donné que la phase du signal retardé n'a besoin que d'être retardée par rapport au signal d'horloge du système. Bien que l'invention ait été décrite cidessus en référence à une forme de réalisation préférée, il faut comprendre qu'elle n'y est pas spécifiquement limitée et 35 que différentes variantes et modifications peuvent y être apportées sans sortir du cadre de l'invention Par exemple le signal de cadencement E' dont la phase est retardée par rapport au signal E d'horloge du système, peut être formée au moyen d'un circuit de retardement ou d'une ligne à retard utilisant un inverseur ou iaalogue Les tampons de sortie peuvent être commandés au moyen de l'utilisation du signal de retardement E' à la place du signal de commande OE Il apparaît également à l'évidence que, même si le signal E d'horloge du système n'est pas transfér, le signal de cadencement pour le transfert du signal d'adresses à l'équipement extérieur peut remplacer le signal E d 1 horloge du système On peut naturelleAlient utiliser différentes configurations de systèmes pour le micro-ordinateur. Bien que la présente invention ait été dé15 crite essentiellement en référence à un micro-ordinateur monopuce, qui est le domaine technique utilisé en tant que base pour la présente invention, cette dernière peut être également appliquée dans une large mesure a n'importe quel dispositif à circuits intégrés à semiconducteurs, qui transfèrent un signal 20 présent dans un bus interne à un équipement extérieur en synchronisme avec un signai d'horloge, comme par exemple un dispositif intégré numéric: le à semiconducteurs du type formé par
un microprocesseur.
Claims (4)
1 Circuit intégré à semiconducteurs, caractérisé en ce qu'il comporte une première borne extérieure à laquelle un signal (E) de cadencement de référence est envoyé, 5 un circuit de retardement (DL) délivrant un signal de cadencement (E') retardé par rapport au signal (E) de cadencement de référence, une seconde borne extérieure, une ligne formant bus interne (BUS), et un circuit de sortie (OB 1, OB 2) délivrant un signal devant être appliqué à ladite seconde borne extérieure 10 lors de la réception dudit signal de sortie présent dans la ligne formant bus (BUS), ledit circuit de sortie (OB 1, O B 2),tant commandé par ledit signal de cadencement (E') délivré ?ar ledit circuit de retardement (DL), de telle sorte que
ledit signal de sortie est modifié en étant amené à un cadence15 ment retardé par rapport à celui dudit signal (E) de cadencement de référence.
2 Circuit intégré à semiconducteurs selon la revendication 1, caractérisé en ce qu'il comporte en outre un circuit diviseur de fréquence, qui forme ledit signal (E) 20 de cadencement de référence par division de la fréquence d'un signal à fréquence de référence (f), et que ledit circuit de retardement (DL) est constitué par un circuit de retardement numérique dont le retard est déterminé par ledit signal à
fréquence de référence (S).
3 Circuit intégré à semiconducteurs selon la revendication 1, caractérisé en ce qu'il comporte en outre un microprocesseur ( 1, CPU) et que ledit signal (E) de cadencement de référence est constitué par un signal d'horloge du
système délivré par ledit microprocesseur ( 1, CPU).
4 Circuit intégré à semiconducteurs selon la revendication 3, caractérisé en ce que ledit circuit de sortie (OB 1, OB 2) est constitué parun circuit (OB 1) de sortie de signaux d'adresses, dont le fonctionnement est commandé par ledit signal de cadencement (E') délivré par ledit cir35 cuit de retardement (DL), et par un circuit (OB 2) de sortie
des signaux de données, dont le fonctionnement est commandé par la somme logique dudit signal (E) de cadencement de référence et dudit signal de cadencement (E') délivré par ledit circuit de retardement (DL).
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