CN106961260A - 低功耗可调频率、可调占空比的时钟产生电路 - Google Patents

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CN106961260A CN201710092010.6A CN201710092010A CN106961260A CN 106961260 A CN106961260 A CN 106961260A CN 201710092010 A CN201710092010 A CN 201710092010A CN 106961260 A CN106961260 A CN 106961260A
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Abstract

本发明涉及一种低功耗可调频率、可调占空比的时钟产生电路，其特征在于，包括：数模转换电路、电荷泵电路、比较器电路、反馈信号产生电路和缓冲级电路，所述数模转换电路接收数字控制信号并电连接所述电荷泵电路，所述电荷泵电路电连接所述比较器电路，所述比较器电路分别电连接所述反馈信号产生电路及所述缓冲级电路且所述缓冲级电路输出时钟信号CLK；本发明能够获得稳定、精确的可调频率、可调占空比的时钟信号输出。此外，本发明电荷泵电路结构简单，电路性能受工艺、温度、电压变化影响小，时钟信号输出路径极其简单，具有低抖动的特性。

Description

低功耗可调频率、可调占空比的时钟产生电路
技术领域
本发明属于集成电路设计技术领域，具体涉及一种低功耗可调频率、可调占空比的时钟产生电路。
背景技术
不断发展的便携式电子产品市场促进了学术界对高性能、低功耗、低电压电子系统的研究。对于广泛应用的音频便携式电子产品而言，SOC片上混合信号系统是一种高性能低成本的解决方案。在SOC系统上如何实现低功耗、低电压的设计已经成为重要的研究课题。
针对这种趋势，连续时间的音频sigma-delta ADC通过采用过采样、噪声整形以及数字滤波技术，降低了对模拟电路的设计要求，实现了其他类型ADC无法达到的高精度和低功耗。然而，随着sigma-delta ADC转换位数的增加以及低功耗要求的提高，时钟产生电路的振荡频率准确性、抖动特性以及占空比等性能对ADC的静态性能和动态性能影响越来越关键。
对于传统的ADC，其时钟信号是由外部晶振产生，外部晶振的振荡信号输入芯片内部，通过芯片内部时钟恢复和整形电路产生ADC所需时钟信号。这种方式总体功耗大、结构复杂、不利于整体系统小型化。此外，对于系统的时钟频率和占空比需要可调节的应用，传统晶振的电路改动较为困难。
因此，设计实现一种具有频率、占空比可调节功能的性能优良的时钟产生电路具有很大的应用前景。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种低功耗可调频率、可调占空比的时钟产生电路。
本发明的一个实施例提供了一种低功耗可调频率、可调占空比的时钟产生电路，包括：数模转换电路、电荷泵电路、比较器电路、反馈信号产生电路和缓冲级电路，所述数模转换电路接收数字控制信号并电连接所述电荷泵电路，所述电荷泵电路电连接所述比较器电路，所述比较器电路分别电连接所述反馈信号产生电路及所述缓冲级电路且所述缓冲级电路输出时钟信号CLK；其中，
所述数模转换电路包括：第一数模转换电路10、第二数模转换电路20；
所述电荷泵电路包括：第一晶体管M1、第二晶体管M2、电容C1；
所述第一数模转换电路10、所述第一晶体管M1、所述第二晶体管M2及所述第二数模转换电路12依次串接于电源端VDD与接地端GND之间；所述电容C1串接于所述第一晶体管M1和所述第二晶体管M2串接形成的节点A与所述接地端GND之间，所述节点A作为所述电荷泵电路的输出端并电连接所述比较器电路的输入端。
在本发明的一个实施例中，所述比较器电路包括比较器COMP和反相器I1；所述比较器COMP的负输入端电连接至所述节点A处且其正输入端电连接至所述反馈信号产生电路的输出端；所述反相器I1的输入端电连接至所述比较器COMP的输出端且所述反相器I1输出端分别电连接至所述第一晶体管M1和所述第二晶体管M2的控制端及所述缓冲级电路的输入端。
在本发明的一个实施例中，所述反馈信号产生电路包括第三晶体管M3、第四晶体管M4；所述第三晶体管M3与所述第四晶体管M4依次串接于第一基准带隙电源端V2与所述第二基准带隙电源端V3之间且所述第三晶体管M3与所述第四晶体管M4串接形成的节点作为所述反馈信号产生电路的输出端并电连接至所述比较器电路的正输入端；所述第三晶体管M3的控制端与所述第四晶体管M4的控制端均电连接至所述第一反相器I1的输出端。
在本发明的一个实施例中，所述缓冲级电路包括第二反相器I2和第三反相器I3；所述第二反相器I2的输入端电连接至所述第一反相器I1的输出端；所述第三反相器I3的输入端电连接所述第二反相器I2的输出端，所述第三反相器I3的输出端输出所述时钟信号CLK。
在本发明的一个实施例中，所述比较器COMP包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13；其中，
所述第十晶体管M10和所述第十一晶体管M11依次串接于所述电源端VDD和接地端GND之间，所述第十晶体管M10的控制端电连接至所述第十晶体管M10和所述第十一晶体管M11串接形成的节点B；所述第十一晶体管M11的控制端电连接所述第十晶体管M10和所述第十一晶体管M11串接形成的节点C；
所述第五晶体管M5、所述第七晶体管M7和所述第九晶体管M9依次串接于所述电源端VDD和接地端GND之间，所述第五晶体管M5的控制端电连接所述第五晶体管M5和所述第七晶体管M7串接形成的节点D；所述第七晶体管M7的控制端电连接所述比较器COMP的负输入端Vin-；所述第九晶体管M9的控制端电连接所述第十一晶体管M11的控制端；
所述第六晶体管M6和所述第八晶体管M8依次串接于所述电源端VDD与所述第七晶体管M7和所述第九晶体管M9串接形成的节点E之间，所述第八晶体管M8的控制端电连接所述比较器COMP的正输入端Vin+，所述第六晶体管M6的控制端电连接所述第五晶体管M5的控制端；
所述第十二晶体管M12和所述第十三晶体管M13依次串接于所述电源端VDD和接地端GND之间，所述第十二晶体管M12的控制端电连接所述第六晶体管M6和所述第八晶体管M8串接形成的节点G，所述第十三晶体管M13的控制端电连接所述第九晶体管M9的控制端，所述第十二晶体管M12和所述第十三晶体管M13串接形成的节点H作为所述比较器COMP的输出端。
在本发明的一个实施例中，第一数模转换电路10为P-type型电流舵DAC，所述第二数模转换电路20为N-type型电流舵DAC。
在本发明的一个实施例中，所述第一数模转换电路10和第二数模转换电路20包括基准电流源以调节时钟频率。
在本发明的一个实施例中，所述第一晶体管M1为PMOS晶体管，所述第二晶体管M2为NMOS晶体管。
在本发明的一个实施例中，所述第三晶体管M3为PMOS晶体管，所述第四晶体管M4为NMOS晶体管。
在本发明的另一个实施例提供了一种音频ADC，其特征在于，所述音频ADC包括如上任一实施例所述低功耗可调频率、可调占空比的时钟产生电路。
通过上述实施方式，本发明采用的数模转换电流中的基准电流源与电源电压和温度的关联性较小，通过调节基准电流源的电流，能够获得较为精准的时钟频率输出。数模转换器接收数字控制信号，调节电荷泵电路充放电电流的大小，实现时钟信号的占空比调整功能。数模转换电路采用电流舵DAC驱动能力强，速度快，可以获得很高的输出电流精度。因此，本发明能够获得稳定的可调频率、可调占空比的时钟信号输出。此外，本发明电荷泵时钟信号输出路径极其简单，具有低抖动的特性。
附图说明
图1为本发明实施例提供的一种低功耗可调频率、可调占空比的时钟产生电路的结构框图；
图2为本发明实施例提供的一种低功耗可调频率、可调占空比的时钟产生电路的结构示意图；
图3为本发明实施例提供的一种P-type型电流舵DAC的电路结构示意图；
图4是本发明实施例提供的一种N-type型电流舵DAC的电路结构示意图；
图5是本发明实施例提供的一种比较器的电路结构示意图；
图6是本发明实施例提供的一种50％占空比的仿真波形图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请结合参考图1、图2，图1为本发明实施例提供的一种低功耗可调频率、可调占空比的时钟产生电路的结构框图；图2为本发明实施例提供的一种低功耗可调频率、可调占空比的时钟产生电路的结构示意图；该低功耗可调频率、可调占空比的时钟产生电路包括：数模转换电路、电荷泵电路、比较器电路、反馈信号产生电路和缓冲级电路，所述数模转换电路接收数字控制信号并电连接所述电荷泵电路，所述电荷泵电路电连接所述比较器电路，所述比较器电路分别电连接所述反馈信号产生电路及所述缓冲级电路且所述缓冲级电路输出时钟信号CLK；其中，
所述数模转换电路包括：第一数模转换电路10、第二数模转换电路20；
所述电荷泵电路包括：第一晶体管M1、第二晶体管M2、电容C1；
所述第一数模转换电路10、所述第一晶体管M1、所述第二晶体管M2及所述第二数模转换电路12依次串接于电源端VDD与接地端GND之间；所述电容C1串接于所述第一晶体管M1和所述第二晶体管M2串接形成的节点A与所述接地端GND之间，所述节点A作为所述电荷泵电路的输出端并电连接所述比较器电路的输入端。
其中，所述比较器电路包括比较器COMP和反相器I1；所述比较器COMP的负输入端电连接至所述节点A处且其正输入端电连接至所述反馈信号产生电路的输出端；所述反相器I1的输入端电连接至所述比较器COMP的输出端且所述反相器I1输出端分别电连接至所述第一晶体管M1和所述第二晶体管M2的控制端及所述缓冲级电路的输入端。
另外，所述反馈信号产生电路包括第三晶体管M3、第四晶体管M4；所述第三晶体管M3与所述第四晶体管M4依次串接于第一基准带隙电源端V2与所述第二基准带隙电源端V3之间且所述第三晶体管M3与所述第四晶体管M4串接形成的节点作为所述反馈信号产生电路的输出端并电连接至所述比较器电路的正输入端；所述第三晶体管M3的控制端与所述第四晶体管M4的控制端均电连接至所述第一反相器I1的输出端。
再者，所述缓冲级电路包括第二反相器I2和第三反相器I3；所述第二反相器I2的输入端电连接至所述第一反相器I1的输出端；所述第三反相器I3的输入端电连接所述第二反相器I2的输出端，所述第三反相器I3的输出端输出所述时钟信号CLK。
具体地，所述比较器COMP包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13；其中，
所述第十晶体管M10和所述第十一晶体管M11依次串接于所述电源端VDD和接地端GND之间，所述第十晶体管M10的控制端电连接至所述第十晶体管M10和所述第十一晶体管M11串接形成的节点B；所述第十一晶体管M11的控制端电连接所述第十晶体管M10和所述第十一晶体管M11串接形成的节点C；
所述第五晶体管M5、所述第七晶体管M7和所述第九晶体管M9依次串接于所述电源端VDD和接地端GND之间，所述第五晶体管M5的控制端电连接所述第五晶体管M5和所述第七晶体管M7串接形成的节点D；所述第七晶体管M7的控制端电连接所述比较器COMP的负输入端Vin-；所述第九晶体管M9的控制端电连接所述第十一晶体管M11的控制端；
所述第六晶体管M6和所述第八晶体管M8依次串接于所述电源端VDD与所述第七晶体管M7和所述第九晶体管M9串接形成的节点E之间，所述第八晶体管M8的控制端电连接所述比较器COMP的正输入端Vin+，所述第六晶体管M6的控制端电连接所述第五晶体管M5的控制端；
所述第十二晶体管M12和所述第十三晶体管M13依次串接于所述电源端VDD和接地端GND之间，所述第十二晶体管M12的控制端电连接所述第六晶体管M6和所述第八晶体管M8串接形成的节点G，所述第十三晶体管M13的控制端电连接所述第九晶体管M9的控制端，所述第十二晶体管M12和所述第十三晶体管M13串接形成的节点H作为所述比较器COMP的输出端。
具体地，第一数模转换电路10为P-type型电流舵DAC，所述第二数模转换电路20为N-type型电流舵DAC。
其中，所述第一数模转换电路10和第二数模转换电路20包括基准电流源以调节时钟频率。
优选地，所述第一晶体管M1为PMOS晶体管，所述第二晶体管M2为NMOS晶体管。
优选地，所述第三晶体管M3为PMOS晶体管，所述第四晶体管M4为NMOS晶体管。
实施例二
本实施例在上述实施例的基础上，重点对其工作原理及连接关系进行进一步说明。
请再次参见图1，所述数模转换器10采用二进制权重电流源引导型DAC(电流舵DAC)。其接收外部数字控制信号(二进制编码)，此数字控制信号用来调节P-type型电流舵DAC的电流iDACΣP和N-type型电流舵DAC的电流iDACΣN的大小，从而调节电荷泵充、放电电流的大小，实现时钟产生电路的占空比调整功能。该数字控制信号即为占空比设定值。所述数模转换器中的电流舵DAC切换速度快，驱动能力强，可以获得很高的输出电流精度。
所述电流源产生电路接收外部频率控制信号，通过可调电阻调整电流源的电流，通过调整电流舵数模转换器的单位电流源的大小，实现振荡频率可调整的功能。基准电流源与电源电压和温度的关联性较小，能够获得精准的时钟频率输出。电流源在实际电路中由上述P-type型电流舵DAC和N-type型电流舵DAC实现。
请再次参见图2，第一反相器I1输出端的信号Vc为充放电控制信号。所述电荷泵电路根据控制信号Vc决定电容C1的充电和放电状态。如果Vc为低电平，那么第一晶体管M1导通，第二晶体管M2断开，P-type型电流舵DAC对电容C1充电；相反，如果Vc为高电平，第一晶体管M1断开，第二晶体管M2闭合，电容C1通过N-type型电流舵DAC放电。其中，iDACΣP和iDACΣN分别为上拉电流和下拉电流。
所述比较器电路中所述电容C1的端电压为锯齿波电压V1，所述比较器COMP的负输入端接收输出的锯齿波电压V1。
所述比较器COMP与第一反相器I1、第三晶体管M3、第四晶体管M4、产生电压V2、V3的带隙基准模块构成反馈环路；其中，第三晶体管M3和第四晶体管M4控制端的输出信号Vfb为反馈参考电压。反馈参考电压Vfb为高电平为V2、低电平为V3的限幅方波。所述比较器COMP的正输入端接收反馈参考电压Vfb。
请参见图3，图3为本发明实施例提供的一种P-type型电流舵DAC的电路结构示意图；所述P-type型电流舵DAC包括第一电流源I1、第二电流源I2、第三电流源I3、第四电流源I4和第一开关K1、第二开关K2、第三开关K3和第四开关K4，数字控制信号D0～D3控制开关组K1～K4对应开关的打开或关闭。
请参见图4，图4是本发明实施例提供的一种N-type型电流舵DAC的电路结构示意图；所述N-type型电流舵DAC包括第五电流源I5、第六电流源I6、第七电流源I7、第八电流源I8和第五开关K5、第六开关K6、第七开关K7和第八开关K8，数字控制信号D4～D7控制开关组K5～K8对应开关的打开或关闭。
其中，第二反相器I2和第三反相器I3构成的输出缓冲级电路，增强输出时钟信号CLK的驱动能力,第三反相器I3输出端输出可调频率可调占空比的时钟信号CLK。
本发明的低功耗可调频率、可调占空比的时钟产生电路的工作原理为：当充放电控制信号Vc为低电平时，第一晶体管M1导通、第二晶体管M2截止，P-type型电流舵DAC对电容C1进行充电；数字控制信号D0～D3控制P-type型电流舵DAC中电流的大小，从而控制电容C1的充电电流的大小。当电容C1的端电压V1超过反馈电压Vfb时(此时Vfb的电压值为V2)，比较器COMP状态翻转，此时，充放电控制信号Vc变为低电平，晶体管M1截止、M2导通，电容C1通过N-type型电流舵DAC进行放电。同样的方式，数字控制信号D4～D7控制N-type型电流舵DAC中电流的大小，从而控制电容C1的放电电流的大小。所设P-type型电流舵DAC和N-type型电流舵DAC的电流之和为定值，即D4～D7为D0～D3的按位取反，从而在不改变时钟频率的情况下实现对时钟信号的占空比进行调整。当电容C1的端电压V1低于反馈电压Vfb时(此时Vfb的电压值为V3)，比较器COMP状态继续翻转，电荷泵进行充电的过程。所述比较器COMP输出端产生的电压信号经第一反相器I1和缓冲级电路输出时钟信号CLK。
请参见图6，图6为本发明实施例提供的一种50％占空比的仿真波形图。可以看出，电容C1的充电和放电时间相同，电容C1的端电压V1呈现三角波变化。三角波的频率由基准电流源的频率控制信号决定。比较器COMP的速度很快，P-type型电流舵DAC和N-type型电流舵DAC匹配性很好，输出端时钟信号CLK较为稳定。
通过上述实施方式，本发明低功耗可调频率、可调占空比的时钟产生电路能够获得稳定的高性能、低功耗、可调频率、可调占空比的时钟信号输出，有效解决了传统ADC时钟电路设计复杂、面积大、功耗大的问题。其中，数模转换电路接收频率控制信号，通过可调电阻调整数模转换电路的单位电流，基准电流源与电源电压和温度的关联性较小，能够获得较为精准的时钟频率输出。数模转换器接收数字控制信号，调节电荷泵电路充、放电电流的大小，实现时钟信号的占空比调整功能，电流舵DAC驱动能力强，速度快，可以获得很高的电流精度。此外，本发明产生的可调频率、可调占空比时钟信号输出路径极其简单，具有低抖动的特性。
以上结合附图详细描述了本发明的实施方式。需要说明的是，以上实施例不以任何形式限制本发明，凡采用等同替换或者等效变换、改进等方式所获得的技术方案，均落在本发明的保护范围内。

Claims (10)

1.一种低功耗可调频率、可调占空比的时钟产生电路，其特征在于，包括：数模转换电路、电荷泵电路、比较器电路、反馈信号产生电路和缓冲级电路，所述数模转换电路接收数字控制信号并电连接所述电荷泵电路，所述电荷泵电路电连接所述比较器电路，所述比较器电路分别电连接所述反馈信号产生电路及所述缓冲级电路且所述缓冲级电路输出时钟信号(CLK)；其中，
所述数模转换电路包括：第一数模转换电路(10)、第二数模转换电路(20)；
所述电荷泵电路包括：第一晶体管(M1)、第二晶体管(M2)、电容(C1)；
所述第一数模转换电路(10)、所述第一晶体管(M1)、所述第二晶体管(M2)及所述第二数模转换电路(12)依次串接于电源端(VDD)与接地端(GND)之间；所述电容(C1)串接于所述第一晶体管(M1)和所述第二晶体管(M2)串接形成的节点(A)与所述接地端(GND)之间，所述节点(A)作为所述电荷泵电路的输出端并电连接所述比较器电路的输入端。
2.根据权利要求1所述的电路，其特征在于，所述比较器电路包括比较器(COMP)和反相器(I1)；所述比较器(COMP)的负输入端电连接至所述节点(A)处且其正输入端电连接至所述反馈信号产生电路的输出端；所述反相器(I1)的输入端电连接至所述比较器(COMP)的输出端且所述反相器(I1)输出端分别电连接至所述第一晶体管(M1)和所述第二晶体管(M2)的控制端及所述缓冲级电路的输入端。
3.根据权利要求2所述的电路，其特征在于，所述反馈信号产生电路包括第三晶体管(M3)、第四晶体管(M4)；所述第三晶体管(M3)与所述第四晶体管(M4)依次串接于第一基准带隙电源端(V2)与所述第二基准带隙电源端(V3)之间且所述第三晶体管(M3)与所述第四晶体管(M4)串接形成的节点作为所述反馈信号产生电路的输出端并电连接至所述比较器电路的正输入端；所述第三晶体管(M3)的控制端与所述第四晶体管(M4)的控制端均电连接至所述第一反相器(I1)的输出端。
4.根据权利要求3所述的电路，其特征在于，所述第三晶体管(M3)为PMOS，所述第四晶体管(M4)为NMOS。
5.根据权利要求1所述的电路，其特征在于，所述缓冲级电路包括第二反相器(I2)和第三反相器(I3)；所述第二反相器(I2)的输入端电连接至所述第一反相器(I1)的输出端；所述第三反相器(I3)的输入端电连接所述第二反相器(I2)的输出端，所述第三反相器(I3)的输出端输出所述时钟信号(CLK)。
6.根据权利要求1所述的电路，其特征在于，所述比较器(COMP)包括第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)；其中，
所述第十晶体管(M10)和所述第十一晶体管(M11)依次串接于所述电源端(VDD)和接地端(GND)之间，所述第十晶体管(M10)的控制端电连接至所述第十晶体管(M10)和所述第十一晶体管(M11)串接形成的节点(B)；所述第十一晶体管(M11)的控制端电连接所述第十晶体管(M10)和所述第十一晶体管(M11)串接形成的节点(C)；
所述第五晶体管(M5)、所述第七晶体管(M7)和所述第九晶体管(M9)依次串接于所述电源端(VDD)和接地端(GND)之间，所述第五晶体管(M5)的控制端电连接所述第五晶体管(M5)和所述第七晶体管(M7)串接形成的节点(D)；所述第七晶体管(M7)的控制端电连接所述比较器(COMP)的负输入端(Vin-)；所述第九晶体管(M9)的控制端电连接所述第十一晶体管(M11)的控制端；
所述第六晶体管(M6)和所述第八晶体管(M8)依次串接于所述电源端(VDD)与所述第七晶体管(M7)和所述第九晶体管(M9)串接形成的节点(E)之间，所述第八晶体管(M8)的控制端电连接所述比较器(COMP)的正输入端(Vin+)，所述第六晶体管(M6)的控制端电连接所述第五晶体管(M5)的控制端；
所述第十二晶体管(M12)和所述第十三晶体管(M13)依次串接于所述电源端(VDD)和接地端(GND)之间，所述第十二晶体管(M12)的控制端电连接所述第六晶体管(M6)和所述第八晶体管(M8)串接形成的节点(G)，所述第十三晶体管(M13)的控制端电连接所述第九晶体管(M9)的控制端，所述第十二晶体管(M12)和所述第十三晶体管(M13)串接形成的节点(H)作为所述比较器(COMP)的输出端。
7.根据权利要求1所述的电路，其特征在于，第一数模转换电路(10)为P-type型电流舵DAC，所述第二数模转换电路(20)为N-type型电流舵DAC。
8.根据权利要求1所述的电路，其特征在于，所述第一数模转换电路(10)和第二数模转换电路(20)包括基准电流源以调节时钟频率。
9.根据权利要求1所述的电路，其特征在于，所述第一晶体管(M1)为PMOS，所述第二晶体管(M2)为NMOS。
10.一种音频ADC，其特征在于，所述音频ADC包括如权利要求1～9所述任一项低功耗可调频率、可调占空比的时钟产生电路。
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