CN102522994A

CN102522994A - 一种用于高速和高精度模数转换器的时钟产生电路

Info

Publication number: CN102522994A
Application number: CN2011104031467A
Authority: CN
Inventors: 李福乐; 赵晓晓; 张春
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2011-12-07
Filing date: 2011-12-07
Publication date: 2012-06-27
Anticipated expiration: 2031-12-07
Also published as: CN102522994B

Abstract

本发明公开了一种用于高速和高精度模数转换器ADC的时钟产生电路。所述时钟产生电路包括：一个低噪声放大整形电路、一个脉宽控制器、一个带脉宽校准的延迟锁定环、一个双相不交叠时钟产生电路、一个时钟缓冲器；带脉宽校准的延迟锁定环内设计了一个带脉宽调整的压控延迟线，它基于一个包含M个相同改进延迟单元的级联组来实现时钟信号延时和脉宽控制；带脉宽校准的延迟锁定环和双相不交叠时钟产生电路共同构成了延时控制和脉宽调整环路，即能实现ADC采样电路和量化器工作时序沿同步，又能实现对输入时钟占空比稳定处理。本发明的技术方案，降低了对ADC驱动电路的带宽要求，减小了系统设计的难度和功耗，提高了ADC量化器的实现精度。

Description

一种用于高速和高精度模数转换器的时钟产生电路

技术领域

本发明涉及模数转换器技术，特别是涉及一种用于高速和高精度模数转换器的时钟产生电路。

背景技术

随着新一代无线通信时代的到来，通信系统中数字中频接收机对模数转化器ADC的速度和精度提出了更高的要求，ADC呈现往高速和高精度发展的趋势。对于高速和高分辨率的ADC而言，要求其中的量化器在很短的时间内达到很高的建立精度，由于量化器中的电路是两相交替建立的，因此要求控制量化器工作的双相不交叠时钟具有相同的脉冲宽度，以优化整个量化器的工作速度。ADC转换速度越高，量化器中电路可用的建立时间就更苛刻，为保证量化器的两相工作均正常，对时钟的占空比稳定处理就更为必要了。

现有技术的高速ADC时钟产生电路通常采用延迟锁定环(DLL)技术进行占空比稳定处理，利用DLL可实现Tclk/2(Tclk为一个时钟周期)延迟，同时还把这个延时转换为输出时钟的高电平脉宽，实现50％占空比的时钟输出。图1是现有技术中的高速ADC时钟电路方案，如图1所示高速ADC电路由采样保持电路6、量化器4、时钟产生电路1组成。采样保持电路6和量化器4对模拟输入Vi进行跟踪采样、保持和量化转换。时钟产生电路1提供采样保持电路6和量化器4所需的控制时钟，它由低噪声放大整形电路2、脉宽控制器7、延迟锁定环10、双相不交叠时钟产生电路3、和时钟缓冲器8组成。低噪声放大整形电路2对低压差分时钟输入信号CKip和CKin进行低噪声放大、差转单、整形处理，得到低抖动的标准逻辑电平脉冲信号Ks，提供给脉宽控制器7和延迟锁定环10；延迟锁定环10对输入的Ks信号进行延迟控制和延迟/脉宽转换，输出占空比稳定的时钟信号ck给双相不交叠时钟产生电路，现有传统的延迟锁定环电路框图如图4所示；双相不交叠时钟产生电路3的实施例如图2所示，对时钟ck进行双相不交叠处理，输出双相不交叠时钟f1和f2；时钟f1和f2经过时钟缓冲器8的驱动后，输出满足量化器4对时钟时序要求的f1b，f2b；脉宽控制器7的实施例如图3所示，用于产生采样电路6所需的采样时钟cks，并且实现时钟cks的上升沿由时钟f1上升沿控制，下降沿由时钟Ks控制。

如图1所示，延迟锁定环电路(DLL)10是ADC时钟产生电路1的核心模块，由图4可见，现有传统的延迟锁定环(DLL)由压控延迟线(VCDL)11、反相器8、脉宽控制器7、电荷泵(CP)13、低通滤波器(LPF)14构成。输入时钟信号Ks经过压控延迟线11后，得到延迟后的时钟Ksd(假设延迟时间为Td)，这里Td与延迟控制电压Vc成正比；脉宽转换器7将Ks和Ksd之间的延时Td转换为输出时钟ck的低脉冲，具体时序关系如图5所示。时钟Ks下降沿触发ck的下降沿，时钟Ksd下降沿则触发ck的上升沿，则ck的低脉冲宽度就是时钟Ks和Ksd之间的延时Td；时钟ck除了输出之外，还用于控制电荷泵13的输出电流Icp，ck为高时，Icp的值为+Ia，ck为低时，Icp的值为-Ia，这里负号表示相反的电流方向；电荷泵13输出的交变电流Icp送给低通滤波器14，由其对Icp进行积分，得到积分输出电压Vc，Vc用于控制压控延迟线11的输入输出延时Td。由此可见，整个延迟锁定环路是一个闭环负反馈环路，低通滤波器14的积分功能使得环路具有很高的增益，其反馈稳定的结果是电荷平衡，即Icp正向和反向的电流积分相等，这意味着ck高电平脉冲和低电平脉冲的宽度相等，从而实现时钟占空比稳定输出。

如图4所示，压控延迟线11是延迟锁定环10的核心模块，在图6中给出了现有传统的压控延迟线电路框图，如图6所示，传统的压控延迟线电路由偏置电路(Bias)31、M个级联的传统延迟单元32(DC1～DCM)、输入单转差电路(S2D)33、输出差转单(D2S)34构成。时钟Ks经过输入单转差电路(S2D)33的单转差后，通过级联的DC1～DCM进行可控延迟处理，最后通过输出差转单(D2S)电路34差转单得到时钟Ksd。在图6中还给出了传统的延迟单元32和偏置电路31的实施例。如图6所示，传统的延迟单元32由差分对管M6和M7、尾电流管M5、和有源负载管M8和M9构成。实现一个偏置电流可控的反相差分放大器的功能。其中ip，in为差分输入信号，op，on为差分输出信号，Vbp，Vbn分别为控制PMOS端和NMOS端偏置电流的偏置电压，它们来自于偏置电路31。偏置电路31由输入管M3及其源极反馈电阻Rb、固定偏置电流源Ib1、PMOS电流镜M1和M2、和栅漏相连的NMOS管M4构成。其中，输入管M3和源极反馈电阻Rb实现V/I转换的功能，把控制电压Vc转换为控制电流Id3，这个电流和固定偏置电流Ib1相加得到电流Id1；栅源相连的电流镜M1把Id1转换为偏置控制电压Vbp，输出给延迟单元DC1～DCM，同时通过电流镜M2把Id1复制送给NMO S管M4，栅漏相连的M4把偏置电流转换为偏置控制电压Vbn。传统的压控延迟线能够实现用电压Vc控制延迟线DC1～DCM的延时的功能，偏置电路31将控制电压Vc转换为控制电流Id1，并输出相应的偏置电压Vbp和Vbn，来控制延迟单元DC1～DCM中反相差分放大器的偏置电流，进而控制反相差分放大器的带宽，控制了带宽也就控制了延时。

虽然现有传统的ADC高速时钟设计方案能够实现时钟ck的占空比稳定，但由于直接控制量化器工作的时钟为f1和f2，f1和f2是由时钟ck经过双相不交叠时钟产生电路单独处理输出的，从而会引起时钟f1和f2的高脉冲时间产生轻微的偏移，同时现有传统的高速ADC时钟电路对对输入采样时钟cks进行了单独处理，使得它与量化器4的工作时钟f1b，f2b的延时路径不同，因此存在cks与f1b的下降沿不同步的问题。如图1所示，时钟Ks下降沿经过一个脉宽控制器7的延时成为时钟cks的下降沿，同样，图4中的时钟Ks下降沿也是经过一个脉宽控制器7的延时成为时钟ck的下降沿，因此，时钟Ks和ck的下降沿是同步的；同时，由于ck与f1b之间还有双相不交叠时钟产生电路3、时钟缓冲器8的延时，由此可知cks与f1b的下降沿是不同步的。假设ck与f1b之间的延时是td1，则cks的下降沿比f1b的下降沿超前td1。考虑到cks和f1b具有同步的上升沿，这种下降沿的不同步会带来以下两个问题：

1)时钟cks的脉宽变窄，即采样电路对输入信号的采样跟踪时间变短，提高了对ADC驱动电路的带宽要求，提高了系统设计的难度和功耗；

2)时钟cks下降沿控制的开关采样动作提前于f1b下降沿，可能会干扰到量化器4中由f1b下降沿控制的信号采样，导致其精度下降。

发明内容

本发明提供了一种用于高速和高精度模数转换器的时钟产生电路，该时钟产生电路既能实现采样电路与量化器的时序同步，又能实现对输入时钟的占空比稳定处理。

为达到上述目的，本发明的技术方案是这样实现的：

本发明公开了一种用于高速和高精度模数转换器ADC的时钟产生电路，该电路包括：一个低噪声放大整形电路、一个脉宽控制器、一个带脉宽校准的延迟锁定环、一个双相不交叠时钟产生电路、一个时钟缓冲器；

所述低噪声放大整形电路，对ADC的低压差分时钟输入信号CKip、CKin进行处理，产生低抖动的标准逻辑电平脉冲信号Ks，并输出给带脉宽校准的延迟锁定环和脉宽控制器；

所述脉宽控制器，用于根据所述信号Ks和所述双相不交叠时钟产生电路输出的时钟信号f1，产生采样时钟cks输出给ADC采样电路；

所述带脉宽校准的延迟锁定环，用于根据所述信号Ks和双相不交叠时钟产生电路输出的时钟信号f1、f2，产生延时和脉宽控制电压，并对所述信号Ks进行延迟控制和脉宽调整，产生时钟信号ck输出给所述双相不交叠时钟产生电路；

所述双相不交叠时钟产生电路，用于对所述时钟信号ck进行双相不交叠处理，产生双相不交叠时钟f1和f2，并将时钟f1和f2输出给时钟缓冲器，同时反馈给所述带脉宽校准的延迟锁定环，其中，时钟f1同时输出给所述脉宽控制器；

所述时钟缓冲器，用于对所述时钟信号f1和f2进行缓冲驱动，产生时钟信号f1b和f2b输出给ADC量化器。

在上述的用于高速和高精度模数转换器ADC的时钟产生电路中，所述带脉宽校准的延迟锁定环，包括：一个带脉宽调整的压控延迟线、一个鉴相器、一个电荷泵CP1、一个低通滤波器LPF1；

所述带脉宽调整的压控延迟线，用于根据所述低通滤波器LPF1输出的延时控制电压Vc1，对所述信号Ks进行延时电压控制，输出时钟信号ck；

所述鉴相器，用于比对所述时钟信号f1和所述信号Ks的相位，产生充放电控制时钟输出给电荷泵CP1；

所述电荷泵CP1，用于对所述鉴相器输出的充放电控制时钟进行处理，产生充放电电流脉冲输出给低通滤波器LPF1；

所述低通滤波器LPF1，用于对所述电荷泵CP1输出的充放电电流脉冲进行积分，产生延时控制电压Vc1，输出给所述带脉宽调整的压控延迟线。

在上述的用于高速和高精度模数转换器ADC的时钟产生电路中，所述带脉宽校准的延迟锁定环，进一步包括：一个电荷泵CP2、一个低通滤波器LPF2；

所述带脉宽调整的压控延迟线，进一步用于根据所述低通滤波器LPF2输出的脉宽调整控制电压Vc2，对所述信号Ks进行脉宽调整电压控制，输出时钟信号ck；

所述电荷泵CP2，用于把所述时钟信号f1和f2的脉宽差转换为充放电电流脉冲，输出给低通滤波器LPF2；

所述低通滤波器LPF2，用于对所述电荷泵CP2输出的充放电电流脉冲进行积分，产生脉宽调整控制电压Vc2，输出给所述带脉宽调整的压控延迟线。

在上述的用于高速和高精度模数转换器ADC的时钟产生电路中，所述带脉宽调整的压控延迟线，包括：一个输入单转差电路S2D、一个包含M个相同改进延迟单元的级联组、一个输出差转单电路D2S、一个偏置电路；

所述输入单转差电路S2D，用于对所述低噪声放大整形电路输出的信号Ks进行单端转差分变换，产生出一对差分信号输出给包括M个相同改进延迟单元的级联组；

所述包含M个相同改进延迟单元的级联组，用于根据所述偏置电路产生的偏置电压Vbp和Vbn，以及根据所述低通滤波器LPF2产生的脉宽调整控制电压Vc2，对所述输入单转差电路S2D产生的差分信号，进行可控延迟处理和脉宽调整，输出延时和脉宽可控的差分信号，其中，M为大于4的自然数；

所述输出差转单电路D2S，用于对所述包含M个相同改进延迟单元的级联组产生的输出差分信号进行差分转单端处理，输出所述的时钟信号ck；

所述偏置电路，用于根据所述低通滤波器LPF1产生的延时控制电压Vc1，产生偏置电压Vbp和Vbn，输出给所述包括M个相同改进延迟单元的级联组。

在上述的用于高速和高精度模数转换器ADC的时钟产生电路中，所述包含M个相同改进延迟单元的级联组中，每个改进延迟单元都包括并联的两个差分反相放大器；

所述并联的两个差分反相放大器，是通过并联两个差分反相放大器的差分输出端op和on来实现。

在上述的用于高速和高精度模数转换器ADC的时钟产生电路中，所述两个差分反相放大器，包括：

第一个差分反相放大器，用于根据所述偏置电路产生的偏置电压Vbp和Vbn，实现差分输入到输出的延时控制；

第二个差分反相放大器，用于比对所述低通滤波器LPF2产生的脉宽调整控制电压Vc2和参考电压，产生差分电流，调整第一个差分反相放大器的输出脉宽。

由上述可见，本发明提供的这种用于高速和高精度模数转换器ADC的时钟产生电路既能实现对输入时钟占空比的稳定，又能实现采样电路和量化转换电路工作时钟的沿同步，提高了ADC量化器高速工作时的精度，避免了传统时钟电路可能带来的ADC驱动器要求提高、系统功耗增加等缺陷。

附图说明

图1是现有技术中的高速ADC时钟电路方案；

图2是双相不交叠时钟产生电路实施例；

图3是沿触发的脉宽控制器电路实施例；

图4是现有传统的延迟锁定环电路框图；

图5是现有传统延迟锁定环中的时序关系；

图6是传统的压控延迟线电路实施例；

图7是本发明实施例提供的高速ADC时钟产生电路框图；

图8是本发明实施例提供的带脉宽校准的延迟锁定环电路框图；

图9是本发明实施例提供的带脉宽校准的压控延迟线电路框图；

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。

图7为本发明实施例提供的高速ADC时钟产生电路框图。如图7所示，整个ADC电路由采样保持电路6、量化器4、时钟产生电路5构成。采样保持电路6对模拟输入Vi进行跟踪采样和保持，得到保持后的电压Vh，量化器4对电压Vh进行量化转换，得到A/D转换数字输出Do。时钟产生电路5是高速ADC的核心控制模块，为采样保持电路6和量化器4提供所需的控制时钟。时钟产生电路5包括：一个低噪声放大整形电路、一个脉宽控制器、一个带脉宽校准的延迟锁定环、一个双相不交叠时钟产生电路、一个时钟缓冲器。低噪声放大整形电路用于对ADC的低压差分时钟输入信号CKip、CKin进行低噪声放大、差转单、整形处理，产生低抖动的标准逻辑电平脉冲信号Ks，并输出给带脉宽校准的延迟锁定环和脉宽控制器；脉宽控制器用于根据收到的标准逻辑电平脉冲信号Ks和来自双相不交叠时钟产生电路输出的时钟信号f1，产生采样时钟cks输出给ADC采样电路；带脉宽校准的延迟锁定环是ADC时钟产生电路的核心模块，用于根据标准逻辑电平脉冲信号Ks和双相不交叠时钟产生电路输出的时钟信号f1、f2，产生延时和脉宽控制电压，并对所述信号Ks进行延迟控制和脉宽调整，产生时钟信号ck输出给双相不交叠时钟产生电路；双相不交叠时钟产生电路用于对时钟信号ck进行双相不交叠处理，产生双相不交叠时钟f1和f2，并将时钟f1和f2输出给时钟缓冲器，同时反馈给所述带脉宽校准的延迟锁定环，其中，时钟f1同时输出给所述脉宽控制器；时钟缓冲器用于对来自双相不交叠时钟产生电路的时钟信号f1和f2进行缓冲驱动，产生时钟信号f1b和f2b输出给ADC量化器。

双相不交叠时钟f1和f2被反馈回给带脉宽校准的延迟锁定环，由此构成了包括双相不交叠时钟产生电路和带脉宽校准的延迟锁定环在内的延时控制和脉宽调整环路，该延时控制和脉宽调整环路是由两个闭合负反馈环路构成的，一个是实现沿同步的延迟锁定环路，一个是实现时钟占空比稳定的脉宽校准环路。上述的两个闭合负反馈环路共享同一个图7中的双相不交叠时钟产生电路。现结合图8提供的附图来详细介绍这两个闭合负反馈环路是如何实现采样电路与量化器的时序同步，同时又是如何实现对输入时钟的占空比稳定处理的，图8是本发明实施例提供的带脉宽校准的延迟锁定环电路框图，如图8所示：

1)、延迟锁定环路除了外部的双相不交叠时钟产生电路，进一步包括：一个带脉宽调整的压控延迟线、一个鉴相器、一个电荷泵CP1、一个低通滤波器LPF1。带脉宽调整的压控延迟线根据低通滤波器LPF1输出的延时控制电压Vc1，对时钟信号Ks进行延时电压控制，输出时钟信号ck，这里假设延迟时间为Td1，Td1与延迟控制电压Vc1成正比。时钟信号ck经过双相不交叠时钟产生电路，产生双相不交叠时钟f1和f2，其中时钟信号ck和f1之间的新的延迟时间假设为Td2。鉴相器比对来自双相不交叠时钟产生电路的时钟信号f1和信号Ks的相位(二者之间的延迟为Td1+Td2)，产生充放电控制时钟输出给电荷泵CP1。电荷泵CP1对鉴相器输出的充放电控制时钟进行处理，产生充放电电流脉冲Icp1输出给低通滤波器LPF1。鉴相器和电荷泵CP1共同实现了相位到电流的转换，电流Icp1的平均值与时钟Ks和f1下降沿的相位差成正比。低通滤波器LPF1，用于对电荷泵CP1输出的充放电电流脉冲进行积分，产生延时控制电压Vc1，输出给带脉宽调整的压控延迟线，用于控制带脉宽调整的压控延迟线输入与输出的延时Td1。低通滤波器LPF1的积分功能使得该延迟锁定环路具有很高的增益，其反馈稳定的结果是电荷平衡，即Icp1的平均电流为零，这意味着Ks和f1的下降沿之间没有相位差，即实现了沿同步的功能。

2)、脉宽校准环路除了外部的双相不交叠时钟产生电路，进一步包括：一个带脉宽调整的压控延迟线、一个电荷泵CP2、一个低通滤波器LPF2。其中的带脉宽调整的压控延迟线和上述的延迟锁定环路物理上共享同一个带脉宽调整的压控延迟线电路。图9中给出了详细的带脉宽校准的压控延迟线电路框图。带脉宽调整的压控延迟线，在该脉宽校准环路中进一步用于根据低通滤波器LPF2输出的脉宽调整控制电压Vc2，对所述信号Ks进行脉宽调整电压控制，输出时钟信号ck，Ks和ck之间存在一个脉宽的调整变化，其调整的幅度与脉宽调整控制电压Vc2成正比。时钟信号ck经过双相不交叠时钟产生电路，产生双相不交叠时钟f1和f2，它们之间可能会存在一个脉宽差，其中f1的高电平脉宽由时钟信号ck的高电平脉宽控制，f2的高电平脉宽由时钟信号ck的低电平脉宽控制。电荷泵CP2把所述时钟信号f1和f2的脉宽差转换为充放电电流脉冲Icp2，输出给低通滤波器LPF2，电流Icp2的平均值与时钟f1和f2之间的脉宽差成正比。低通滤波器LPF2，对上述充放电电流脉冲Icp2进行积分，产生脉宽调整控制电压Vc2，输出给所述带脉宽调整的压控延迟线，用于控制带脉宽调整的压控延迟线输入和输出时钟脉宽的调整幅度。低通滤波器23的积分功能使得环路具有很高的增益，其反馈稳定的结果是电荷平衡，即Icp2的平均电流为零，这意味着f1和f2的高电平脉宽相等，即实现了占空比稳定的功能。

由上述可见，带脉宽调整的压控延迟线是本发明时钟产生电路的核心模块，而且上述两个闭合负反馈环物理上共享同一个带脉宽调整的压控延迟线电路，图9是本发明实施例提供的带脉宽校准的压控延迟线电路框图；如图9所示，带脉宽调整的压控延迟线，包括：一个输入单转差电路S2D、一个包含M个相同改进延迟单元的级联组、一个输出差转单电路D2S、一个偏置电路。偏置电路，用于根据低通滤波器LPF1产生的延时控制电压Vc1，产生偏置电压Vbp和Vbn，输出给包括M个相同改进延迟单元的级联组。输入单转差电路S2D，对低噪声放大整形电路输出的信号Ks进行单端转差分变换，产生一对差分信号输出给包括M个相同改进延迟单元的级联组。包括M个相同改进延迟单元的级联组，根据偏置电路产生的偏置电压Vbp和Vbn，以及根据低通滤波器LPF2产生的脉宽调整控制电压Vc2，对输入单转差电路S2D产生的差分信号，进行可控延迟处理和脉宽调整，输出延时和脉宽可控的差分信号，其中，M为大于4的自然数。输出差转单电路D2S，用于对包含M个相同改进延迟单元的级联组产生的输出差分信号进行差分转单端处理，输出所述的时钟信号ck。其中的包含M个相同改进延迟单元的级联组中，每个改进延迟单元都包括并联的两个差分反相放大器：第一个差分反相放大器32，用于根据偏置电路产生的偏置电压Vbp和Vbn，实现差分输入到输出的延时控制；第二个差分反相放大器36，用于比对低通滤波器LPF2产生的脉宽调整控制电压Vc2和参考电压，产生差分电流，调整第一个差分反相放大器32的输出脉宽。本发明实施例通过把两个差分反相放大器的差分输出端op和on并联，形成一个新的改进的延迟单元。图9中的电路35给出了改进延迟单元的电路实施例，如图9所示，第二个差分反相放大器36由差分对管M11和M12、尾电流管M10、和有源负载管M13和M14构成，实现一个差分跨导的功能，其中Vr和Vc2为差分输入信号(Vc2是来自低通滤波器LPF2产生的脉宽调整控制电压Vc2，Vr是直流参考电压)，op和on为差分输出端，与电路32的输出并联，Vbp，Vbn分别为控制和NMOS端偏置电流的偏置电压，它们来自于偏置电路31。第二个差分反相放大器36将差分电压Vc2-Vr转换为差分电流并联到电路32，其效果相当于在第一个差分反相放大器32的输入端引入一个差分失调电压，从而改变其输出脉宽。因此，由第一和第二差分反相放大器并联构成的改进延迟单元35，不仅具有可调延时的功能，而且具有对脉宽进行调整的功能。对于包含M个相同改进延迟单元35的级联组，它实现了用电压Vc1控制延时，用电压Vc2调整脉宽的功能，这是带脉宽校准的延迟锁定环实现时钟沿同步锁定环路和占空比稳定环路的基础

通过上述介绍可知，本实施例的用于高速和高精度模数转换器的时钟产生电路，即解决了采样电路与量化器电路时钟沿不同步的问题，又实现了量化器时钟占空比稳定处理。本实施例能够降低对ADC驱动电路的带宽要求，且减小系统设计的难度和功耗的同时提高了量化器的实现精度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，该电路包括：一个低噪声放大整形电路、一个脉宽控制器、一个带脉宽校准的延迟锁定环、一个双相不交叠时钟产生电路、一个时钟缓冲器；

2.根据权利要求1所述的用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述带脉宽校准的延迟锁定环，包括：一个带脉宽调整的压控延迟线、一个鉴相器、一个电荷泵CP1、一个低通滤波器LPF1；

3.根据权利要求2所述的用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述带脉宽校准的延迟锁定环，进一步包括：一个电荷泵CP2、一个低通滤波器LPF2；

4.根据权利要求3所述的用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述带脉宽调整的压控延迟线，包括：一个输入单转差电路S2D、一个包含M个相同改进延迟单元的级联组、一个输出差转单电路D2S、一个偏置电路；

5.根据权利要求4所述用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述包含M个相同改进延迟单元的级联组中，每个改进延迟单元都包括并联的两个差分反相放大器。

6.根据权利要求5所述用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述并联的两个差分反相放大器，是通过并联两个差分反相放大器的差分输出端op和on来实现。

7.跟据权利要求5所述的用于高速和高精度模数转换器ADC的时钟产生电路，其特征在于，所述的两个差分反相放大器，包括：

第二个差分反相放大器，用于比对所述低通滤波器LPF2产生的脉宽调整控制电压Vc2和参考电压，产生差分电流，用于调整第一个差分反相放大器的输出脉宽。