CN117713813A - 基于亚采样的宽调谐范围低参考杂散整数分频频率合成器 - Google Patents
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Abstract
本发明公开了一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，随机采样鉴相器通过随机数生成模块产生的信号控制采样电容的随机接入，在保持同时接入电路的电容数量一定的情况下，显著降低由于工艺误差引起的参考杂散；多模分频器能够实现更宽的分频范围和更高的分频频率，并且消除了由于分频器级联而产生的相位误差；鉴频鉴相器与死区控制模块采用了新的四期控制逻辑，使死区宽度从[‑π,π]范围内可调，同时死区的持续时间与相位差成正比，使其调制更加线性，避免出现过度调制的现象。本发明基于亚采样的宽调谐范围低参考杂散整数分频频率合成器能够降低参考杂散，并且缩短锁定时间。
Description
技术领域
本发明属于电子技术领域，具体涉及一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器。
背景技术
现代无线通讯收发系统需支持多频段通讯协议，软件定义无线电(SDR)通过软件编程重新配置硬件以同时满足多种无线通讯标准。频率综合器作为SDR无线收发系统中最为重要的模块，它直接决定着系统的功耗、相位噪声和误码率等性能指标。基于锁相环(PLL)的频率综合器由于具有结构简单、输出频谱纯度高、相位噪声低和参考杂散小等优点，是无线收发机中常用来产生所需载波信号的技术。近年来，随着毫米波无线通讯的发展，研究超低抖动(<100fs)的高频时钟已成为热点。
到目前为止，已经开发了多种锁相环架构。基于电荷泵的II型PLL是现在的主流架构，其相位噪声主要分为两部分：带内主导的环路噪声和带外主导的压控振荡器(VCO)噪声。在经典PLL中，由于反馈路径中分频比N的存在，电荷泵和分频器的噪声转换到PLL输出端时被乘以N2，使其成为限制PLL实现低相位噪声的瓶颈，这在高分频比的情况下尤为突出。基于电压采样的无分频亚采样PLL(SSPLL)架构消除了反馈分频器的噪声，同时利用高鉴相增益(KPD)抑制电荷泵和相位检测器的噪声，实现低抖动的同时降低功耗，更适用于产生高频和宽工作范围的低抖动时钟。然而，在SSPLL中，低频参考时钟(REF)直接采样VCO的输出电压，周期性的电容扰动、时钟馈通以及电荷注入均会引入参考杂散。此外，由于锁定范围较窄并且需要锁频环路辅助，SSPLL的锁定速度相比于经典PLL较慢。
近十年来，国内外的研究人员提出了诸多抑制参考杂散和加快锁定的方法。其中Xiang Gao等人在文献“Spur Reduction Techniques for Phase-Locked LoopsExploiting A Sub-Sampling Phase Detector”中系统分析了参考杂散产生的机理，对于二进制移频键控(BFSK)效应引起的参考杂散，利用dummy采样模块来使VCO的输出负载保持恒定，并使用延迟电路调节占空比，使得BFSK效应被抑制。然而，此技术无法完全消除由于工艺失配带来的电容容值误差，小的采样电容可以抑制BFSK效应，但会增加采样器的噪声，恶化抖动性能。对于由电荷注入和电荷分享效应引起的参考杂散，采用亚采样延时锁相环(SSDLL)调节非采样沿与VCO输出信号过零点保持一致，可以达到抑制的效果。但是，SSDLL中的环路滤波器将占用较大的芯片面积。Zunsong Yang等人在文献“A25.4-to-29.5GHz10.2mW Isolated Sub-Sampling PLL Achieving-252.9dB Jitter-Power FoM and-63dBcReference Spur”中提出了栅隔离采样技术，以增加VCO和SSPD之间的隔离，从而抑制参考杂散。然而，较低的相位噪声需要较大的晶体管尺寸，栅电容的变化仍会周期性地调制VCO的负载，同时较大的栅电容还会加剧时钟馈通和电荷注入的影响。
为了减少环路锁定时间，目前使用的FLL通过比较传递频率信息的两个脉冲宽度，避免生成不准确的死区控制信号，从而加速锁定。但是，该方法增加了电路的复杂性，且改进效果不明显。另一种基于正交亚采样鉴相器的死区自动控制技术，减少传统FLL死区导致的锁定时间。然而，该方法需要VCO产生四相信号，对LC-VCO的设计提出了新的要求。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，用于解决亚采样锁相环参考杂散大及锁定时间长的技术问题。
本发明采用以下技术方案：
一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，包括参考时钟缓冲器，参考时钟缓冲器的输入端连接晶振信号输入端，输出端分别连接随机采样鉴相器、脉冲产生器和鉴频鉴相器与死区控制模块的输入端，随机采样鉴相器、脉冲产生器和鉴频鉴相器与死区控制模块的输出端经电压电流转换模块和低通滤波器连接宽调谐压控振荡器的输入端，宽调谐压控振荡器的输出端分三路，第一路连接随机采样鉴相器，第二路经多模分频器连接至鉴频鉴相器与死区控制模块的输入端，第三路经输出缓冲器连接载波信号输出端；脉冲产生器连接延时控制端。
优选地，随机采样鉴相器对VCO的差分输出信号VCOP和VCON连接采样开关管的漏端进行差分采样，每个采样部分均包含主采样支路和辅助采样支路，主采样支路由REF信号作为采样开关管的栅端控制信号，辅助采样支路由信号作为采样开关管的栅端控制信号；在差分采样和辅助支路采样的基础上，将采样电容拆分成多个电容阵列，通过随机数生成模块产生的信号控制电容的随机接入。
更优选地，随机采样鉴相器中，采样开关管源端分别与输出信号端及采样电容阵列相连，采样电容C1-40分别与开关管M1-40漏端相连，采样开关管M1-40的源端接地；
信号分别连接到D触发器DFQ1、DFQ2、……DFQ20的时钟输入端，D触发器DFQ1～DFQ19的正向时钟输出端信号Q1～Q19分别连接到后续的D触发器DFQ2～DFQ20的数据输入端，第二十D触发器DFQ20的数据输出端和同或门XNOR1的一个输入端相连，第十四D触发器DFQ14的数据输出端和同或门XNOR1的另一个输入端相连，同或门XNOR1的输出端与异或门XOR1的一个输入端相连，第七D触发器DFQ7的数据输出端和异或门XOR1的另一个输入端相连，异或门的输出端与第一D触发器DFQ1的数据输入端相连。D触发器DFQ1～DFQ20的数据输出端信号Q1～Q20分别与开关管M1-10和M21-30的栅端相连，D触发器DFQ1～DFQ20的反向数据输出端信号/>分别与开关管M11-20和M31-40的栅端相连；
随机采样鉴相器在工作时，在参考时钟的下降沿处为线性反馈移位寄存器输入时钟信号，线性反馈移位寄存器由20个D触发器和一个异或门和同或门级联组成，在参考时钟的下降沿，线性反馈移位寄存器产生伪随机信号Q1～Q20，随机序列的周期数为219。
更优选地，当参考时钟上升沿来临时，压控振荡器的差分输出信号VCOP和VCON分别由主支路的采样管进行采样，采样电容上极板保存上升沿瞬间的电压信息VSP并传递给电压-电流转换模块，辅助支路的采样管闭合，压控振荡器的输出接到辅助支路的电容阵列上；
当参考时钟的下降沿来临时，主支路的采样管进入跟踪状态，压控振荡器的输出接到主支路的电容阵列上，辅助支路将电压信息VSP_D传递给辅助的电压电流转换模块。
优选地，多模分频器包括2个基于ETSPC结构的2/3预分频器、2个采样静态CMOS逻辑结构的2/3预分频器、1个二输入多路选择器、1个缓冲器和5个D触发器，单相时钟输入端CK与第一除2/3预分频器EDIV1的第一输入端相连接，第一D触发器DFF1的输出端与第一除2/3预分频器EDIV1的第二输入端相连接，第一除2/3预分频器EDIV1的第一输出端与第二除2/3预分频器EDIV2的第一输入端相连接，第一除2/3预分频器EDIV1的第二输出端处于开路状态；
第二D触发器DFF2的输出端与第二除2/3预分频器EDIV2的第二输入端相连接，第二除2/3预分频器EDIV2的第一输出端与第一静态除2/3分频器DIV1的第一输入端相连接，第二除2/3预分频器EDIV2的第二输出端与第一除2/3预分频器EDIV1的第三输入端相连接；
第三D触发器DFF3的输出端与第一静态除2/3分频器DIV1的第二输入端相连接，第一静态除2/3分频器DIV1的第一输出端与第二静态除2/3分频器DIV2的第一输入端相连接，第一静态除2/3分频器DIV1的第二输出端处于开路状态，第一静态除2/3分频器DIV1的第三输出端分别与第二除2/3预分频器EDIV2的第三输入端，第一缓冲器BUF1的输入端及第五D触发器DFF5的第一输入端相连接；
第四D触发器DFF4的输出端与第二静态除2/3分频器DIV2的第二输入端相连接，第二静态除2/3分频器DIV2的第一输出端与处于开路状态，使能信号EN与第二静态除2/3分频器DIV2的第二输出端及第一多路选择器MUX1的第二输入端相连接，第二静态除2/3分频器DIV2的第三输出端与第一多路选择器MUX1的第三输入端相连接；
电源电压信号VDD与第一多路选择器MUX1的第一输入端相连接，第一多路选择器MUX1的输出端与第一除2/3预分频器EDIV1的第三输入端相连接；第一缓冲器BUF1的输出端分别与第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4的第二输入端相连接；第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4的第一输入端分别与分频比控制信号DIV0-3相连接；单相时钟输入端CK与第五D触发器DFF5的第二输入端相连接，第五D触发器DFF5的第一输出端与单相时钟输出端CKO相连接。
更优选地，2/3预分频器结构包括3个D触发器、2个与门和一个或非门，前两级预分频器的D触发器采用ETSPC结构，时钟输入端CKI与下降沿有效的触发器DLN1的时钟输入端、第六D触发器DFF6的时钟输入端及第七D触发器DFF7的时钟输入端相连接，下降沿有效的触发器DLN1的输出端与控制输出端MO及第一与门AND1的一个输入端相连接，第一与门AND1的另一个输入端与第一控制输入端MC相连接，第一与门AND1的输出端与第六D触发器DFF6的数据输入端相连接，第六D触发器DFF6的输出端与或非门NOR1的一个输入端相连接，或非门NOR1的输出端与第七D触发器DFF7的数据输入端相连接，第七D触发器DFF7的输出端与时钟输出端CKO、或非门NOR1的另一个输入端及第二与门AND2的一个输入端相连接，第二与门AND2的另一个输入端与第二控制输入端MI相连接，第二与门AND2的输出端与下降沿有效的触发器DLN1的数据输入端相连接。
更优选地，控制输入端MI和MC共同控制2/3分频器的除2和除3状态；当MI为低电平时，电路始终进行2分频；当MI为高电平、MC为低电平时，电路进行2分频；当MI和MC均为高电平时，电路进行3分频。
优选地，鉴频鉴相器与死区控制模块包括4个DFF、2个与门、1个与非门和4个延时单元，参考时钟信号与分频信号分别作为时钟输入DFF1和DFF2中，同时将对应的延迟信号输入DFF3和DFF4中；
若REF信号和DIV信号的相位差小于DEL1和DEL2，则当DFF3和DFF4的时钟信号上升沿到来前，DFF1与DFF2的输出信号Q全部复位而置零，此时输出信号UP和DN全部为0，鉴频鉴相器处于死区之内，锁频环路被关闭，不对低通滤波器输出电流。
更优选地，当REF信号相位超前DIV信号大于DEL3，则DFF3的时钟信号上升沿到来时，DFF1的输出信号为高电平，DFF3的输出信号为高电平，与DEL3的信号做与逻辑后输出为UP信号。
更优选地，鉴频鉴相器与死区控制模块的的死区宽度由DEL1和DEL2决定，实现[-π,π]内可调，死区持续时间与REF和DIV的相位差以及DEL3和DEL4有关。
与现有技术相比，本发明至少具有以下有益效果：
一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，主环路中，外部晶振信号通过参考时钟缓冲器被整形成差分方波信号VREFN和VREFP，VREFN和VREFP进入随机采样鉴相器中采样宽调谐压控振荡器的输出信号并生成电压信号VSN和VSP，VSN和VSP进入电压-电流转换模块分别控制电荷泵的充电尾管和放电尾管，产生输出电流ICP接入低通滤波器中转换为平稳的电压信号VCTRL，VCTRL再控制压控振荡器的振荡频率，最终通过输出缓冲器输出到载波信号输出端；脉冲产生器产生窄脉冲信号用于调节电路的环路参数；在辅环路中，压控振荡器的输出信号经过多模分频器产生与参考信号VREFP频率相近的信号VDIV，然后与VREFP在鉴频鉴相器与死区控制中鉴别相位差，产生电荷泵控制信号VUP和VDN，转换为电流后输入低通滤波器，能够降低参考杂散，并且缩短锁定时间。
进一步的，本发明采用的随机采样鉴相器在差分采样和辅助支路采样的基础上，将采样电容拆分成多个电容阵列，通过随机数生成模块产生的信号控制电容的随机接入，在保持同时接入电路的电容数量一定的情况下，显著降低由工艺误差引起的参考杂散。同时，由于采样点容容值并没有过大或过小，鉴相器的面积在足够小的同时能够保持较低的相位噪声。
进一步的，本发明采用的线性反馈移位寄存器结构简单，能够有效地产生较长序列的伪随机数信号，异或门和同或门的反馈信号能保证电路不处于全“0”或全“1”的锁死状态，同时，该结构全由数字电路组成，可靠性强，工艺可移植性强，功耗很低。
进一步的，本发明中的参考时钟上升沿和下降沿控制采样管在一个时钟周期内交替轮流导通，保证了压控振荡器(VCO)的输出负载始终与一个采样电容相连接，减小了由于输出负载切换而引起的参考杂散。
进一步的，基于2/3预分频器的多模分频器，使其分频范围不再局限于2N-1～2N-1，同时消除了由于多级级联而累积的相位噪声以及控制信号不同步而造成分频错误。此外，本发明改进了前两级预分频器的内部结构，使其能处理较高频率的时钟信号，并在各个工艺角下均能正常工作。
进一步的，本发明中的鉴频鉴相器与死区控制模块能够辅助亚采样锁相环锁定在正确的频率，帮助亚采样锁相环的快速锁定，在锁定后能够实时监测频率情况，同时关闭对环路的电流输入，使其对亚采样锁相环的相位噪声及功耗无影。
进一步的，本发明改进了鉴频鉴相器的死区控制逻辑，使其对分频信号的占空比不再有严格的要求。通过对死区的范围进行调节，使其相位误差信息的延迟减小，并产生较为线性的增益响应，减少亚采样锁相环的锁定时间。
综上所述，本发明对传统的亚采样锁相环结构和模块进行一定的改进，在不牺牲功耗和面积的前提下减小了由于采样电容工艺失配引起的参考杂散，同时加快了环路的锁定速度。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明的结构示意图；
图2为本发明所设计的随机采样鉴相器结构图；
图3为多模分频器电路结构；
图4为本发明设计的2/3预分频器结构。
图5为鉴频鉴相器与死区控制。
其中：1.晶振信号输入端；2.参考时钟缓冲器；3.随机采样鉴相器；4.脉冲产生器；5.鉴频鉴相器与死区控制模块；6.电压电流转换模块；7.低通滤波器；8.宽调谐压控振荡器；9.多模分频器；10.输出缓冲器；11.载波信号输出端。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“一侧”、“一端”、“一边”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
在附图中示出了根据本发明公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
本发明提供了一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，将采样电容拆分成多个容值相同的小电容阵列，利用基于线性反馈移位寄存器的随机数产生模块来控制采样电容的接入和断开，并确保每个采样周期内接入的电容总值保持恒定，将由工艺误差引起的电容失配平均化，使VCO在采样期间和保持期间的输出负载电容保持不变，以消除由BFSK效应引起的参考杂散。
请参阅图1，本发明一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，包括晶振信号输入端1、延时控制端、载波信号输出端11、参考时钟缓冲器2、随机采样鉴相器3、电压电流转换模块6、低通滤波器7、宽调谐压控振荡器8、脉冲产生器4、鉴频鉴相器与死区控制模块5、多模分频器9和输出缓冲器10。
晶振信号输入端1经参考时钟缓冲器2分别连接随机采样鉴相器3、脉冲产生器4和鉴频鉴相器与死区控制模块5的输入端，随机采样鉴相器3、脉冲产生器4和鉴频鉴相器与死区控制模块5的输出端经电压电流转换模块6和低通滤波器7连接宽调谐压控振荡器8的输入端，宽调谐压控振荡器8的输出端分三路，一路连接随机采样鉴相器3，第二路经多模分频器9连接至鉴频鉴相器与死区控制模块5的输入端，第三路经输出缓冲器10连接载波信号输出端11；脉冲产生器4连接延时控制端。
请参阅图2，采样电容模块对于亚采样锁相环的参考杂散有着决定性的作用，本发明所采用的随机采样鉴相器3如图2所示，随机采样鉴相器3对VCO的差分输出信号VCOP和VCON连接采样开关管的漏端进行差分采样，每个采样部分均包含主采样支路和辅助采样支路，主采样支路由REF信号作为采样开关管的栅端控制信号，辅助采样支路由信号作为采样开关管的栅端控制信号，采样开关管源端分别与输出信号端及采样电容阵列相连，采样电容C1-40分别与开关管M1-40漏端相连，采样开关管M1-40的源端接地。线性移位寄存器部分，/>信号分别连接到D触发器DFQ1、DFQ2、……DFQ20的时钟输入端，D触发器DFQ1～DFQ19的正向时钟输出端信号Q1～Q19分别连接到后续的D触发器DFQ2～DFQ20的数据输入端，第二十D触发器DFQ20的数据输出端和同或门XNOR1的一个输入端相连，第十四D触发器DFQ14的数据输出端和同或门XNOR1的另一个输入端相连，同或门XNOR1的输出端与异或门XOR1的一个输入端相连，第七D触发器DFQ7的数据输出端和异或门XOR1的另一个输入端相连，异或门的输出端与第一D触发器DFQ1的数据输入端相连。D触发器DFQ1～DFQ20的数据输出端信号Q1～Q20分别与开关管M1-10和M21-30的栅端相连，D触发器DFQ1～DFQ20的反向数据输出端信号/>分别与开关管M11-20和M31-40的栅端相连。
对于一个基于LC-VCO的锁相环而言，当参考时钟频率远大于环路带宽时，该系统的参考杂散可近似表示为：
其中，Dref为参考时钟的占空比，N为分频比，Csam为采样电容，Ctank为VCO谐振腔的调谐电容。
从上述表达式看出，减小采样电容的大小能降低参考杂散。但是，小的采样电容将恶化锁相环的噪声性能。因此，选择加入一个辅助支路，使VCO的负载电容在周期性采样过程中保持恒定是较优的方案，此时系统的参考杂散近似表示为：
从上述的表达式看出，此时的参考杂散受到工艺误差参数AC的影响，采样电容越小，AC的值越大。
由此可见，仅利用辅助支路并不能显著抑制BFSK效应。
本发明中的随机采样鉴相器3在差分采样和辅助支路采样的基础上，将采样电容拆分成多个电容阵列，通过随机数生成模块产生的信号控制电容的随机接入，在保持同时接入电路的电容数量一定的情况下，显著降低由工艺误差引起的参考杂散。
随机采样鉴相器3在工作时，在参考时钟的下降沿处为线性反馈移位寄存器LFSR输入时钟信号。LFSR由20个D触发器DFF和一个异或门和同或门级联而成，在参考时钟的下降沿，LFSR产生伪随机信号Q1～Q20，随机序列的周期数为219。其中，可通过改变异或门和同或门的输入端位置来改变随机信号，异或门和同或门的反馈信号确保电路不会出现全“0”或全“1”的锁死状态。伪随机信号Q1～Q20和它们的非信号分别连接到晶体管开关M1～M40，以控制电容C1～C40的接入。
当参考时钟上升沿来临时，压控振荡器VCO的差分输出信号VCOP和VCON分别由主支路的采样管进行采样，采样电容上极板保存上升沿瞬间的电压信息VSP并传递给电压-电流转换模块，辅助支路的采样管闭合，压控振荡器VCO的输出接到辅助支路的电容阵列上；
当参考时钟的下降沿来临时，主支路的采样管进入跟踪状态，压控振荡器VCO的输出接到主支路的电容阵列上，为保证小的参考杂散，辅助支路将电压信息VSP_D传递给辅助的电压电流转换模块。
请参阅图3，多模分频器9由2个基于ETSPC结构的2/3预分频器、2个采样静态CMOS逻辑结构的2/3预分频器、1个二输入多路选择器、1个缓冲器和5个D触发器组成，单相时钟输入端CK与第一除2/3预分频器EDIV1的第一输入端相连接，第一D触发器DFF1的输出端与第一除2/3预分频器EDIV1的第二输入端相连接，第一除2/3预分频器EDIV1的第一输出端与第二除2/3预分频器EDIV2的第一输入端相连接，第一除2/3预分频器EDIV1的第二输出端处于开路状态；
第二D触发器DFF2的输出端与第二除2/3预分频器EDIV2的第二输入端相连接，第二除2/3预分频器EDIV2的第一输出端与第一静态除2/3分频器DIV1的第一输入端相连接，第二除2/3预分频器EDIV2的第二输出端与第一除2/3预分频器EDIV1的第三输入端相连接；
第三D触发器DFF3的输出端与第一静态除2/3分频器DIV1的第二输入端相连接，第一静态除2/3分频器DIV1的第一输出端与第二静态除2/3分频器DIV2的第一输入端相连接，第一静态除2/3分频器DIV1的第二输出端处于开路状态，第一静态除2/3分频器DIV1的第三输出端分别与第二除2/3预分频器EDIV2的第三输入端，第一缓冲器BUF1的输入端及第五D触发器DFF5的第一输入端相连接；
第四D触发器DFF4的输出端与第二静态除2/3分频器DIV2的第二输入端相连接，第二静态除2/3分频器DIV2的第一输出端与处于开路状态，使能信号EN与第二静态除2/3分频器DIV2的第二输出端及第一多路选择器MUX1的第二输入端相连接，第二静态除2/3分频器DIV2的第三输出端与第一多路选择器MUX1的第三输入端相连接；
电源电压信号VDD与第一多路选择器MUX1的第一输入端相连接，第一多路选择器MUX1的输出端与第一除2/3预分频器EDIV1的第三输入端相连接；第一缓冲器BUF1的输出端分别与第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4的第二输入端相连接；第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4的第一输入端分别与分频比控制信号DIV0-3相连接；单相时钟输入端CK与第五D触发器DFF5的第二输入端相连接，第五D触发器DFF5的第一输出端与单相时钟输出端CKO相连接。
压控振荡器VCO的高频输出从CK端口输入，DIV0-3和EN信号控制分频比，从CKO端口输出与参考时钟频率相同的信号。EN信号控制最后一级2/3预分频器的接入，当EN信号为低电平时，电路实现8-15的分频比，具体分频比为：
N＝8+DIV0×20+DIV1×21+DIV2×22
当EN信号为高电平时，电路实现16-31的分频比，具体分频比为：
N＝16+DIV0×20+DIV1×21+DIV2×22+DIV3×23
所有工作的2/3预分频器的MO输出端均能得到目标分频频率，其占空比从前之后依次增加。
因此，选取第三预分频器的输出信号MO经过一个D触发器后作为输出信号，该触发器的时钟信号为未经分频的高频信号，可以对电路进行刷新，消除由于2/3分频器级联而产生的相位误差。
为保证分频比信号能够同步输入到各个预分频器中，将DIV0-3信号同时输入到4个D触发器中，利用统一的时钟信号转化为MC0-3信号输入到2/3预分频器中。
请参阅图4，2/3预分频器结构由3个D触发器、2个与门和一个或非门组成，时钟输入端CKI与下降沿有效的触发器DLN1的时钟输入端、第六D触发器DFF6的时钟输入端及第七D触发器DFF7的时钟输入端相连接，下降沿有效的触发器DLN1的输出端与控制输出端MO及第一与门AND1的一个输入端相连接，第一与门AND1的另一个输入端与第一控制输入端MC相连接，第一与门AND1的输出端与第六D触发器DFF6的数据输入端相连接，第六D触发器DFF6的输出端与或非门NOR1的一个输入端相连接，或非门NOR1的输出端与第七D触发器DFF7的数据输入端相连接，第七D触发器DFF7的输出端与时钟输出端CKO、或非门NOR1的另一个输入端及第二与门AND2的一个输入端相连接，第二与门AND2的另一个输入端与第二控制输入端MI相连接，第二与门AND2的输出端与下降沿有效的触发器DLN1的数据输入端相连接。
控制输入端MI和MC共同控制2/3分频器的除2和除3状态；
当MI为低电平时，电路始终进行2分频；
当MI为高电平、MC为低电平时，电路进行2分频；
当MI和MC均为高电平时，电路进行3分频。
其中，前两级预分频器的D触发器采用ETSPC结构，该结构在TSPC的基础上进行进一步的改进，取消了多余堆叠的晶体管，从电源到地始终只有2个晶体管，使其能对更高频的时钟信号进行处理。
请参阅图5，鉴频鉴相器与死区控制模块由4个DFF、2个与门、1个与非门和4个延时单元组成，参考时钟REF与第一D触发器DFF1的时钟输入端及第一延时单元DEL1的输入端相连，电源电压信号VDD与第一D触发器DFF1的数据输入端相连，第一D触发器DFF1的输出端分别与第三延时单元DEL3的输入端、第三D触发器DFF3的数据输入端及与非门NAND1的一个输入端相连，第一延时单元DEL1的输出端与第三D触发器DFF3的时钟输入端相连，第三延时单元DEL3的输出端与第一与门AND1的一个输入端相连，第三D触发器DFF3的输出端与第一与门AND1的另一个输入端相连，第一与门AND1的输出端与输出信号UP相连。
分频时钟DIV与第二D触发器DFF2的时钟输入端及第二延时单元DEL2的输入端相连，电源电压信号VDD与第二D触发器DFF2的数据输入端相连，第二D触发器DFF1的输出端分别与第四延时单元DEL4的输入端、第四D触发器DFF4的数据输入端及与非门NAND1的另一个输入端相连，第二延时单元DEL2的输出端与第四D触发器DFF4的时钟输入端相连，第四延时单元DEL4的输出端与第二与门AND2的一个输入端相连，第四D触发器DFF4的输出端与第二与门AND2的另一个输入端相连，第二与门AND2的输出端与输出信号DN相连。与非门NAND1的输出端分别与第一D触发器DFF1及第二D触发器DFF2的复位端相连。
参考时钟信号与分频信号分别作为时钟输入到DFF1和DFF2中，同时将它们的延迟信号输入到DFF3和DFF4中，若REF信号和DIV信号的相位差小于DEL1和DEL2，则当DFF3和DFF4的时钟信号上升沿到来前，DFF1与DFF2的输出信号Q已经全部复位而置零，此时输出信号UP和DN全部为0，鉴频鉴相器处于死区之内，锁频环路被关闭，不对低通滤波器输出电流。
若当REF信号相位超前DIV信号大于DEL3，则DFF3的时钟信号上升沿到来时，DFF1的输出信号为高电平，DFF3的输出信号也为高电平，与DEL3的信号做与逻辑后输出为UP信号。
相较于传统固定的死区控制逻辑，该结构的死区宽度由DEL1和DEL2决定，实现了从[-π,π]范围内灵活可调。
同时，该死区的持续时间也由固定的一个REF周期变为与REF和DIV的相位差以及DEL3和DEL4有关，使调制更加线性，避免出现过度调制的现象。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所设计的基于亚采样的宽调谐范围低参考杂散整数分频锁相环，采用55nm标准CMOS工艺进行了电路设计，并进行仿真验证。
整个电路工作在1.2V电源电压下，参考时钟频率为250MHz，输出信号频率范围为8G～16GHz，在输出频率为12GHz时，环路核心部分功耗为3.35mW，参考杂散为-78dBc，锁定时间<5μs。
其中，随机采样鉴相器模块单个电容为2fF，总电容为160fF，总功耗为47μW，增加10％的工艺误差并进行仿真，相比于传统的鉴相结构，该结构的参考杂散下降了13dBc。
分频器部分总功耗为1.12mW，仿真相位噪声达到-128.5dBc/Hz@1kHz，在各个工艺角下能正确分频。
综上所述，本发明一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，针对应用过程中的低参考杂散、低功耗、快速锁定、宽调谐范围的要求做了系统和电路的优化，相较于传统结构具有多方面的优势，使得该锁相环能广泛适用于需要提供本振信号的各类使用场景，且适应各类应用环境。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (10)
1.一种基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，包括参考时钟缓冲器(2)，参考时钟缓冲器(2)的输入端连接晶振信号输入端(1)，输出端分别连接随机采样鉴相器(3)、脉冲产生器(4)和鉴频鉴相器与死区控制模块(5)的输入端，随机采样鉴相器(3)、脉冲产生器(4)和鉴频鉴相器与死区控制模块(5)的输出端经电压电流转换模块(6)和低通滤波器(7)连接宽调谐压控振荡器(8)的输入端，宽调谐压控振荡器(8)的输出端分三路，第一路连接随机采样鉴相器(3)，第二路经多模分频器(9)连接至鉴频鉴相器与死区控制模块(5)的输入端，第三路经输出缓冲器(10)连接载波信号输出端(11)；脉冲产生器(4)连接延时控制端。
2.根据权利要求1所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，随机采样鉴相器(3)对VCO的差分输出信号VCOP和VCON连接采样开关管的漏端进行差分采样，每个采样部分均包含主采样支路和辅助采样支路，主采样支路由REF信号作为采样开关管的栅端控制信号，辅助采样支路由信号作为采样开关管的栅端控制信号；在差分采样和辅助支路采样的基础上，将采样电容拆分成多个电容阵列，通过随机数生成模块产生的信号控制电容的随机接入。
3.根据权利要求2所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，随机采样鉴相器(3)中，采样开关管源端分别与输出信号端及采样电容阵列相连，采样电容C1-40分别与开关管M1-40漏端相连，采样开关管M1-40的源端接地；
信号分别连接到D触发器DFQ1、DFQ2、……DFQ20的时钟输入端，D触发器DFQ1～DFQ19的正向时钟输出端信号Q1～Q19分别连接到后续的D触发器DFQ2～DFQ20的数据输入端，第二十D触发器DFQ20的数据输出端和同或门XNOR1的一个输入端相连，第十四D触发器DFQ14的数据输出端和同或门XNOR1的另一个输入端相连，同或门XNOR1的输出端与异或门XOR1的一个输入端相连，第七D触发器DFQ7的数据输出端和异或门XOR1的另一个输入端相连，异或门的输出端与第一D触发器DFQ1的数据输入端相连；D触发器DFQ1～DFQ20的数据输出端信号Q1～Q20分别与开关管M1-10和M21-30的栅端相连，D触发器DFQ1～DFQ20的反向数据输出端信号/>分别与开关管M11-20和M31-40的栅端相连；
随机采样鉴相器(3)在工作时，在参考时钟的下降沿处为线性反馈移位寄存器输入时钟信号，线性反馈移位寄存器由20个D触发器和一个异或门和同或门级联组成，在参考时钟的下降沿，线性反馈移位寄存器产生伪随机信号Q1～Q20，随机序列的周期数为219。
4.根据权利要求3所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，当参考时钟上升沿来临时，压控振荡器的差分输出信号VCOP和VCON分别由主支路的采样管进行采样，采样电容上极板保存上升沿瞬间的电压信息VSP并传递给电压-电流转换模块，辅助支路的采样管闭合，压控振荡器的输出接到辅助支路的电容阵列上；
当参考时钟的下降沿来临时，主支路的采样管进入跟踪状态，压控振荡器的输出接到主支路的电容阵列上，辅助支路将电压信息VSP_D传递给辅助的电压电流转换模块。
5.根据权利要求1所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，多模分频器(9)包括2个基于ETSPC结构的2/3预分频器、2个采样静态CMOS逻辑结构的2/3预分频器、1个二输入多路选择器、1个缓冲器和5个D触发器，单相时钟输入端CK与第一除2/3预分频器EDIV1的第一输入端相连接，第一D触发器DFF1的输出端与第一除2/3预分频器EDIV1的第二输入端相连接，第一除2/3预分频器EDIV1的第一输出端与第二除2/3预分频器EDIV2的第一输入端相连接，第一除2/3预分频器EDIV1的第二输出端处于开路状态；
第二D触发器DFF2的输出端与第二除2/3预分频器EDIV2的第二输入端相连接，第二除2/3预分频器EDIV2的第一输出端与第一静态除2/3分频器DIV1的第一输入端相连接，第二除2/3预分频器EDIV2的第二输出端与第一除2/3预分频器EDIV1的第三输入端相连接；
第三D触发器DFF3的输出端与第一静态除2/3分频器DIV1的第二输入端相连接，第一静态除2/3分频器DIV1的第一输出端与第二静态除2/3分频器DIV2的第一输入端相连接，第一静态除2/3分频器DIV1的第二输出端处于开路状态，第一静态除2/3分频器DIV1的第三输出端分别与第二除2/3预分频器EDIV2的第三输入端，第一缓冲器BUF1的输入端及第五D触发器DFF5的第一输入端相连接；
第四D触发器DFF4的输出端与第二静态除2/3分频器DIV2的第二输入端相连接，第二静态除2/3分频器DIV2的第一输出端与处于开路状态，使能信号EN与第二静态除2/3分频器DIV2的第二输出端及第一多路选择器MUX1的第二输入端相连接，第二静态除2/3分频器DIV2的第三输出端与第一多路选择器MUX1的第三输入端相连接；
电源电压信号VDD与第一多路选择器MUX1的第一输入端相连接，第一多路选择器MUX1的输出端与第一除2/3预分频器EDIV1的第三输入端相连接；第一缓冲器BUF1的输出端分别与第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4的第二输入端相连接；第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4的第一输入端分别与分频比控制信号DIV0-3相连接；单相时钟输入端CK与第五D触发器DFF5的第二输入端相连接，第五D触发器DFF5的第一输出端与单相时钟输出端CKO相连接。
6.根据权利要求5所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，2/3预分频器结构包括3个D触发器、2个与门和一个或非门，前两级预分频器的D触发器采用ETSPC结构，时钟输入端CKI与下降沿有效的触发器DLN1的时钟输入端、第六D触发器DFF6的时钟输入端及第七D触发器DFF7的时钟输入端相连接，下降沿有效的触发器DLN1的输出端与控制输出端MO及第一与门AND1的一个输入端相连接，第一与门AND1的另一个输入端与第一控制输入端MC相连接，第一与门AND1的输出端与第六D触发器DFF6的数据输入端相连接，第六D触发器DFF6的输出端与或非门NOR1的一个输入端相连接，或非门NOR1的输出端与第七D触发器DFF7的数据输入端相连接，第七D触发器DFF7的输出端与时钟输出端CKO、或非门NOR1的另一个输入端及第二与门AND2的一个输入端相连接，第二与门AND2的另一个输入端与第二控制输入端MI相连接，第二与门AND2的输出端与下降沿有效的触发器DLN1的数据输入端相连接。
7.根据权利要求6所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，控制输入端MI和MC共同控制2/3分频器的除2和除3状态；当MI为低电平时，电路始终进行2分频；当MI为高电平、MC为低电平时，电路进行2分频；当MI和MC均为高电平时，电路进行3分频。
8.根据权利要求1所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，鉴频鉴相器与死区控制模块(5)包括4个DFF、2个与门、1个与非门和4个延时单元，参考时钟信号与分频信号分别作为时钟输入DFF1和DFF2中，同时将对应的延迟信号输入DFF3和DFF4中；
若REF信号和DIV信号的相位差小于DEL1和DEL2，则当DFF3和DFF4的时钟信号上升沿到来前，DFF1与DFF2的输出信号Q全部复位而置零，此时输出信号UP和DN全部为0，鉴频鉴相器处于死区之内，锁频环路被关闭，不对低通滤波器输出电流。
9.根据权利要求8所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，当REF信号相位超前DIV信号大于DEL3，则DFF3的时钟信号上升沿到来时，DFF1的输出信号为高电平，DFF3的输出信号为高电平，与DEL3的信号做与逻辑后输出为UP信号。
10.根据权利要求8所述的基于亚采样的宽调谐范围低参考杂散整数分频频率合成器，其特征在于，鉴频鉴相器与死区控制模块(5)的的死区宽度由DEL1和DEL2决定，实现[-π,π]内可调，死区持续时间与REF和DIV的相位差以及DEL3和DEL4有关。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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