CN212486485U - 一种锁相环高速分频电路 - Google Patents
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Abstract
本实用新型公开一种锁相环高速分频电路，包括从输入到输出依次电连接的鉴相器、荷泵、环路滤波器、压控振荡器，所述鉴相器的信号输入端、环路滤波器的信号输出端、压控振荡器的信号输出端之间电连接有两级分频器结构，所述两级分频器结构从输入到输出依次包括三级注入锁定分频器和多模分频器。本实用新型提供的一种锁相环高速分频电路，针对5.8GHz锁相环，采用了两级分频器结构，即预分频器加多模分频器的方式，通过高性能、高速的预分频电路将频率迅速降低至常规频段，进而可以采用相对成熟的数字分频技术作为第二级分频。本实用新型解决了锁相环中大分频系数带来的稳定性问题，从而解决了锁相环的高频瓶颈。
Description
技术领域
本实用新型涉及锁相环技术领域，具体涉及一种锁相环高速分频电路。
背景技术
锁相环是一种广泛应用的频率合成技术，而分频电路是锁相环的关键部件。图1是锁相环的典型结构框图，其主要部件包括分频器、鉴相器(Phase Frequency Detector，PFD)、荷泵(Charge Pump，CP)、环路滤波器(Loop Filter，LF)和压控振荡器(Voltage-Controlled Oscillator，VCO)等。当环路锁定时，输出fout与输入参考信号fref的关系可表示为：fout＝N×fref，其中N是分频器的分频比。压控振荡器产生的高频振荡信号必须经过分频器将频率降至输入参考信号的频率附近，才能进行相位信息的检测和比较。
目前国内外大部分锁相环频率合成器的应用频段主要集中在2.4GHz或者以下的领域，5GHz以上的设计相对较少。因为在高频锁相环中，压控振荡器输出振荡信号的频率很高，达到5GHz以上，而参考频率一般采用晶振产生，频率一般为数十MHz。传统分频器电路需要很大的分频系数才能满足要求。大分频系数将会导致锁相环输出振荡信号的抖动，导致锁相环的稳定性和准确性问题。
实用新型内容
本实用新型的目的在于提供一种锁相环高速分频电路，针对5.8GHz锁相环，通过两级分频器结构，即预分频器加多模分频器的方式，解决锁相环中大分频系数带来的稳定性问题，从而解决锁相环的高频瓶颈。
本实用新型的技术方案如下：
一种锁相环高速分频电路，包括从输入到输出依次电连接的鉴相器、荷泵、环路滤波器、压控振荡器，所述鉴相器的信号输入端、环路滤波器的信号输出端、压控振荡器的信号输出端之间电连接有两级分频器结构，所述两级分频器结构从输入到输出依次包括三级注入锁定分频器和多模分频器。
进一步的，所述三级注入锁定分频器由三个环形注入锁定分频器组成。
进一步的，每个环形注入锁定分频器为二分频模式。
进一步的，所述环形注入锁定分频器包括Vinj+信号输入端、Vinj-信号输入端、nM1管、nM2管和偏置电压Vctrl控制端，所述Vinj+信号输入端、Vinj-信号输入端分别与所述nM1管、nM2管的栅极电连接，所述偏置电压Vctrl控制端分别与所述nM1管、nM2管的漏极电连接。
进一步的，所述多模分频器采用分频比为32-63的数字多模分频器。
进一步的，所述多模分频器包括∑-Δ调制器和若干个分频单元，所述∑-Δ调制器的电平输出端分别与所述若干个分频单元连接，所述若干个分频单元依次串联。
进一步的，所述分频单元包括fi频率输入端、fo频率输出端、modi信号输入端、modo信号输出端、第一晶体管、第二晶体管、第三晶体管、第一锁存器、第二锁存器、第三锁存器和第四锁存器，所述fi频率输入端通过共同线路分别与所述第一锁存器、第二锁存器、第三锁存器、第四锁存器电连接，所述fo频率输出端与所述第二锁存器电连接，所述第一晶体管电连接在所述第一锁存器、第二锁存器和第三锁存器之间，所述modi信号输入端通过第三晶体管分别与所述第二锁存器和第四锁存器电连接，所述第三锁存器与第四锁存器之间电连接有第二晶体管，所述modo信号输出端电连接在所述第四锁存器与第二晶体管之间。
相对于现有技术，本实用新型的有益效果在于：
本实用新型提供的一种锁相环高速分频电路，针对5.8GHz锁相环，采用了两级分频器结构，即预分频器加多模分频器的方式，通过高性能、高速的预分频电路将频率迅速降低至常规频段，进而可以采用相对成熟的数字分频技术作为第二级分频。本实用新型解决了锁相环中大分频系数带来的稳定性问题，从而解决了锁相环的高频瓶颈。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为典型锁相环的电路结构框图；
图2为本实用新型提供的一种锁相环高速分频电路的电路结构框图；
图3为本实用新型所述环形注入锁定分频器的电路示意图；
图4为本实用新型所述多模分频器的电路结构框图；
图5为本实用新型所述分频单元的电路示意图；
图6为本实用新型所述锁存器的电路示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明。
实施例
针对5.8GHz锁相环，本实用新型实施例提供一种锁相环高速分频电路，通过应用两级分频器结构，即预分频器加多模分频器的方式，解决锁相环中大分频系数带来的稳定性问题，从而解决锁相环的高频瓶颈。
请参阅图2，该锁相环高速分频电路包括从输入到输出依次电连接的鉴相器(PFD)、荷泵(CP)、环路滤波器(LF)、压控振荡器(LC-VCO)，所述鉴相器(PFD)的信号输入端、环路滤波器(LF)的信号输出端、压控振荡器(LC-VCO)的信号输出端之间电连接有两级分频器结构，所述两级分频器结构从输入到输出依次包括三级注入锁定分频器和多模分频器，三级注入锁定分频器作为预分频器，其由三个环形注入锁定分频器(ILFD)组成，每个环形注入锁定分频器为二分频模式，所述多模分频器采用分频比为32-63的数字多模分频器。压控振荡器(LC-VCO)输出信号首先经过预分频器进行八分频，再通过多模分频器进行分频比可调的数字分频。在整个分频器中，第一级ILFD的工作频率最高，等于5.8GHz的二分频(即2.4GHz)，经过三级ILFD后，频率降低至725MHz左右，因此可采用灵活分频特点的可调数字分频器进行设计。
如图3所示，对于环形注入锁定分频器(ILFD)的电路结构，其包括包括Vinj+信号输入端、Vinj-信号输入端、nM1管、nM2管和偏置电压Vctrl控制端，所述Vinj+信号输入端、Vinj-信号输入端分别与所述nM1管、nM2管的栅极电连接，所述偏置电压Vctrl控制端分别与所述nM1管、nM2管的漏极电连接。差分注入信号Vinj+和Vinj-以电压形式注入，并分别通过nM1管和nM2管转变为注入电流信号。当没有信号注入时，整个ILFD电路相当于是一个自由振荡频率为f1的差分环形振荡器。振荡器的自由振荡频率可通过偏置电压Vctrl控制。Vctrl通过改变各级PMOS对管的电流大小来调整各级的充放电速度，从而控制ILFD的自由振荡器频率。
如图4所示，对于多模分频器的电路结构，其包括∑-Δ调制器和若干个分频单元(DIV23)，所述∑-Δ调制器的电平输出端分别与所述若干个分频单元(DIV23)连接，所述若干个分频单元(DIV23)依次串联。在该多模分频器中，最后一级分频单元(DIV23)的modi信号一直为有效，在一个分频周期上，分频器链上每一级DIV23单元的modo信号作为前一级的三分频使能信号，mod信号在每一级中都被重新装载，逐级向前传递。当编程控制字P[n]为高电平时，且mod有效时，DIV23单元实现三分频，否则为二分频。当P[n]都为零时，MMD的最小分频比为2n；当P[n]都为1时，MMD的最大分频比为2n+1-1，其他情况下，MMD的分频比是介于二者的一个整数。
如图5所示，所述分频单元(DIV23)包括fi频率输入端、fo频率输出端、modi信号输入端、modo信号输出端、第一晶体管(AND1)、第二晶体管(AND2)、第三晶体管(AND3)、第一锁存器(D1)、第二锁存器(D2)、第三锁存器(D3)和第四锁存器(D4)，所述fi频率输入端通过共同线路分别与所述第一锁存器(D1)、第二锁存器(D2)、第三锁存器(D3)、第四锁存器(D4)电连接，所述fo频率输出端与所述第二锁存器(D2)电连接，所述第一晶体管(AND1)电连接在所述第一锁存器(D1)、第二锁存器(D2)和第三锁存器(D3)之间，所述modi信号输入端通过第三晶体管(AND3)分别与所述第二锁存器(D2)和第四锁存器(D4)电连接，所述第三锁存器(D3)与第四锁存器(D4)之间电连接有第二晶体管(AND2)，所述modo信号输出端电连接在所述第四锁存器(D4)与第二晶体管(AND2)之间。在分频单元(DIV23)的电路中，锁存器和逻辑门的工作主频是分频单元分频速度的主要瓶颈，为了解决标准CMOS工艺的衬底损耗和电源干扰问题，现分频单元(DIV23)中的锁存器和逻辑门采用源耦合逻辑实现。源耦合逻辑的工作电流是恒定的，且差分电压为开关工作模式，因此基于源耦合逻辑实现的电路具有很好的电磁兼容特性。源耦合逻辑电路的另一个优点是能够在高频状态下保持较低的功耗。基于源耦合逻辑的锁存器的电路如图6所示，该电路能够显著提高DIV23单元的集成度和工作速度。
以上仅为本实用新型的较佳实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (7)
1.一种锁相环高速分频电路，包括从输入到输出依次电连接的鉴相器、荷泵、环路滤波器、压控振荡器，其特征在于：所述鉴相器的信号输入端、环路滤波器的信号输出端、压控振荡器的信号输出端之间电连接有两级分频器结构，所述两级分频器结构从输入到输出依次包括三级注入锁定分频器和多模分频器。
2.根据权利要求1所述的一种锁相环高速分频电路，其特征在于：所述三级注入锁定分频器由三个环形注入锁定分频器组成。
3.根据权利要求2所述的一种锁相环高速分频电路，其特征在于：每个环形注入锁定分频器为二分频模式。
4.根据权利要求3所述的一种锁相环高速分频电路，其特征在于：所述环形注入锁定分频器包括Vinj+信号输入端、Vinj-信号输入端、nM1管、nM2管和偏置电压Vctrl控制端，所述Vinj+信号输入端、Vinj-信号输入端分别与所述nM1管、nM2管的栅极电连接，所述偏置电压Vctrl控制端分别与所述nM1管、nM2管的漏极电连接。
5.根据权利要求1所述的一种锁相环高速分频电路，其特征在于：所述多模分频器采用分频比为32-63的数字多模分频器。
6.根据权利要求5所述的一种锁相环高速分频电路，其特征在于：所述多模分频器包括∑-Δ调制器和若干个分频单元，所述∑-Δ调制器的电平输出端分别与所述若干个分频单元连接，所述若干个分频单元依次串联。
7.根据权利要求6所述的一种锁相环高速分频电路，其特征在于：所述分频单元包括fi频率输入端、fo频率输出端、modi信号输入端、modo信号输出端、第一晶体管、第二晶体管、第三晶体管、第一锁存器、第二锁存器、第三锁存器和第四锁存器，所述fi频率输入端通过共同线路分别与所述第一锁存器、第二锁存器、第三锁存器、第四锁存器电连接，所述fo频率输出端与所述第二锁存器电连接，所述第一晶体管电连接在所述第一锁存器、第二锁存器和第三锁存器之间，所述modi信号输入端通过第三晶体管分别与所述第二锁存器和第四锁存器电连接，所述第三锁存器与第四锁存器之间电连接有第二晶体管，所述modo信号输出端电连接在所述第四锁存器与第二晶体管之间。
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| CN111934679A (zh) * | 2020-07-28 | 2020-11-13 | 深圳职业技术学院 | 一种锁相环高速分频电路 |
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