WO2012077249A1 - 同期ループ回路 - Google Patents

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文人 犬飼
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パナソニック株式会社
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Definitions

  • the present invention relates to a synchronous loop circuit including a phase locked loop (PLL) circuit used for a frequency synthesizer or the like and a delay locked loop (DLL) used for data communication or the like.
  • PLL phase locked loop
  • DLL delay locked loop
  • a synchronous loop circuit that outputs a desired output signal by synchronizing the phases of an input signal from a signal source and a feedback signal fed back through a feedback loop path is known.
  • the following configuration is known as a phase-locked loop circuit used in a frequency synthesizer or the like (see, for example, Patent Document 1).
  • FIG. 22 is a block diagram showing a schematic configuration of a conventional phase-locked loop circuit.
  • the synchronous loop circuit 100 shown in FIG. 22 compares the phase of the voltage-controlled oscillator 101 that outputs the output signal with the phase of the input signal (reference signal) Fin1 and the phase of the feedback signal Fin2, and outputs a signal corresponding to the phase difference.
  • Phase comparator 102 charge pump 105 that generates a control signal for voltage controlled oscillator 101 based on the signal output from phase comparator 102, and a control that smoothes and smooths the control signal output from charge pump 105
  • a loop filter 103 that inputs the signal Fc to the voltage controlled oscillator 101 and a frequency divider 106 that divides the output signal Fout to generate the feedback signal Fin2.
  • the phase-locked loop circuit can obtain an output signal Fout having a frequency higher than that of the input signal Fin1, which is a reference signal, by having the above-described configuration.
  • the frequency divider is subjected to delta-sigma modulation on the frequency division setting signal inputted from the outside.
  • a fractional-N type phase-locked loop circuit that further includes a delta-sigma modulator that sets a frequency division ratio of ⁇ .
  • the sampling frequency in delta-sigma modulation the frequency of the output signal (that is, the feedback signal) divided by the frequency divider (the phase comparison frequency when the phase of the input signal and the phase of the feedback signal are synchronized) is It is used.
  • FIG. 23 is a graph showing an example of a frequency spectrum of a conventional fractional-N type phase-locked loop circuit.
  • the frequency spectrum of the feedback signal when the frequency of the input signal is 1 MHz and the frequency division ratio is 64 (FIG. 23A) and the frequency spectrum of the signal output from the charge pump (FIG. 23). (B)) is shown.
  • the frequency of the output signal Fout output from the voltage controlled oscillator 101 is 64 MHz.
  • the frequency spectrum of the feedback signal Fin2 is separated (becomes larger or smaller) from 1 MHz that is the frequency of the input signal Fin1.
  • the noise increases as the frequency decreases, and the noise peaks at a frequency 500 kHz away (a frequency increased or decreased by a half of the frequency of the input signal Fin1).
  • This noise is assumed to be quantization noise generated by the delta-sigma modulator.
  • the frequency spectrum of the signal (after phase comparison) output from the charge pump 105 is two signals.
  • the frequency spectrum includes the sum and difference components.
  • the frequency spectrum of the direct current component (frequency around 0 MHz) used as the control signal Fc of the voltage controlled oscillator 101 is the integer order components (0 MHz, 1 MHz, 2 MHz,...) Of the frequency spectrum of the input signal Fin1 and the feedback signal Fin2.
  • the frequency spectrum of the signal after phase comparison is such that the frequency spectrum of the feedback signal Fin2 is shifted to the lower side by 1 MHz.
  • the noise peak frequency is also shifted to the low frequency side, and the noise around the DC component used as the control signal Fc of the voltage controlled oscillator 101 increases.
  • the cut-off frequency of the loop filter 103 that filters the signal output from the charge pump 105 is sufficiently low, such quantization noise is surely attenuated. There is a problem that cannot be made.
  • the cut-off frequency is too low, the size of the resistors and capacitive elements constituting the loop filter 103 increases, and the loop filter 103 becomes large and the input signal Fin1 and the feedback signal Fin2 are synchronized. There may be a problem that the time (lock-up time) becomes long.
  • the present invention has been made to solve the above problems, and provides a synchronous loop circuit capable of effectively attenuating quantization noise without lowering the cut-off frequency of the loop filter. Objective.
  • the synchronous loop circuit receives an input signal from a signal source and a feedback signal fed back through a feedback loop path, detects a phase difference between the input signal and the feedback signal, and responds to the phase difference.
  • a phase comparator that outputs a phase difference signal; a loop filter that filters the phase difference signal to generate a control signal; generates and outputs an output signal based on the control signal; and the feedback loop path
  • An output signal generation circuit that feeds back the output signal via a signal input path between the signal source and the phase comparator or a delta sigma modulator that delta-sigma modulates the signal of the feedback loop path,
  • the phase comparator has a voltage level of the input signal and the feedback signal from a predetermined first voltage level.
  • the second state from the second voltage level to the first voltage level is detected and compared with each of the first state transitions when transitioning to the second voltage level higher than the first voltage level.
  • Each of the transitions is detected and compared, and the sampling frequency of the delta-sigma modulator is set to a frequency higher than the phase comparison frequency when the phase of the input signal and the phase of the feedback signal are synchronized. It is what.
  • the sampling frequency of the delta sigma modulator is set to a frequency higher than the phase comparison frequency when the phase of the input signal and the phase of the feedback signal are synchronized, the vicinity of the DC component of the phase difference signal Quantization noise can be reduced.
  • Increasing the sampling frequency of the delta-sigma modulator increases the noise in the even-order component of the frequency spectrum.
  • the phase comparator which is reflected in the DC component. Since the component to be generated is limited to only the odd-order component of the frequency, an increase in quantization noise in the vicinity of the DC component of the phase difference signal can be suppressed. Therefore, quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter low.
  • the sampling frequency fs of the delta-sigma modulator may be twice the phase comparison frequency fp.
  • the peak of the quantization noise in the feedback signal is located in the even-order component of the frequency and the odd-order component is lowered, so that the noise that is turned back to the DC component by the phase comparator can be further reduced.
  • the synchronous loop circuit further includes a frequency divider that is provided in the feedback loop path and divides the frequency of the output signal by a predetermined frequency division ratio N (N ⁇ 1) and outputs the feedback signal,
  • a frequency divider divides the frequency of the output signal by a predetermined frequency division ratio N / P (1 ⁇ P ⁇ N) and a signal output from the first frequency divider.
  • a second frequency divider that divides the frequency by a frequency ratio P, and the delta-sigma modulator may be configured to use a frequency of a signal output from the first frequency divider as a sampling frequency.
  • the frequency divider is divided into a first frequency divider that extracts the sampling frequency of the delta-sigma modulator, and a second frequency divider that divides the output signal together with the first frequency divider to generate a feedback signal. Therefore, it is possible to easily obtain a sampling frequency having a frequency higher than the phase comparison frequency while ensuring the frequency division ratio N for outputting the feedback signal.
  • the synchronous loop circuit is provided in the feedback loop path, and divides the frequency of the output signal by a predetermined division ratio N (N ⁇ 1) and outputs the feedback signal;
  • a second frequency divider provided outside the feedback loop path and frequency-dividing the frequency of the output signal by a predetermined frequency division ratio N / P (1 ⁇ P ⁇ N), and the delta-sigma modulator includes:
  • the frequency of the signal output from the second frequency divider may be used as the sampling frequency.
  • the synchronous loop circuit further includes a frequency divider that is provided in the signal input path and divides by a predetermined frequency division ratio Q (Q ⁇ 1) and outputs the input signal.
  • a first frequency divider that divides the frequency of the input signal by a predetermined frequency division ratio Q / P (1 ⁇ P ⁇ Q), and a second frequency that divides the signal output from the first frequency divider by P.
  • the delta sigma modulator includes a frequency division setting signal that is input to the delta sigma modulator and uses the frequency of the signal output from the first frequency divider as a sampling frequency.
  • the frequency division ratio Q / P of the first frequency divider may be set by modulation.
  • the frequency divider obtains the sampling frequency of the delta-sigma modulator, and the input signal that divides the signal from the signal source together with the first frequency divider and becomes the reference signal of the phase comparator. Since it is divided into the second frequency dividing unit to be generated, it is possible to easily obtain a sampling frequency having a frequency higher than the phase comparison frequency while ensuring the frequency dividing ratio Q for outputting the input signal.
  • the delta sigma modulator is provided in the signal input path, and performs delta sigma modulation on a signal input from the signal source using a frequency larger than the frequency of the signal output from the delta sigma modulator as a sampling frequency. It may be configured. Thereby, it is possible to easily obtain a sampling frequency having a frequency higher than the phase comparison frequency while ensuring the frequency division ratio Q for outputting the feedback signal.
  • the output signal generation circuit may be configured to control the output frequency of the output signal in accordance with the control signal and to synchronize the phase of the input signal and the phase of the feedback signal.
  • the output signal generation circuit may be configured to output the output signal obtained by delaying the phase with respect to the input signal based on the control signal. Thereby, a delay locked loop circuit having the above-described effect can be easily realized.
  • the phase comparator includes a first detector that detects the first state transition in the input signal, a second detector that detects the first state transition in the feedback signal, and the first detector in the input signal.
  • a third detection unit for detecting the second state transition, a fourth detection unit for detecting the second state transition in the feedback signal, and the first detection unit before the third detection unit. Indicates that the phase of the feedback signal is delayed from the phase of the input signal when a state transition is detected and when the third detection unit detects the second state transition before the fourth detection unit.
  • a first phase difference signal output unit that outputs a first phase difference signal; and a case where the second detection unit detects the first state transition before the first detection unit and the fourth detection unit From 3 detector
  • a second phase difference signal output unit that outputs a second phase difference signal indicating that the phase of the feedback signal is ahead of the phase of the input signal when the second state transition is detected; and
  • a clear unit that returns the first detection unit to the fourth detection unit to the initial values when the first detection unit to the fourth detection unit are detected.
  • the phase comparator detects the first state transition of one of the input signal and the feedback signal and then detects the first state transition of the other of the input signal and the feedback signal Until the second state transition of one of the input signal and the feedback signal is detected, and the second state transition of the other of the input signal and the feedback signal is detected.
  • a phase difference signal indicating that a phase difference has occurred may be output until. Thereby, not only the rising of each signal but also the falling can be easily detected with a simple configuration.
  • the present invention is configured as described above, and has an effect that the quantization noise can be effectively attenuated without lowering the cutoff frequency of the loop filter.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the phase comparator in the synchronous loop circuit shown in FIG.
  • FIG. 3 is a circuit diagram showing a charge pump in the synchronous loop circuit shown in FIG.
  • FIG. 4 is a circuit diagram showing a loop filter in the synchronous loop circuit shown in FIG.
  • FIG. 5 is a circuit diagram showing a voltage controlled oscillator in the synchronous loop circuit shown in FIG.
  • FIG. 6 is a circuit diagram showing a delta-sigma modulator in the synchronous loop circuit shown in FIG.
  • FIG. 7 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the first embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the second embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the second embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the third embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a configuration of a digitally controlled oscillator in the synchronous loop circuit shown in FIG.
  • FIG. 12 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the fourth embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the fourth embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a schematic configuration in a synchronous loop circuit according to a fifth embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the sixth embodiment of the present invention.
  • FIG. 16 is a circuit diagram showing a schematic configuration in a synchronous loop circuit according to a seventh embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing a schematic configuration of a variable delay device in the synchronous loop circuit shown in FIG.
  • FIG. 18 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the eighth embodiment of the present invention.
  • FIG. 19 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the ninth embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the sixth embodiment of the present invention.
  • FIG. 16 is a circuit diagram showing a schematic configuration in a synchronous loop circuit according to a seventh embodiment of the present
  • FIG. 20 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the tenth embodiment of the present invention.
  • FIG. 21 is a circuit diagram showing another example of a phase comparator applicable to the synchronous loop circuit according to the present invention.
  • FIG. 22 is a block diagram showing a schematic configuration of a conventional phase-locked loop circuit.
  • FIG. 23 is a graph showing an example of a frequency spectrum of a conventional fractional N type phase locked loop circuit.
  • FIG. 24 is a graph showing a frequency spectrum when the sampling frequency is doubled in the fractional N type phase locked loop circuit as compared with the case of FIG.
  • FIG. 25 is a graph showing a frequency spectrum in the synchronous loop circuit according to the present invention.
  • FIG. 24 is a graph showing a frequency spectrum when the sampling frequency is doubled in the fractional N type phase locked loop circuit as compared with the case of FIG. Other conditions than the sampling frequency in the example of FIG. 24 are set in the same manner as in FIG.
  • the frequency spectrum of the feedback signal is obtained by doubling the sampling frequency so that the noise (noise level) peak is 1 MHz away (the frequency spectrum of the input signal and the feedback signal). Frequency of even-order components).
  • the frequency spectrum in the signal after phase comparison suppresses an increase in quantization noise around the DC component used as the control signal of the voltage controlled oscillator, as shown in FIG. It was found that quantization noise can be reduced without lowering the cutoff frequency.
  • the quantization noise of the direct current component increases on the frequency spectrum in the signal after phase comparison.
  • the frequency spectrum of the signal after phase comparison is obtained by adding the frequency spectrum obtained by subtracting integer order components (0 MHz, 1 MHz, 2 MHz,...) Of the frequency spectrum of the input signal and the feedback signal. Therefore, by doubling the sampling frequency, the noise peak of the feedback signal appears in the frequency of the even-order component in the frequency spectrum of the feedback signal. Therefore, the noise in the frequency of the even-order component is the frequency of the signal after phase comparison. It is presumed that the quantization noise has increased due to the addition of the DC component in the spectrum.
  • the inventor of the present invention has conducted extensive research, and detects not only the rising edge of the input signal and the feedback signal but also the falling edge in the phase comparison, and generates a signal based thereon.
  • the quantization noise of the DC component itself while enjoying the effect of suppressing the increase of the quantization noise around the DC component of the frequency spectrum in the signal after phase comparison by increasing the sampling frequency
  • the present invention was completed by obtaining the knowledge that it is possible.
  • FIG. 25 is a graph showing a frequency spectrum in the synchronous loop circuit according to the present invention.
  • the configuration other than the phase comparator in the example of FIG. 25 is the same as that of FIG. 24, and other conditions are set in the same manner as in FIG.
  • the frequency spectrum of the feedback signal is the same as that in FIG. 24A, so that the illustration is omitted, and only the frequency spectrum of the signal after phase comparison corresponding to FIG.
  • the quantization noise of the DC component of the frequency spectrum in the signal after the phase comparison is doubled even though the same cutoff frequency of the loop filter as in the examples of FIGS. 23 and 24 is used. The degree is reduced.
  • FIG. 25 is compared with FIG. 24B, it is clear that noise is reduced in the entire region including the DC component.
  • the present invention is a combination of two components: making the sampling frequency in the delta-sigma modulator higher than the phase comparison frequency and detecting both rising and falling edges in the input signal and the feedback signal. For the first time, it is possible to obtain an effect that the quantization noise can be effectively attenuated without lowering the cutoff frequency of the loop filter in the synchronous loop circuit.
  • the zero point (the point at which the transfer function applied to noise becomes 0) set according to the coefficient of the delta-sigma modulator is set to match the frequency of the input signal Fin1.
  • the present invention is not limited to this, and for example, the zero point may be set to coincide with the DC component (frequency 0).
  • FIG. 1 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to a first embodiment of the present invention.
  • the synchronous loop circuit according to the present embodiment is an embodiment in a phase locked loop circuit (PLL circuit) including a voltage controlled oscillator (VCO) 1 that synchronizes the phase of the input signal Fin1 and the phase of the feedback signal Fin2 as an output signal generation circuit. It is one of.
  • PLL circuit phase locked loop circuit
  • VCO voltage controlled oscillator
  • the PLL circuit 10A in the present embodiment is configured such that an output signal Fout generated and output by the voltage controlled oscillator 1 is fed back through the feedback loop path PL, and is input as a reference signal from a signal source (not shown).
  • Input signal for example, a digital input signal such as a clock signal
  • Fin1 and the feedback signal Fin2 fed back through the feedback loop path PL are input, and the phase difference between the input signal Fin1 and the feedback signal Fin2 is detected to obtain the phase difference.
  • a phase comparator (double edge type phase comparator) 2 that outputs a corresponding phase difference signal Fp is provided.
  • the phase comparator 2 changes the voltage level of the input signal Fin1 and the feedback signal Fin2 from a predetermined first voltage level (L level) to a second voltage level (H level) higher than the first voltage level (L level).
  • the first state transition (rising) at the time of transition is detected and compared, and the second state transition (falling) from the second voltage level (H level) to the first voltage level (L level).
  • L level predetermined first voltage level
  • H level higher than the first voltage level (L level).
  • the charge pump 5 is connected to the output of the phase comparator 2, and the digital phase difference signal output from the phase comparator 2 is converted into an analog phase difference signal Fp.
  • the PLL circuit 10A includes the loop filter 3 to which the phase difference signal Fp output from the charge pump 5 is input, and generates the control signal Fc by filtering the input phase difference signal Fp.
  • the voltage controlled oscillator 1 is controlled based on the control signal Fc output from the loop filter 3.
  • the voltage controlled oscillator 1 feeds back an output signal (analog output signal) Fout to the phase comparator 2.
  • the feedback loop path PL through which the signal is transmitted to the phase comparator 2 again through the phase comparator 2, the charge pump 5, the loop filter 3, and the voltage controlled oscillator 1 is formed in the PLL circuit 10A.
  • the PLL circuit 10A is provided in the feedback loop path PL, divides the frequency of the output signal Fout by a predetermined frequency division ratio N (N ⁇ 1), and outputs a feedback signal (digital feedback signal) Fin2.
  • a frequency divider 6 is provided.
  • the PLL circuit 10A includes a delta-sigma modulator 4 that performs delta-sigma modulation on the signal of the feedback loop path PL.
  • the sampling frequency fs of the delta sigma modulator 4 is set to a frequency higher than the phase comparison frequency fa (target phase comparison frequency) when the phase of the input signal Fin1 and the phase of the feedback signal Fin2 are synchronized.
  • the frequency divider 6 includes a first frequency divider 61 that divides the frequency of the output signal Fout by a predetermined frequency division ratio N / P (1 ⁇ P ⁇ N), and a first frequency divider 61. And a second frequency divider 62 that divides the signal output from the signal by a frequency dividing ratio P.
  • the delta sigma modulator 4 is configured to use the frequency of the signal output from the first frequency divider 61 as the sampling frequency fs. More specifically, the delta sigma modulator 4 uses the frequency of the signal output from the first frequency divider 61 as the sampling frequency fs, and outputs the frequency division setting signal Fd input from the outside to the delta sigma modulator 4.
  • the frequency division ratio N / P of the first frequency divider 61 is set by performing delta-sigma modulation.
  • the sampling frequency fs of the delta sigma modulator 4 is set to a frequency (P ⁇ fa) higher than the phase comparison frequency fa when the phase of the input signal Fin1 and the phase of the feedback signal Fin2 are synchronized. Therefore, quantization noise near the DC component of the phase difference signal Fp can be reduced.
  • Increasing the sampling frequency fs of the delta sigma modulator 4 increases noise in even-order components of the frequency spectrum.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, thereby detecting DC. Since the component folded back to the component is limited to only the odd-order component of the frequency, an increase in quantization noise in the vicinity of the DC component of the phase difference signal Fp can be suppressed. That is, the frequency spectrum of the phase difference signal output from the charge pump 5 is as shown in FIG. Therefore, the quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3 low.
  • the frequency divider 6 extracts the sampling frequency fs of the delta-sigma modulator 4, and the second frequency divider generates the feedback signal Fin2 by dividing the output signal Fout together with the first frequency divider 61. Since it is divided into the peripheral portion 62, it is possible to easily obtain the sampling frequency fs having a frequency higher than the phase comparison frequency fa while ensuring the frequency division ratio N for outputting the feedback signal Fin2.
  • sampling frequency fs of the delta-sigma modulator 4 can be set higher if the cut-off frequency of the loop filter 3 can be lowered.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the phase comparator in the synchronous loop circuit shown in FIG.
  • the phase comparator 2 in the present embodiment includes a first detection unit 21 that detects a first state transition (rising edge) in the input signal Fin1, and a first state transition (rising edge) in the feedback signal Fin2.
  • a first detection unit 21 that detects a first state transition (rising edge) in the input signal Fin1, and a first state transition (rising edge) in the feedback signal Fin2.
  • a fourth detector 24 For detecting the second state transition (falling) in the input signal Fin1, and detecting the second state transition (falling) in the feedback signal Fin2.
  • the first to fourth detection units 21 to 24 are each configured by a D flip-flop circuit having a clear terminal, and a sufficiently high voltage level (H level) is input to the input terminal D. ing.
  • An input signal Fin1 and a feedback signal Fin2 are input to the clock input terminals of the first detection unit 21 and the second detection unit 22, respectively, and input to the clock input terminals of the third detection unit 23 and the fourth detection unit 24, respectively.
  • An inverted signal of the signal Fin1 and an inverted signal of the feedback signal Fin2 are input.
  • the first detection unit 21 detects the first state transition before the third detection unit 23 and the third detection unit 23 is in the second state before the fourth detection unit 24.
  • the first phase difference signal output unit 25 that outputs the first phase difference signal Up indicating that the phase of the feedback signal Fin2 is delayed from the phase of the input signal Fin1
  • the second detection unit 22 When the first state transition is detected before the first detection unit 21 and when the fourth detection unit 24 detects the second state transition before the third detection unit 23, the phase of the feedback signal Fin2 is the input signal Fin1.
  • a second phase difference signal output unit 26 that outputs a second phase difference signal Down indicating that the phase is advanced.
  • the first and second phase difference signal output units 25 and 26 are each configured by an OR circuit.
  • the input terminal of the first phase difference signal output unit 25 is connected to the output terminal Q of the first detection unit 21 and the third phase difference signal output unit 25.
  • the output terminal Q of the detection unit 23 is connected, and the output terminal Q of the second detection unit 22 and the output terminal Q of the fourth detection unit 24 are connected to the input terminal of the second phase difference signal output unit 26. Yes.
  • the first phase difference signal Up and the second phase difference signal Down output from the first phase difference signal output unit 25 and the second phase difference signal output unit 26 are output as digital phase difference signals (following charge pump 5 Input).
  • the phase comparator 2 is configured such that after either one of the first detection unit 21 and the second detection unit 22 detects the first state transition, either one of the first detection unit 21 or the second detection unit 22 When the first state transition is detected and after any one of the third detection unit 23 and the fourth detection unit 24 detects the second state transition, any of the third detection unit 23 and the fourth detection unit 24
  • the other has a clear unit 27 that returns the first detection unit 21 to the fourth detection unit 24 to the initial values when the second state transition is detected.
  • the clear unit 27 includes a first NAND circuit 28 in which the output terminal Q of the first detection unit 21 and the output terminal Q of the second detection unit 22 are connected to the input terminal, and the output terminal Q of the third detection unit 23.
  • the inverted output of the AND circuit 30 is configured to be input to the clear terminals of the first detection unit 21 to the fourth detection unit 24.
  • the outputs of the output terminals Q of the first detection unit 21 to the fourth detection unit 24 are all at a predetermined first voltage level (L level). Accordingly, the outputs of the first and second phase difference signal output units (OR circuits) 25 and 26 are at L level, and each of the logic circuits 28 to 30 of the clear unit 27 has a second voltage level (L level higher than L level). H level).
  • the first detection unit 21 detects the first state transition (rising) of the input signal Fin1, so that the first detection unit 21 The output of the output terminal Q changes from L level to H level.
  • the output of the first phase difference signal output unit 25 becomes H level, and the first phase difference signal Up rises.
  • the feedback signal Fin2 rises, the output of the output terminal Q of the second detection unit 22 transitions from the L level to the H level.
  • the third detection unit 23 detects the second state transition (falling) of the input signal Fin1
  • the output of the output terminal Q of the third detection unit 23 changes from the L level to the H level.
  • the output of the first phase difference signal output unit 25 becomes H level again, and the first phase difference signal Up rises.
  • the feedback signal Fin2 falls, the output of the output terminal Q of the fourth detection unit 24 changes from the L level to the H level.
  • the L level is output to the AND circuit 30, and therefore the output of the AND circuit 30 changes from the H level to the L level. And transition.
  • the first detection unit 21 to the fourth detection unit 24 are returned to the initial value (L level), and the outputs of the third detection unit 23 and the fourth detection unit 24 transition from the H level to the L level again.
  • the output of the first phase difference signal output unit 25 becomes L level, and the first phase difference signal Up falls.
  • the second phase difference signal output unit 26 When the feedback signal Fin2 is ahead of the input signal Fin1, the second phase difference signal output unit 26 operates in the same manner instead of the first phase difference signal output unit 25 to output the second phase difference signal Down. .
  • phase comparator 2 By configuring the phase comparator 2 as described above, not only the rising of each signal but also the falling can be easily detected.
  • FIG. 3 is a circuit diagram showing a charge pump in the synchronous loop circuit shown in FIG.
  • the charge pump 5 in the present embodiment includes a first current source 51 that supplies current to the output terminal Out in response to the rising of the first phase difference signal Up output from the phase comparator 2, And a second current source 52 that draws the current of the output terminal Out in response to the rising of the second phase difference signal Down output from the phase comparator 2. Further, the charge pump 5 outputs the switch element 53 that connects the output terminal Out and the first current source 51 and the second phase difference signal Down while the first phase difference signal Up is rising. A switch element 54 that connects the terminal Out and the second current source 52 is provided.
  • FIG. 4 is a circuit diagram showing a loop filter in the synchronous loop circuit shown in FIG.
  • the loop filter 3 in the present embodiment is configured by a general low-pass filter, and includes a resistor 31 and a capacitor 32 connected in series to an input terminal, and a capacitor 33 connected in parallel thereto. Has been. The other ends of the capacitors 32 and 33 are grounded.
  • the charge pump 5 During the period in which the first phase difference signal Up rises, current is supplied to the low-pass filter by the charge pump 5, so that the capacitors 32 and 33 are charged and the voltage at the output terminal Out rises, and the second phase difference signal Down.
  • the phase difference signal Fp output from the charge pump 5 is smoothed and output as the control signal Fc.
  • the cut-off frequency of the loop filter 3 is set by the time constant of the resistor 31 and the capacitors 32 and 33.
  • FIG. 5 is a circuit diagram showing a voltage controlled oscillator in the synchronous loop circuit shown in FIG.
  • the voltage controlled oscillator 1 in the present embodiment is a ring oscillator type voltage controlled oscillator.
  • the voltage controlled oscillator 1 receives the control signal Fc, and converts the voltage level of the control signal Fc into current, and an inverter chain that sets the frequency clock of the output signal Out based on the converted current value.
  • Circuit 12 is configured by continuously connecting a plurality of inverters, and the delay decreases as the converted current value increases (the frequency of the output signal Fout increases), and the converted current value.
  • the output signal Fout is output so that the delay increases (the frequency of the output signal Fout decreases) as the signal decreases.
  • FIG. 6 is a circuit diagram showing a delta-sigma modulator in the synchronous loop circuit shown in FIG.
  • the delta sigma modulator 4 in this embodiment calculates the difference between the frequency division setting input signal (Fd) input from the outside and the frequency division setting output signal Fd2 that is a signal after delta sigma modulation.
  • the subtracter 41 to be obtained, the integrator 42 for integrating the difference of the signal obtained by the subtractor 41, the amplifier 43 for amplifying the signal, and the amplified value is added to or subtracted from the frequency division setting output signal Fd2.
  • the delta-sigma modulator performs a sampling operation at a frequency (P / N ⁇ Fout) based on the signal output from the first frequency divider 61. Further, in the present embodiment, an amplifier 47 is provided for amplifying the output value of the integrator 45 and further subtracting it from the signal difference in the subtractor 41.
  • the transfer function of such a delta sigma modulator 4 is as follows, assuming that the amplification factor of the amplifier 43 is c 1 , the amplification factor of the amplifier 47 is g 1 , the quantization noise of the quantizer 46 is R, and the input signal voltage is Vin. As shown.
  • the value of z (that is, the frequency domain) at which the denominator of the R term in the above formula (1) is 0 is called a zero point.
  • the quantization noise in the vicinity of the input signal Fin1 is reduced by setting the coefficient of the above expression (1) so that the zero point becomes the frequency of the input signal Fin1 (1 MHz in the present embodiment) in the feedback signal Fin2. Can do.
  • the position of the zero point is not limited to this.
  • the coefficient of the above equation (1) may be set so that the zero point is located in the DC component (that is, 0 MHz).
  • FIG. 7 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the first embodiment of the present invention.
  • the same reference numerals are given to the same components as those in the first embodiment, and the description thereof is omitted.
  • the difference of the PLL circuit 10B in this modification from the first embodiment is that it is provided in the feedback loop path PL instead of the frequency divider 6 in the first embodiment, and the frequency of the output signal Fout is set to a predetermined frequency division ratio N.
  • a first frequency divider 63 that divides by (N ⁇ 1) and outputs a feedback signal Fin2 is provided outside the feedback loop path PL, and the frequency of the output signal Fout is set to a predetermined frequency division ratio N / P (1 ⁇ P ⁇ N), and the delta sigma modulator 4 is configured to use the frequency of the signal output from the second divider 64 as the sampling frequency fs. It is that you are.
  • the delta sigma modulator 4 uses the frequency of the signal output from the second frequency divider 64 as the sampling frequency fs, and receives the external frequency division setting signal Fd input to the delta sigma modulator 4.
  • the frequency division ratio N / P of the first frequency divider 63 is set by performing delta-sigma modulation.
  • FIG. 8 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the second embodiment of the present invention.
  • the same components as those in the second embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the difference of the PLL circuit 10C in the present embodiment from the second embodiment is that the digital phase difference output from the phase comparator 2 instead of the loop filter 3 constituted by the analog circuits of the first and second embodiments.
  • a digital loop filter 3C for directly filtering the signal is provided, and the delta-sigma modulator 4 uses the frequency P ⁇ fa of the signal output from the second divider 64 as the sampling frequency for the digital signal output from the digital loop filter 3C. It is configured to output a bit-compressed digital signal by performing delta-sigma modulation using it as fs.
  • the PLL circuit 10 ⁇ / b> C includes a digital / analog converter 8 that converts the digital signal output from the delta sigma modulator 4 into an analog signal and generates the control signal Fc of the voltage controlled oscillator 1.
  • the sampling frequency fc in the delta-sigma modulator 4 is also obtained in the PLL circuit 10C including the delta-sigma modulation type digital-analog conversion circuit including the digital loop filter 3C, the delta-sigma modulator 4, and the digital-analog converter 8. It can be set higher than the phase comparison frequency fa.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • An increase in quantization noise in the vicinity of the DC component of the phase difference signal (the signal output from the phase difference comparator 2) can be suppressed. That is, the frequency spectrum of the phase difference signal output from the digital-analog converter 8 is as shown in FIG. Therefore, quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3C low.
  • the input of the voltage controlled oscillator 1 can be set to a plurality of orders according to the number of output bits of the delta-sigma modulator 4, more accurate control can be performed.
  • the PLL circuit 10C of the present embodiment includes the digital-analog converter 8, and the digital-analog converter 8 includes a circuit having a filter effect.
  • the frequency division ratio N / P of the second frequency divider 64 that sets the sampling frequency fc of the delta sigma modulator 4 is set to be smaller (the value of P is larger), and the sampling frequency fc is set to a higher frequency. It is also possible to set to.
  • the operation clock of the digital loop filter 3C is also obtained from the second frequency divider 64 (that is, the operation clock of the digital loop filter 3C is set higher than the phase comparison frequency fa).
  • the operation clock of the digital loop filter 3C may be obtained from the first frequency divider 63 or may be obtained from another frequency divider output or the like.
  • FIG. 9 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the second embodiment of the present invention.
  • the same reference numerals are given to the same components as those in the second embodiment, and the description thereof is omitted.
  • the difference of the PLL circuit 10D in the present modification from the second embodiment is that, instead of the first frequency divider 63 and the second frequency divider 64 in the second embodiment, the same as the PLL circuit 10A in the first embodiment.
  • a frequency divider 6 that is provided in the feedback loop path PL and divides the frequency of the output signal Fout by a predetermined frequency division ratio N (N ⁇ 1) and outputs the feedback signal Fin2.
  • the frequency divider 6 is output from the first frequency divider 61 that divides the frequency of the output signal Fout by a predetermined frequency division ratio N / P (1 ⁇ P ⁇ N), and the first frequency divider 61. And a second frequency divider 62 that divides the signal by a frequency dividing ratio P.
  • the delta sigma modulator 4 is configured to use the frequency of the signal output from the first frequency divider 61 as the sampling frequency fs. More specifically, the delta sigma modulator 4 performs delta sigma modulation on the digital signal output from the digital loop filter 3C using the frequency of the signal output from the first frequency divider 61 as the sampling frequency fs. It is configured to output a bit-compressed digital signal.
  • the frequency divider 6 extracts the sampling frequency fs of the delta sigma modulator 4, and the second frequency divider 26 generates the feedback signal Fin2 by dividing the output signal Fout together with the first frequency divider 61. Since it is divided into the frequency divider 62, it is possible to easily obtain the sampling frequency fs having a frequency higher than the phase comparison frequency fa while ensuring the frequency division ratio N for outputting the feedback signal Fin2.
  • FIG. 10 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the third embodiment of the present invention.
  • the same components as those in the second embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the difference of the PLL circuit 10E in this embodiment from the second embodiment is that the output of the delta-sigma modulator 4 is directly input instead of the digital-analog converter 8 and the voltage-controlled oscillator 1 of the second embodiment. That is, an oscillator 1E is provided.
  • the signal output from the delta sigma modulator 4 becomes the control signal Fc of the digital control oscillator 1E.
  • the entire PLL circuit 10E can be digitized, so that the PLL circuit can be realized by a CMOS process, and miniaturization and high performance can be achieved.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • An increase in quantization noise in the vicinity of the DC component of the phase difference signal (signal output from the phase comparator 2) can be suppressed. That is, the frequency spectrum of the control signal Fc output from the delta sigma modulator 4 is as shown in FIG. Therefore, quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3C low.
  • FIG. 11 is a circuit diagram showing a configuration of a digitally controlled oscillator in the synchronous loop circuit shown in FIG.
  • the digitally controlled oscillator 1E is an LC having a plurality of MOS varactors (variable capacitance diodes) 13 and an oscillation coil 14 connected in parallel (the number corresponding to the number of output bits of the delta-sigma modulator 4).
  • An oscillation circuit and a MOS transistor pair 15 forming a negative resistance of the LC resonance circuit are provided.
  • the digital output (L level or H level) of each bit of the delta sigma modulator 4 is input to each input of the MOS varactor 13.
  • Each MOS varactor 13 increases the bias voltage by decreasing the capacitance when the digital input value is 0, and decreases the bias voltage by increasing the capacitance when the digital input value is 1. Such an operation is performed by each MOS varactor 13, whereby the output voltage is finely controlled. Thus, the frequency of the output signal Fout due to resonance with the oscillation coil 14 is finely controlled in accordance with the output voltage of the MOS varactor 13.
  • a frequency divider 6 may be provided which is provided in the feedback loop path PL and divides the frequency of the output signal Fout by a predetermined frequency division ratio N (N ⁇ 1) and outputs the feedback signal Fin2.
  • FIG. 12 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the fourth embodiment of the present invention.
  • the PLL circuit 10F in the present embodiment is different from the second embodiment in that there is no second divider 64 in the second embodiment, and the delta-sigma modulator 4 is a signal between the signal source and the phase comparator 2. It is provided in the input path PI, and is configured to delta-sigma modulate the signal Fin0 input from the signal source using a frequency larger than the frequency of the signal output from the delta-sigma modulator 4 as the sampling frequency fs. .
  • the PLL circuit 10F is provided in the signal input path PI, and divides by a predetermined frequency dividing ratio Q (Q ⁇ 1) and outputs an input signal Fin1 (input signal frequency divider) 9.
  • the input signal divider 9 includes a first frequency divider 91 that divides the frequency of the input signal Fin1 by a predetermined frequency division ratio Q / P (1 ⁇ P ⁇ Q), and a first frequency divider And a second frequency divider that divides the signal output from 91 by the frequency dividing ratio P.
  • the delta sigma modulator 4 performs delta sigma modulation on the frequency division setting signal Fd input to the delta sigma modulator 4 using the frequency of the signal output from the first frequency divider 91 as the sampling frequency fs. Accordingly, the frequency division ratio Q / P of the first frequency divider 91 may be set.
  • the input signal divider 9 extracts the sampling frequency fs of the delta-sigma modulator 4, and the phase divider by dividing the signal Fin0 from the signal source together with the first divider 91. 2 is divided into a second frequency divider 92 that generates an input signal Fin1 serving as a reference signal. Therefore, a fine frequency division with respect to the input signal Fin1 is ensured by securing a frequency division ratio Q for outputting the input signal Fin1.
  • the sampling frequency fs having a frequency higher than the phase comparison frequency fa (frequency of the input signal) can be easily obtained while enabling the ratio design.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • An increase in quantization noise near the DC component of the phase difference signal Fp can be suppressed. That is, the frequency spectrum of the input signal Fin1 output from the input signal frequency divider 9 is as shown in FIG. Therefore, the quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3 low.
  • FIG. 13 is a circuit diagram showing a schematic configuration in a modified example of the synchronous loop circuit according to the fourth embodiment of the present invention.
  • the same components as those in the fourth embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the difference of the PLL circuit 10G in this modification from the fourth embodiment is that it is provided in the signal input path PI instead of the frequency divider 9 in the fourth embodiment as in the modification of the first embodiment, and the signal source
  • the first frequency divider 93 that divides the frequency of the signal Fin0 from the first input signal Fin1 by dividing the frequency of the signal Fin0 by a predetermined frequency division ratio Q (Q ⁇ 1), and is provided outside the signal input path PI.
  • a second frequency divider 94 that divides the frequency of the signal Fin0 by a predetermined frequency division ratio Q / P (1 ⁇ P ⁇ Q).
  • the delta sigma modulator 4 is configured to use the frequency of the signal output from the second frequency divider 94 as the sampling frequency fs.
  • the second frequency divider 94 that extracts the sampling frequency fs of the delta-sigma modulator 4 from the signal Fin0 from the signal source is provided outside the signal input path PI, the frequency dividing ratio for outputting the input signal Fin1 is provided.
  • a sampling frequency having a frequency higher than the phase comparison frequency fa can be easily obtained while securing Q.
  • FIG. 14 is a circuit diagram showing a schematic configuration in a synchronous loop circuit according to a fifth embodiment of the present invention.
  • the PLL circuit 10H in the present embodiment is different from the fourth embodiment in that an n-bit digital signal Fn having a frequency set by a direct digital synthesizer (DDS) or the like is supplied to the delta-sigma modulator 4 as a signal from a signal source. It is configured to be input.
  • DDS direct digital synthesizer
  • the delta sigma modulator 4 performs delta sigma modulation which bit-compresses the input n-bit digital signal FDn into 1 bit, and outputs the input signal Fin1.
  • the sampling frequency is set to a value higher than the frequency of the input signal Fin1 by the frequency division setting signal Fd from the outside.
  • the sampling frequency fs having a frequency higher than the phase comparison frequency fa (frequency of the input signal) can be easily obtained.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • FIG. 15 is a circuit diagram showing a schematic configuration of a synchronous loop circuit according to the sixth embodiment of the present invention.
  • the PLL circuit 10I in this embodiment is different from the fifth embodiment in that an analog signal such as a sine wave is input to the delta sigma modulator 4 as a signal from a signal source.
  • phase comparator 2 If an analog signal is directly input to the phase comparator 2 as the input signal Fin1 and binarized (outputs a digital phase difference signal), information in the amplitude direction in the analog signal is lost, which may cause a duty shift.
  • the noise of the phase comparator 2 may cause deterioration of noise. Therefore, by inputting an analog signal to the delta-sigma modulator 2 and performing bit compression to convert it to a 1-bit modulated wave, it is possible to prevent the above-described duty deviation and noise deterioration.
  • the delta sigma modulator 4 performs delta sigma modulation to compress the input n-bit digital signal Fn into 1 bit, and outputs the input signal Fin1.
  • the sampling frequency is set to a value higher than the frequency of the input signal Fin1 by the frequency division setting signal Fd from the outside.
  • the sampling frequency fs having a frequency higher than the phase comparison frequency fa (frequency of the input signal) can be easily obtained.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • An increase in quantization noise near the DC component of the phase difference signal Fp can be suppressed. That is, the frequency spectrum of the input signal Fin1 output from the delta sigma modulator 4 is as shown in FIG. Therefore, the quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3 low.
  • a synchronous loop circuit according to a seventh embodiment of the present invention will be described.
  • PLL phase locked loop
  • DLL delay locked loop
  • FIG. 16 is a circuit diagram showing a schematic configuration in a synchronous loop circuit according to a seventh embodiment of the present invention.
  • the same components as those in the fourth embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the difference of the DLL circuit 20A in the present embodiment from the fourth embodiment is that the frequency divider 63 does not exist in the period loop path PL (the output signal Fout becomes the feedback signal Fin2 as it is), and the phase with respect to the input signal Fin1 is looped.
  • the variable delay device 7 for outputting the output signal Fout delayed based on the control signal Fc output from the filter 3 is provided.
  • the input signal frequency divider 9 extracts the sampling frequency fs of the delta sigma modulator 4, and the first frequency division unit 91 and the signal Fin0 from the signal source. Since the input signal Fin1 is divided into the second frequency dividing unit 92 that generates the input signal Fin1 that becomes the reference signal of the phase comparator 2, the frequency dividing ratio Q for outputting the input signal Fin1 is secured and the input signal Fin1 is obtained. On the other hand, it is possible to easily obtain a sampling frequency fs having a frequency higher than the phase comparison frequency fa (frequency of the input signal) while enabling a fine division ratio design.
  • the phase comparator 2 detects not only the rising of each signal but also the falling, so that the component folded back to the DC component is limited to only the odd-order component of the frequency.
  • An increase in quantization noise near the DC component of the phase difference signal Fp can be suppressed. That is, the frequency spectrum of the input signal Fin1 output from the input signal frequency divider 9 is as shown in FIG. Therefore, the quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3 low.
  • FIG. 17 is a circuit diagram showing a schematic configuration of a variable delay device in the synchronous loop circuit shown in FIG.
  • the variable delay device 7 includes Q delay elements 71-1, 71-2,..., 71-Q connected in series with each other (Q is an integer of 2 or more).
  • the input clocks Fin1-1, Fin1-2,... Fin1-Q are sequentially delayed by the Q delay elements 71-1, 71-2,.
  • Q delay clocks Fout-1, Fout-2,..., Fout-Q are output from the respective delay elements 71-1, 71-2,.
  • the delay times of the delay elements 71-1, 71-2,..., 71-Q are Tp
  • the delay elements 71-1, 71-2,..., 71-Q are configured such that their respective delay times change according to the voltage of the control signal Fc.
  • the sequentially output delay clocks Fout-1, Fout-2,..., Fout-Q become the output signal Fout.
  • FIG. 18 to 20 are circuit diagrams showing a schematic configuration in the synchronous loop circuit according to the eighth to tenth embodiments of the present invention.
  • the DLL circuit 20B of the eighth embodiment shown in FIG. 18 is obtained by replacing the configuration of the feedback loop path PL of the PLL circuit 10G shown in FIG. 13 with the configuration of the DLL circuit 20A shown in FIG.
  • the DLL circuit 20C of the ninth embodiment shown in FIG. 19 is obtained by replacing the configuration of the feedback loop path PL of the PLL circuit 10H shown in FIG. 14 with the configuration of the DLL circuit 20A shown in FIG.
  • the DLL circuit 20D of the tenth embodiment shown in FIG. 20 is obtained by replacing the configuration of the feedback loop path PL of the PLL circuit 10I shown in FIG. 15 with the configuration of the DLL circuit 20A shown in FIG.
  • the frequency spectrum of the input signal Fin1 output from the first frequency divider 93 or the delta-sigma modulator 4 is as shown in FIG. Therefore, the quantization noise can be effectively attenuated without setting the cut-off frequency of the loop filter 3 low.
  • phase comparator 2 using the D flip-flop is illustrated as a phase comparator for detecting the rising and falling of the input signal Fin1 and the feedback signal Fin2.
  • the present invention is not limited to this as long as the rising and falling edges of the signal are detected.
  • FIG. 21 is a circuit diagram showing another example of a phase comparator applicable to the synchronous loop circuit according to the present invention.
  • the phase comparator 2B shown in FIG. 21 detects the first state transition (rising edge) of one of the input signal Fin1 and the feedback signal Fin2, and then the first of the other of the input signal Fin1 and the feedback signal Fin2. Either the input signal Fin1 or the feedback signal Fin2 until the state transition (rising edge) is detected and after the second state transition (falling) of either the input signal Fin1 or the feedback signal Fin2 is detected Until the other second state transition (falling) is detected, a phase difference signal Fp indicating that a phase difference has occurred is output.
  • the phase comparator 2B includes an XOR circuit 2B1 to which the input signal Fin1 and the feedback signal Fin2 are input to the input terminal, and an inverter 2B2 connected to the output terminal of the XOR circuit 2B1, and the XOR circuit 2B1
  • the first phase difference signal Up is output from the output terminal
  • the second phase difference signal Down is output from the output terminal of the inverter 2B2.
  • the output of the XOR circuit 2B1 that is, the first phase difference signal Up is at the L level, but the inverted output thereof.
  • the second phase difference signal Down is at H level.
  • the input signal Fin1 rises and transitions to a second voltage level (H level) higher than the first voltage level.
  • the XOR circuit 2B1 changes from the L level to the H level, the first phase difference signal Up becomes the H level, and the second phase difference signal Down that is the inverted output thereof becomes the L level (for example, in the first embodiment, Current is supplied to the loop filter 3 in the charge pump 5). Thereafter, since the feedback signal Fin2 transitions from the L level to the H level, both the inputs of the XOR circuit 2B1 become the H level and the output becomes the L level. Therefore, the first phase difference signal Up becomes L level and the second phase difference signal Down becomes H level (for example, in the first embodiment, current is drawn from the loop filter 3 in the charge pump 5).
  • phase comparator 2B By adopting such a phase comparator 2B, not only the rising of each signal but also the falling can be easily detected with a simple configuration.
  • the synchronous loop circuit of the present invention is useful for effectively attenuating quantization noise without lowering the cut-off frequency of the loop filter.

Abstract

　ループフィルタのカットオフ周波数を低くさせなくても量子化ノイズを有効に減衰させることができる同期ループ回路を提供する。位相比較器(2)は、入力信号(Fin1)およびフィードバック信号(Fin2)の電圧レベルが所定の第１の電圧レベルから第１の電圧レベルより高い第２の電圧レベルへ遷移したときの第１の状態遷移をそれぞれ検出して比較するとともに第２の電圧レベルから第１の電圧レベルへの第２の状態遷移をそれぞれ検出して比較するよう構成されており、デルタシグマ変調器(4)のサンプリング周波数(fs)が、入力信号(Fin1)の位相とフィードバック信号(Fin2)の位相とが同期した場合の位相比較周波数(fa)より高い周波数に設定されている。

Description

同期ループ回路
　本発明は、周波数シンセサイザ等に用いられる位相同期ループ（ＰＬＬ）回路やデータ通信等に用いられる遅延同期ループ（ＤＬＬ）を含む同期ループ回路に関する。
　信号源からの入力信号と帰還ループ径路を通じてフィードバックされたフィードバック信号との位相を同期させて所望の出力信号を出力する同期ループ回路が知られている。例えば、周波数シンセサイザ等に用いられる位相同期ループ回路としては、以下のような構成が知られている（例えば特許文献１参照）。
　図２２は従来の位相同期ループ回路の概略構成を示すブロック図である。図２２に示す同期ループ回路１００は、出力信号を出力する電圧制御発振器１０１と、入力信号（基準信号）Ｆｉｎ１の位相とフィードバック信号Ｆｉｎ２の位相とを比較し、位相差に応じた信号を出力する位相比較器１０２と、位相比較器１０２から出力された信号に基づいて電圧制御発振器１０１の制御信号を生成するチャージポンプ１０５と、チャージポンプ１０５から出力された制御信号を平滑化し、平滑化した制御信号Ｆｃを電圧制御発振器１０１に入力するループフィルタ１０３と、出力信号Ｆｏｕｔを分周してフィードバック信号Ｆｉｎ２を生成する分周器１０６とを有している。位相同期ループ回路は、上記のような構成を有することにより、基準信号である入力信号Ｆｉｎ１より高い周波数の出力信号Ｆｏｕｔを得ることができるものである。
　また、分周器１０６の分周比を設定する際に不要な周波数成分（スプリアス）が生じるのを防止するため、外部から入力される分周設定信号に対してデルタシグマ変調をかけ分周器の分周比を設定するデルタシグマ変調器をさらに備えたフラクショナルＮ型の位相同期ループ回路も知られている。このようなデルタシグマ変調器を用いることにより、スプリアスの発生を防止しつつ分周器の細かい分周比設定を行うことができる。従来においては、デルタシグマ変調におけるサンプリング周波数として、分周器により分周された出力信号（すなわちフィードバック信号）の周波数（入力信号の位相とフィードバック信号の位相とが同期した場合の位相比較周波数）が用いられている。
特許第３８５２９３９号公報
　ここで、図２３は従来のフラクショナルＮ型の位相同期ループ回路の周波数スペクトラムの例を示すグラフである。図２３の例においては、入力信号の周波数を１ＭＨｚとし、分周比を６４とした場合のフィードバック信号の周波数スペクトラム（図２３（ａ））およびチャージポンプから出力された信号の周波数スペクトラム（図２３（ｂ））が示されている。このとき、電圧制御発振器１０１から出力される出力信号Ｆｏｕｔの周波数は６４ＭＨｚである。図２３（ａ）に示されるように、フィードバック信号Ｆｉｎ２の周波数は、入力信号Ｆｉｎ１の周波数と等しくなるため、フィードバック信号Ｆｉｎ２の周波数スペクトラムは、入力信号Ｆｉｎ１の周波数である１ＭＨｚから離れる（大きくなるまたは小さくなる）ほどノイズ（雑音レベル）が増加し、５００ｋＨｚ離れた周波数（入力信号Ｆｉｎ１の周波数の１／２倍の周波数分だけ増減された周波数）でノイズがピークとなることが分かる。このノイズは、デルタシグマ変調器によって発生する量子化ノイズと推察される。
　ここで、入力信号Ｆｉｎ１の多くは、矩形波であるため、基本周波数成分と奇数次高調波成分との和で構成されている。また、位相比較器１０２は、２つの信号を乗算して位相差を検出するように構成されているため、チャージポンプ１０５から出力された（位相比較後の）信号の周波数スペクトラムは、２つの信号の和の成分と差の成分を含んだ周波数スペクトラムとなる。以上より、電圧制御発振器１０１の制御信号Ｆｃとして用いられる直流成分（周波数０ＭＨｚ近傍）の周波数スペクトラムは、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の周波数スペクトラムの整数次成分（０ＭＨｚ、１ＭＨｚ、２ＭＨｚ、…）同士を差し引いた周波数スペクトラムが足し合わされたものとなる（乗算効果）ため、結果として、位相比較後の信号の周波数スペクトラムは、フィードバック信号Ｆｉｎ２の周波数スペクトラムが１ＭＨｚ分低域側へシフトしたような周波数スペクトラムとして表れる。
　このため、位相比較後の信号の周波数スペクトラムにおいては、ノイズのピーク周波数も一緒に低域側へシフトしてしまい、電圧制御発振器１０１の制御信号Ｆｃとして用いられる直流成分周辺のノイズが増大し、しかも周波数増加に対するそのノイズの増加量が急峻であるため、チャージポンプ１０５から出力された信号をフィルタリングするループフィルタ１０３のカットオフ周波数を十分に低くしないと、このような量子化ノイズを確実に減衰させることができないという問題がある。一方で、カットオフ周波数を低くし過ぎると、ループフィルタ１０３を構成する抵抗や容量素子のサイズが大きくなり、ループフィルタ１０３が大型化する問題や入力信号Ｆｉｎ１とフィードバック信号Ｆｉｎ２とが同期するまでの時間（ロックアップ時間）が長くなってしまう問題が生じ得る。
　本発明は、以上のような課題を解決すべくなされたものであり、ループフィルタのカットオフ周波数を低くさせなくても量子化ノイズを有効に減衰させることができる同期ループ回路を提供することを目的とする。
　本発明に係る同期ループ回路は、信号源からの入力信号と帰還ループ径路を通じてフィードバックされたフィードバック信号とが入力され、前記入力信号と前記フィードバック信号との位相差を検出して前記位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号をフィルタリングして制御信号を生成するループフィルタと、前記制御信号に基づいて出力信号を生成して出力するとともに、前記帰還ループ経路を介して前記出力信号をフィードバックする出力信号生成回路と、前記信号源と前記位相比較器との間の信号入力経路または前記帰還ループ径路の信号をデルタシグマ変調するデルタシグマ変調器とを備え、前記位相比較器は、前記入力信号および前記フィードバック信号の電圧レベルが所定の第１の電圧レベルから前記第１の電圧レベルより高い第２の電圧レベルへ遷移したときの第１の状態遷移をそれぞれ検出して比較するとともに前記第２の電圧レベルから前記第１の電圧レベルへの第２の状態遷移をそれぞれ検出して比較するよう構成されており、前記デルタシグマ変調器のサンプリング周波数が、前記入力信号の位相と前記フィードバック信号の位相とが同期した場合の位相比較周波数より高い周波数に設定されているものである。
　上記構成によれば、デルタシグマ変調器のサンプリング周波数が入力信号の位相と前記フィードバック信号の位相とが同期した場合の位相比較周波数より高い周波数に設定されているため、位相差信号の直流成分近傍の量子化ノイズを低減させることができる。デルタシグマ変調器のサンプリング周波数を高くすることにより、周波数スペクトラムの偶数次成分におけるノイズが高くなるが、位相比較器において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号の直流成分近傍の量子化ノイズの増大を抑制することができる。従って、ループフィルタのカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　前記デルタシグマ変調器のサンプリング周波数ｆｓは、前記位相比較周波数ｆｐに対する前記サンプリング周波数ｆｓの比Ｐ＝ｆｓ／ｆｐを用いて、１＜Ｐ＜３で示される範囲の周波数であってもよい。これにより、フィードバック信号における量子化ノイズのピークが周波数の偶数次成分側に位置し、奇数次成分が低くなるため、位相比較器により直流成分に折り返されるノイズをより低くすることができる。
　さらに、前記デルタシグマ変調器のサンプリング周波数ｆｓは、前記位相比較周波数ｆｐの２倍の周波数であってもよい。これにより、フィードバック信号における量子化ノイズのピークが周波数の偶数次成分に位置し、奇数次成分が低くなるため、位相比較器により直流成分に折り返されるノイズをより低くすることができる。
　前記同期ループ回路は、前記帰還ループ経路に設けられ、前記出力信号の周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号を出力する分周器をさらに備え、前記分周器は、前記出力信号の周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ＜Ｎ）で分周する第１分周部と、前記第１分周部から出力される信号を分周比Ｐで分周する第２分周部とを有し、前記デルタシグマ変調器は、前記第１分周部から出力される信号の周波数をサンプリング周波数として用いるよう構成されていてもよい。これにより、分周器がデルタシグマ変調器のサンプリング周波数を取り出す第１分周部と、第１分周部とともに出力信号を分周してフィードバック信号を生成する第２分周部とに分けられるため、フィードバック信号を出力するための分周比Ｎを確保しつつ、位相比較周波数より高い周波数を有するサンプリング周波数を容易に得ることができる。
　前記同期ループ回路は、前記帰還ループ経路に設けられ、前記出力信号の周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号を出力する第１分周器と、前記帰還ループ経路外に設けられ、前記出力信号の周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ＜Ｎ）で分周する第２分周器とをさらに備え、前記デルタシグマ変調器は、前記第２分周器から出力される信号の周波数をサンプリング周波数として用いるよう構成されていてもよい。これにより、帰還ループ経路外において出力信号からデルタシグマ変調器のサンプリング周波数を取り出す第２分周器が設けられるため、フィードバック信号を出力するための分周比Ｎを確保しつつ、位相比較周波数より高い周波数を有するサンプリング周波数を容易に得ることができる。
　前記同期ループ回路は、前記信号入力経路に設けられ、所定の分周比Ｑ（Ｑ≧１）で分周して前記入力信号を出力する分周器をさらに備え、前記分周器は、前記入力信号の周波数を所定の分周比Ｑ／Ｐ（１＜Ｐ＜Ｑ）で分周する第１分周部と、前記第１分周部から出力される信号をＰで分周する第２分周部とを有し、前記デルタシグマ変調器は、当該デルタシグマ変調器に入力される分周設定信号を前記第１分周部から出力される信号の周波数をサンプリング周波数として用いてデルタシグマ変調することにより、第１分周部の前記分周比Ｑ／Ｐを設定するよう構成されていてもよい。これにより、分周器がデルタシグマ変調器のサンプリング周波数を取り出す第１分周部と、第１分周部とともに信号源からの信号を分周して位相比較器の基準信号となる入力信号を生成する第２分周部とに分けられるため、入力信号を出力するための分周比Ｑを確保しつつ、位相比較周波数より高い周波数を有するサンプリング周波数を容易に得ることができる。
　前記デルタシグマ変調器は、前記信号入力経路に設けられ、前記信号源から入力される信号を前記デルタシグマ変調器から出力される信号の周波数より大きい周波数をサンプリング周波数として用いてデルタシグマ変調するよう構成されていてもよい。これにより、フィードバック信号を出力するための分周比Ｑを確保しつつ、位相比較周波数より高い周波数を有するサンプリング周波数を容易に得ることができる。
　前記出力信号生成回路は、前記制御信号に応じて前記出力信号の出力周波数を制御し、前記入力信号の位相と前記フィードバック信号の位相とを同期させるよう構成されていてもよい。これにより、上記効果を有する位相同期ループ回路を容易に実現することができる。
　前記出力信号生成回路は、前記入力信号に対する位相を前記制御信号に基づいて遅延させた前記出力信号を出力するよう構成されていてもよい。これにより、上記効果を有する遅延同期ループ回路を容易に実現することができる。
　前記位相比較器は、前記入力信号における前記第１の状態遷移を検出する第１検出部と、前記フィードバック信号における前記第１の状態遷移を検出する第２検出部と、前記入力信号における前記第２の状態遷移を検出する第３検出部と、前記フィードバック信号における前記第２の状態遷移を検出する第４検出部と、前記第１検出部が前記第３検出部より先に前記第１の状態遷移を検出した場合および前記第３検出部が前記第４検出部より先に前記第２の状態遷移を検出した場合に前記フィードバック信号の位相が前記入力信号の位相より遅れていることを示す第１位相差信号を出力する第１位相差信号出力部と、前記第２検出部が前記第１検出部より先に前記第１の状態遷移を検出した場合および前記第４検出部が前記第３検出部より先に前記第２の状態遷移を検出した場合に前記フィードバック信号の位相が前記入力信号の位相より進んでいることを示す第２位相差信号を出力する第２位相差信号出力部と、前記第１検出部および前記第２検出部の何れか一方が前記第１の状態遷移を検出した後、前記第１検出部および前記第２検出部の何れか他方が前記第１の状態遷移を検出した場合および前記第３検出部および前記第４検出部の何れか一方が前記第２の状態遷移を検出した後、前記第３検出部および前記第４検出部の何れか他方が前記第２の状態遷移を検出した場合に前記第１検出部乃至第４検出部を初期値に戻すクリア部とを有していてもよい。これにより、位相比較器において各信号の立ち上がりだけでなく立ち下がりを容易に検出することができる。
　前記位相比較器は、前記入力信号および前記フィードバック信号の何れか一方の前記第１の状態遷移を検出してから前記入力信号および前記フィードバック信号の何れか他方の前記第１の状態遷移を検出するまでの間、および、前記入力信号および前記フィードバック信号の何れか一方の前記第２の状態遷移を検出してから前記入力信号および前記フィードバック信号の何れか他方の前記第２の状態遷移を検出するまでの間、位相差が生じていることを示す位相差信号を出力するよう構成されていてもよい。これにより、簡単な構成で各信号の立ち上がりだけでなく立ち下がりを容易に検出することができる。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明は以上に説明したように構成され、ループフィルタのカットオフ周波数を低くさせなくても量子化ノイズを有効に減衰させることができるという効果を奏する。
図１は本発明の第１実施形態に係る同期ループ回路の概略構成を示す回路図である。 図２は図１に示す同期ループ回路における位相比較器の概略構成を示す回路図である。 図３は図１に示す同期ループ回路におけるチャージポンプを示す回路図である。 図４は図１に示す同期ループ回路におけるループフィルタを示す回路図である。 図５は図１に示す同期ループ回路における電圧制御発振器を示す回路図である。 図６は図１に示す同期ループ回路におけるデルタシグマ変調器を示す回路図である。 図７は本発明の第１実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。 図８は本発明の第２実施形態に係る同期ループ回路の概略構成を示す回路図である。 図９は本発明の第２実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。 図１０は本発明の第３実施形態に係る同期ループ回路の概略構成を示す回路図である。 図１１は図１０に示す同期ループ回路におけるデジタル制御発振器の構成を示す回路図である。 図１２は本発明の第４実施形態に係る同期ループ回路の概略構成を示す回路図である。 図１３は本発明の第４実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。 図１４は本発明の第５実施形態に係る同期ループ回路における概略構成を示す回路図である。 図１５は本発明の第６実施形態に係る同期ループ回路における概略構成を示す回路図である。 図１６は本発明の第７実施形態に係る同期ループ回路における概略構成を示す回路図である。 図１７は図１６に示す同期ループ回路における可変遅延器の概略構成を示す回路図である。 図１８は本発明の第８実施形態に係る同期ループ回路における概略構成を示す回路図である。 図１９は本発明の第９実施形態に係る同期ループ回路における概略構成を示す回路図である。 図２０は本発明の第１０実施形態に係る同期ループ回路における概略構成を示す回路図である。 図２１は本発明に係る同期ループ回路に適用可能な位相比較器の他の例を示す回路図である。 図２２は従来の位相同期ループ回路の概略構成を示すブロック図である。 図２３は従来のフラクショナルＮ型の位相同期ループ回路の周波数スペクトラムの例を示すグラフである。 図２４はフラクショナルＮ型の位相同期ループ回路において、図２３の場合に比べてサンプリング周波数を２倍にした場合の周波数スペクトラムを示すグラフである。 図２５は本発明に係る同期ループ回路における周波数スペクトラムを示すグラフである。
　以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
　＜発明の概要＞
　まず、本発明の概要について説明する。前述したとおり、従来の同期ループ回路においては、位相比較器からチャージポンプを経て出力された信号の周波数スペクトラムが、直流成分近傍にデルタシグマ変調器の量子化ノイズのピークが表れることが問題であった。これに対する解決策として、本発明の発明者は、デルタシグマ変調器のサンプリング周波数をフィードバック信号の周波数（入力信号とフィードバック信号とが同期した場合の位相比較周波数）より高くすることを思考した。図２４はフラクショナルＮ型の位相同期ループ回路において、図２３の場合に比べてサンプリング周波数を２倍にした場合の周波数スペクトラムを示すグラフである。図２４の例におけるサンプリング周波数以外の他の条件については、図２３と同様に設定されている。
　図２４（ａ）に示されるように、フィードバック信号の周波数スペクトラムは、サンプリング周波数を２倍にすることにより、ノイズ（雑音レベル）のピークが１ＭＨｚ離れた周波数（入力信号およびフィードバック信号の周波数スペクトラムの偶数次成分の周波数）に表れる。これにより、位相比較後の信号における周波数スペクトラムは、図２４（ｂ）に示されるように、電圧制御発振器の制御信号として用いられる直流成分周辺における量子化ノイズの高まりが抑えられることとなり、ループフィルタのカットオフ周波数を低くしなくても量子化ノイズを低減させることができるという知見が得られた。
　ところが、単にサンプリング周波数を２倍にした場合、位相比較後の信号における周波数スペクトラムにおいて直流成分（周波数０ＭＨｚ近傍）の量子化ノイズがかえって増えてしまうという問題が生じることが分かった。前述したとおり、位相比較後の信号の周波数スペクトラムは、入力信号とフィードバック信号の周波数スペクトラムの整数次成分（０ＭＨｚ、１ＭＨｚ、２ＭＨｚ、…）同士を差し引いた周波数スペクトラムが足し合わされたものとなる。従って、サンプリング周波数を２倍にすることにより、フィードバック信号のノイズのピークがフィードバック信号の周波数スペクトラムにおける偶数次成分の周波数に表れるため、この偶数次成分の周波数におけるノイズが位相比較後の信号の周波数スペクトラムにおける直流成分に足し合わされることになり、量子化ノイズが増大してしまったものと推察される。
　このような新たな課題に対して、本発明の発明者は鋭意研究を行った末、位相比較において入力信号およびフィードバック信号の立ち上がりだけでなく立ち下がりをも検出し、それに基づいた信号を生成することにより、サンプリング周波数を高くすることによる位相比較後の信号における周波数スペクトラムの直流成分周辺における量子化ノイズの高まりを抑えることができる効果を享受しつつ、直流成分自体の量子化ノイズを低減させることができるという知見を得て本発明を完成させた。
　この原理は、以下のようなものであると推察される。すなわち、位相比較において入力信号およびフィードバック信号の立ち上がりだけでなく立ち下がりをも検出することにより、偶数次成分のノイズが相殺されて位相比較後の信号における周波数スペクトラムの直流成分に折り返さなくなり、奇数次成分のみが直流成分に折り返すこととなる。フィードバック信号の周波数スペクトラムの奇数次成分にはノイズのピークは表れないため、これらが足し合わされても無視できる程度のノイズ成分にしかならず、結果として位相比較後の信号における周波数スペクトラムの直流成分におけるノイズが低減される。
　図２５は本発明に係る同期ループ回路における周波数スペクトラムを示すグラフである。図２５の例における位相比較器以外の構成は図２４と同様であり、その他の条件については、図２４と同様に設定されている。図２５においては、フィードバック信号の周波数スペクトラムは図２４（ａ）と同様であるので、図示を省略し、図２４（ｂ）に対応する位相比較後の信号の周波数スペクトラムのみを図示している。図２５の例においても図２３や図２４の例におけるのと同じループフィルタのカットオフ周波数を用いているにも拘らず、位相比較後の信号における周波数スペクトラムの直流成分の量子化ノイズが２倍程度低減している。しかも、図２５を図２４（ｂ）と対比すると直流成分を含めた全域でノイズが低減しているのが明らかである。
　以上のように、本発明は、デルタシグマ変調器におけるサンプリング周波数を位相比較周波数より高くすることと、入力信号およびフィードバック信号における立ち上がりおよび立ち下がりの双方を検出することとの２つの構成要素が組み合せられることによって初めて同期ループ回路においてループフィルタのカットオフ周波数を低くさせなくても量子化ノイズを有効に減衰させることができるという効果を得ることができるものである。
　なお、図２５の例においては、デルタシグマ変調器の係数に応じて設定されるゼロ点（ノイズに対してかかる伝達関数が０となる点）が入力信号Ｆｉｎ１の周波数に一致するように設定されているが、本発明はこれに限られず、例えば、ゼロ点が直流成分（周波数０）に一致するように設定してもよい。
　以下、本発明の構成要素を備えた具体的な構成について説明する。
　＜第１実施形態＞
　まず、本発明の第１実施形態に係る同期ループ回路について説明する。図１は本発明の第１実施形態に係る同期ループ回路の概略構成を示す回路図である。本実施形態における同期ループ回路は、出力信号生成回路として入力信号Ｆｉｎ１の位相とフィードバック信号Ｆｉｎ２の位相とを同期させる電圧制御発振器（ＶＣＯ）１を備えた位相同期ループ回路（ＰＬＬ回路）における実施形態の１つである。
　本実施形態におけるＰＬＬ回路１０Ａは、電圧制御発振器１で生成され、出力される出力信号Ｆｏｕｔが帰還ループ径路ＰＬを通じてフィードバックされるよう構成されており、信号源（図示せず）から基準信号として入力される入力信号（例えばクロック信号等のデジタル入力信号）Ｆｉｎ１と帰還ループ経路ＰＬを通じてフィードバックされたフィードバック信号Ｆｉｎ２とが入力され、入力信号Ｆｉｎ１とフィードバック信号Ｆｉｎ２との位相差を検出して位相差に応じた位相差信号Ｆｐを出力する位相比較器（ダブルエッジ型位相比較器）２を備えている。位相比較器２は、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の電圧レベルが所定の第１の電圧レベル（Ｌレベル）から第１の電圧レベル（Ｌレベル）より高い第２の電圧レベル（Ｈレベル）へ遷移したときの第１の状態遷移（立ち上がり）をそれぞれ検出して比較するとともに第２の電圧レベル（Ｈレベル）から第１の電圧レベル（Ｌレベル）への第２の状態遷移（立ち下がり）をそれぞれ検出して比較するよう構成されている。詳しくは後述する。
　また、本実施形態においては、位相比較器２の出力にチャージポンプ５が接続されており、位相比較器２から出力されたデジタル位相差信号をアナログの位相差信号Ｆｐに変換している。
　また、ＰＬＬ回路１０Ａは、チャージポンプ５から出力された位相差信号Ｆｐが入力されるループフィルタ３を有しており、入力された位相差信号Ｆｐをフィルタリングして制御信号Ｆｃを生成する。ループフィルタ３から出力される制御信号Ｆｃに基づいて、電圧制御発振器１が制御される。電圧制御発振器１は、出力信号（アナログ出力信号）Ｆｏｕｔを位相比較器２へフィードバックする。このように、ＰＬＬ回路１０Ａには、位相比較器２、チャージポンプ５、ループフィルタ３および電圧制御発振器１を経て再び位相比較器２へ信号が伝達される帰還ループ経路ＰＬが形成されている。
　本実施形態において、ＰＬＬ回路１０Ａは、帰還ループ経路ＰＬに設けられ、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ（Ｎ≧１）で分周してフィードバック信号（デジタルフィードバック信号）Ｆｉｎ２を出力する分周器６を備えている。さらに、ＰＬＬ回路１０Ａは、帰還ループ径路ＰＬの信号をデルタシグマ変調するデルタシグマ変調器４を備えている。そして、デルタシグマ変調器４のサンプリング周波数ｆｓは、入力信号Ｆｉｎ１の位相とフィードバック信号Ｆｉｎ２の位相とが同期した場合の位相比較周波数ｆａ（目標位相比較周波数）より高い周波数に設定されている。
　具体的には、分周器６は、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ≦Ｎ）で分周する第１分周部６１と、第１分周部６１から出力される信号を分周比Ｐで分周する第２分周部６２とを有している。そして、デルタシグマ変調器４は、第１分周部６１から出力される信号の周波数をサンプリング周波数ｆｓとして用いるよう構成されている。より詳しくは、デルタシグマ変調器４は、第１分周部６１から出力される信号の周波数をサンプリング周波数ｆｓとして用いて、デルタシグマ変調器４に入力される外部からの分周設定信号Ｆｄをデルタシグマ変調することにより、第１分周部６１の前記分周比Ｎ／Ｐを設定するよう構成されている。
　上記構成によれば、デルタシグマ変調器４のサンプリング周波数ｆｓが入力信号Ｆｉｎ１の位相とフィードバック信号Ｆｉｎ２の位相とが同期した場合の位相比較周波数ｆａより高い周波数（Ｐ・ｆａ）に設定されているため、位相差信号Ｆｐの直流成分近傍の量子化ノイズを低減させることができる。デルタシグマ変調器４のサンプリング周波数ｆｓを高くすることにより、周波数スペクトラムの偶数次成分におけるノイズが高くなるが、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号Ｆｐの直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、チャージポンプ５から出力される位相差信号の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　さらに、分周器６がデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第１分周部６１と、第１分周部６１とともに出力信号Ｆｏｕｔを分周してフィードバック信号Ｆｉｎ２を生成する第２分周部６２とに分けられるため、フィードバック信号Ｆｉｎ２を出力するための分周比Ｎを確保しつつ、位相比較周波数ｆａより高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。
　デルタシグマ変調器４のサンプリング周波数ｆｓは、位相比較周波数ｆｐに対するサンプリング周波数ｆｓの比Ｐ＝ｆｓ／ｆｐを用いて、１＜Ｐ＜３で示される範囲の周波数であることが好ましい。これにより、フィードバック信号Ｆｉｎ２における量子化ノイズのピークが周波数の偶数次成分側に位置し、奇数次成分が低くなるため、位相比較器２により直流成分に折り返されるノイズをより低くすることができる。
　さらに、デルタシグマ変調器４のサンプリング周波数ｆｓは、位相比較周波数ｆｐの２倍の周波数（Ｐ＝２）であってもよい。これにより、フィードバック信号Ｆｉｎ２における量子化ノイズのピークが周波数の偶数次成分に位置し、奇数次成分が低くなるため、位相比較器２により直流成分に折り返されるノイズをより低くすることができる。
　ただし、デルタシグマ変調器４のサンプリング周波数ｆｓは、ループフィルタ３のカットオフ周波数を低くできる場合には、サンプリング周波数ｆｓをより高く設定することも可能である。
　図２は図１に示す同期ループ回路における位相比較器の概略構成を示す回路図である。図２に示すように、本実施形態における位相比較器２は、入力信号Ｆｉｎ１における第１の状態遷移（立ち上がり）を検出する第１検出部２１と、フィードバック信号Ｆｉｎ２における第１の状態遷移（立ち上がり）を検出する第２検出部２２と、入力信号Ｆｉｎ１における第２の状態遷移（立ち下がり）を検出する第３検出部２３と、フィードバック信号Ｆｉｎ２における第２の状態遷移（立ち下がり）を検出する第４検出部２４とを有している。本実施形態においては、第１～第４検出部２１～２４は、それぞれクリア端子を有するＤフリップフロップ回路により構成されており、入力端子Ｄには十分に高い電圧レベル（Ｈレベル）が入力されている。第１検出部２１および第２検出部２２のクロック入力端子には、それぞれ入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２が入力され、第３検出部２３および第４検出部２４のクロック入力端子には、それぞれ入力信号Ｆｉｎ１の反転信号およびフィードバック信号Ｆｉｎ２の反転信号が入力される。
　さらに、位相比較器２は、第１検出部２１が第３検出部２３より先に第１の状態遷移を検出した場合および第３検出部２３が第４検出部２４より先に第２の状態遷移を検出した場合にフィードバック信号Ｆｉｎ２の位相が入力信号Ｆｉｎ１の位相より遅れていることを示す第１位相差信号Ｕｐを出力する第１位相差信号出力部２５と、第２検出部２２が第１検出部２１より先に第１の状態遷移を検出した場合および第４検出部２４が第３検出部２３より先に第２の状態遷移を検出した場合にフィードバック信号Ｆｉｎ２の位相が入力信号Ｆｉｎ１の位相より進んでいることを示す第２位相差信号Ｄｏｗｎを出力する第２位相差信号出力部２６とを有している。第１および第２位相差信号出力部２５，２６は、それぞれＯＲ回路で構成されており、第１位相差信号出力部２５の入力端子には、第１検出部２１の出力端子Ｑと第３検出部２３の出力端子Ｑとが接続され、第２位相差信号出力部２６の入力端子には、第２検出部２２の出力端子Ｑと第４検出部２４の出力端子Ｑとが接続されている。第１位相差信号出力部２５および第２位相差信号出力部２６から出力される各第１位相差信号Ｕｐおよび第２位相差信号Ｄｏｗｎがデジタル位相差信号として出力される（後続のチャージポンプ５へ入力される）。
　さらに、位相比較器２は、第１検出部２１および第２検出部２２の何れか一方が第１の状態遷移を検出した後、第１検出部２１および第２検出部２２の何れか他方が第１の状態遷移を検出した場合および第３検出部２３および第４検出部２４の何れか一方が第２の状態遷移を検出した後、第３検出部２３および第４検出部２４の何れか他方が第２の状態遷移を検出した場合に第１検出部２１～第４検出部２４を初期値に戻すクリア部２７を有している。クリア部２７は、第１検出部２１の出力端子Ｑと第２検出部２２の出力端子Ｑとが入力端子に接続される第１のＮＡＮＤ回路２８と、第３検出部２３の出力端子Ｑと第４検出部２４の出力端子Ｑとが入力端子に接続される第２のＮＡＮＤ回路２９と、第１および第２のＮＡＮＤ回路２８，２９の出力端子が入力端子に接続されるＡＮＤ回路３０とを有している。ＡＮＤ回路３０の反転出力は、第１検出部２１～第４検出部２４のクリア端子に入力されるように構成されている。
　初期状態においては、第１検出部２１～第４検出部２４の出力端子Ｑの出力は何れも所定の第１の電圧レベル（Ｌレベル）となっている。従って、第１および第２位相差信号出力部（ＯＲ回路）２５，２６の出力はＬレベルであり、クリア部２７の各論理回路２８～３０は何れもＬレベルより高い第２の電圧レベル（Ｈレベル）となっている。
　上記構成において、例えば、フィードバック信号Ｆｉｎ２が入力信号Ｆｉｎ１より遅れている場合、まず、第１検出部２１が入力信号Ｆｉｎ１の第１の状態遷移（立ち上がり）を検出するため、第１検出部２１の出力端子Ｑの出力がＬレベルからＨレベルへ遷移する。これにより、第１位相差信号出力部２５の出力はＨレベルとなり第１位相差信号Ｕｐが立ち上がる。続いて、フィードバック信号Ｆｉｎ２が立ち上がることにより、第２検出部２２の出力端子Ｑの出力がＬレベルからＨレベルへ遷移する。これにより、クリア部２７の第１のＮＡＮＤ回路２８の入力が双方ともＨレベルへ遷移することにより、ＡＮＤ回路３０へＬレベルが出力されるため、ＡＮＤ回路３０の出力がＨレベルからＬレベルへと遷移する。これにより、第１検出部２１～第４検出部２４がすべて初期値（Ｌレベル）に戻され、第１検出部２１および第２検出部２２の出力が再びＨレベルからＬレベルへ遷移するため、第１位相差信号出力部２５の出力がＬレベルとなり、第１位相差信号Ｕｐが立ち下がる。
　その後、第３検出部２３が入力信号Ｆｉｎ１の第２の状態遷移（立ち下がり）を検出すると、第３検出部２３の出力端子Ｑの出力がＬレベルからＨレベルへ遷移する。これにより、再び、第１位相差信号出力部２５の出力はＨレベルとなり第１位相差信号Ｕｐが立ち上がる。続いて、フィードバック信号Ｆｉｎ２が立ち下がることにより、第４検出部２４の出力端子Ｑの出力がＬレベルからＨレベルへ遷移する。これにより、クリア部２７の第２のＮＡＮＤ回路２９の入力が双方ともＨレベルへ遷移することにより、ＡＮＤ回路３０へＬレベルが出力されるため、ＡＮＤ回路３０の出力がＨレベルからＬレベルへと遷移する。これにより、第１検出部２１～第４検出部２４が初期値（Ｌレベル）に戻され、第３検出部２３および第４検出部２４の出力が再びＨレベルからＬレベルへ遷移するため、第１位相差信号出力部２５の出力がＬレベルとなり、第１位相差信号Ｕｐが立ち下がる。
　フィードバック信号Ｆｉｎ２が入力信号Ｆｉｎ１より進んでいる場合には、第１位相差信号出力部２５の代わりに第２位相差信号出力部２６が同様に動作して第２位相差信号Ｄｏｗｎが出力される。
　上記のように位相比較器２を構成することにより、各信号の立ち上がりだけでなく立ち下がりを容易に検出することができる。
　図３は図１に示す同期ループ回路におけるチャージポンプを示す回路図である。図３に示すように、本実施形態におけるチャージポンプ５は、位相比較器２から出力される第１位相差信号Ｕｐの立ち上がりに応じて出力端子Ｏｕｔへ電流を供給する第１電流源５１と、位相比較器２から出力される第２位相差信号Ｄｏｗｎの立ち上がりに応じて出力端子Ｏｕｔの電流を引き込む第２電流源５２とを有している。さらに、チャージポンプ５は、第１位相差信号Ｕｐが立ち上がっている間、出力端子Ｏｕｔと第１電流源５１とを接続するスイッチ素子５３と、第２位相差信号Ｄｏｗｎが立ち上がっている間、出力端子Ｏｕｔと第２電流源５２とを接続するスイッチ素子５４とを有している。
　このようなチャージポンプ５においては、位相比較器２から第１位相差信号Ｕｐが入力されると、第１位相差信号Ｕｐが立ち上がっている期間（すなわち、入力信号Ｆｉｎ１に対してフィードバック信号Ｆｉｎ２の位相が遅れている期間）、出力端子Ｏｕｔに第１電流源５１から電流が供給される。また、位相比較器２から第２位相差信号Ｄｏｗｎが入力されると、第２位相差信号Ｄｏｗｎが立ち上がっている期間（すなわち、入力信号Ｆｉｎ１に対してフィードバック信号Ｆｉｎ２の位相が進んでいる期間）、出力端子Ｏｕｔから第２電流源５２に電流が引き込まれる。これにより、チャージポンプ５は、位相比較器２から出力されるデジタルの位相差信号に基づいてアナログの位相差信号Ｆｐを生成し、これを出力する。
　図４は図１に示す同期ループ回路におけるループフィルタを示す回路図である。図４に示すように、本実施形態におけるループフィルタ３は、一般的なローパスフィルタにより構成されており、入力端子に直列接続された抵抗３１およびコンデンサ３２およびこれらに並列接続されたコンデンサ３３より構成されている。コンデンサ３２，３３の他端は接地されている。第１位相差信号Ｕｐが立ち上がっている期間は、チャージポンプ５によりローパスフィルタに電流が供給されるため、コンデンサ３２，３３に充電されて出力端子Ｏｕｔの電圧が上昇し、第２位相差信号Ｄｏｗｎが立ち上がっている期間は、チャージポンプ５によりコンデンサ３２，３３に充電されている電荷が入力端子Ｉｎから引き込まれるため、出力端子Ｏｕｔの電圧が低下する。このようにしてチャージポンプ５から出力される位相差信号Ｆｐが平滑化されて、制御信号Ｆｃとして出力される。なお、抵抗３１およびコンデンサ３２，３３の時定数によりループフィルタ３のカットオフ周波数が設定される。
　図５は図１に示す同期ループ回路における電圧制御発振器を示す回路図である。図５に示すように、本実施形態における電圧制御発振器１は、リングオシレータ型の電圧制御発振器である。電圧制御発振器１は、制御信号Ｆｃが入力され、制御信号Ｆｃの電圧レベルを電流に変換する電圧電流変換回路１１と、変換された電流値に基づいて出力信号Ｏｕｔの周波数クロックを設定するインバータチェーン回路１２とを有している。インバータチェーン回路１２は、複数のインバータが連続して接続されて構成されており、変換された電流値が増大するほど遅延が小さくなり（出力信号Ｆｏｕｔの周波数が高くなり）、変換された電流値が減少するほど遅延が大きくなる（出力信号Ｆｏｕｔの周波数が低くなる）ように出力信号Ｆｏｕｔが出力される。
　図６は図１に示す同期ループ回路におけるデルタシグマ変調器を示す回路図である。図６に示すように、本実施形態におけるデルタシグマ変調器４は、外部から入力される分周設定入力信号(Ｆｄ)とデルタシグマ変調後の信号である分周設定出力信号Ｆｄ２との差分を求める減算器４１と、減算器４１で求められた信号の差分を積分するための積分器４２と、それを増幅する増幅器４３と、増幅した値を分周設定出力信号Ｆｄ２に対して加算または減算する加減算器４４と、加減算器４４の出力を積分するための積分器４５と、積分器４５の出力を量子化する量子化器４６とを有している。デルタシグマ変調器は、第１分周部６１から出力された信号に基づいた周波数（Ｐ／Ｎ・Ｆｏｕｔ）でサンプリング動作する。さらに、本実施形態においては、積分器４５の出力値を増幅して減算器４１において信号の差分からさらに減算させるための増幅器４７を有している。
　このようなデルタシグマ変調器４の伝達関数は、増幅器４３の増幅率をｃ１、増幅器４７の増幅率をｇ１、量子化器４６の量子化ノイズをＲ、入力信号電圧をＶｉｎとして、以下のように示される。
Figure JPOXMLDOC01-appb-M000001
 　ここで、上記式（１）のＲの項の分母が０となるｚの値（すなわち周波数領域）はゼロ点と呼ばれる。このゼロ点が、フィードバック信号Ｆｉｎ２において入力信号Ｆｉｎ１の周波数（本実施形態においては１ＭＨｚ）となるように上記式（１）の係数を設定することにより入力信号Ｆｉｎ１近傍の量子化ノイズを低減させることができる。なお、ゼロ点の位置はこれに限られず、例えばゼロ点が直流成分（すなわち０ＭＨｚ）に位置するように上記式（１）の係数を設定することとしてもよい。
　＜第１実施形態の変形例＞
　次に、本発明の第１実施形態に係る同期ループ回路の変形例について説明する。図７は本発明の第１実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。本変形例において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本変形例におけるＰＬＬ回路１０Ｂが第１実施形態と異なる点は、第１実施形態における分周器６の代わりに、帰還ループ経路ＰＬに設けられ、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ（Ｎ≧１）で分周してフィードバック信号Ｆｉｎ２を出力する第１分周器６３と、帰還ループ経路ＰＬ外に設けられ、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ≦Ｎ）で分周する第２分周器６４とを備えており、デルタシグマ変調器４が、第２分周器６４から出力される信号の周波数をサンプリング周波数ｆｓとして用いるよう構成されていることである。
　より詳しくは、デルタシグマ変調器４は、第２分周器６４から出力される信号の周波数をサンプリング周波数ｆｓとして用いて、デルタシグマ変調器４に入力される外部からの分周設定信号Ｆｄをデルタシグマ変調することにより、第１分周器６３の分周比Ｎ／Ｐを設定するよう構成されている。これにより、帰還ループ経路ＰＬ外において出力信号Ｆｏｕｔからデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第２分周器６４が設けられるため、フィードバック信号Ｆｉｎ２を出力するための分周比Ｎを確保しつつ、位相比較周波数ｆａより高い周波数を有するサンプリング周波数を容易に得ることができる。
　＜第２実施形態＞
　次に、本発明の第２実施形態に係る同期ループ回路について説明する。図８は本発明の第２実施形態に係る同期ループ回路の概略構成を示す回路図である。本実施形態において第２実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＰＬＬ回路１０Ｃが第２実施形態と異なる点は、第１および第２実施形態のアナログ回路で構成されるループフィルタ３の代わりに、位相比較器２から出力されたデジタルの位相差信号を直接フィルタリングするデジタルループフィルタ３Ｃを備え、デルタシグマ変調器４は、デジタルループフィルタ３Ｃから出力されたデジタル信号を前記第２分周器６４から出力される信号の周波数Ｐ・ｆａをサンプリング周波数ｆｓとして用いてデルタシグマ変調することにより、ビット圧縮されたデジタル信号を出力するよう構成されていることである。さらに、ＰＬＬ回路１０Ｃは、デルタシグマ変調器４から出力されたデジタル信号をアナログ信号に変換して電圧制御発振器１の制御信号Ｆｃを生成するデジタルアナログ変換器８を備えている。
　このように、デジタルループフィルタ３Ｃ、デルタシグマ変調器４およびデジタルアナログ変換器８を含むデルタシグマ変調型のデジタルアナログ変換回路を備えたＰＬＬ回路１０Ｃにおいても、デルタシグマ変調器４におけるサンプリング周波数ｆｃを位相比較周波数ｆａより高く設定することができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号（位相差比較器２から出力される信号）の直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、デジタルアナログ変換器８から出力される位相差信号の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３Ｃのカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　さらに、電圧制御発振器１の入力をデルタシグマ変調器４の出力ビット数に応じて複数次に設定することができるためより高精度な制御を行うことができる。なお、本実施形態のＰＬＬ回路１０Ｃにおいては、デジタルアナログ変換器８を有しており、デジタルアナログ変換器８はフィルタ効果を有する回路を搭載しているため、デジタルアナログ変換器８のフィルタ効果を高めることにより、デルタシグマ変調器４のサンプリング周波数ｆｃを設定する第２分周器６４の分周比Ｎ／Ｐをより小さく（Ｐの値をより大きく）設定してサンプリング周波数ｆｃをより高い周波数に設定することも可能である。
　なお、本実施形態においては、デジタルループフィルタ３Ｃの動作クロックも第２分周器６４から得ている（すなわち、デジタルループフィルタ３Ｃの動作クロックが位相比較周波数ｆａより高く設定されている）が、デジタルループフィルタ３Ｃの動作クロックは、第１分周器６３から取得してもよいし、別の分周器出力等から得ることとしてもよい。
　＜第２実施形態の変形例＞
　次に、本発明の第２実施形態に係る同期ループ回路の変形例について説明する。図９は本発明の第２実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。本変形例において第２実施形態と同様の構成については同じ符号を付し、説明を省略する。本変形例におけるＰＬＬ回路１０Ｄが第２実施形態と異なる点は、第２実施形態の第１分周器６３および第２分周器６４に代えて、第１実施形態のＰＬＬ回路１０Ａと同様に、帰還ループ経路ＰＬに設けられ、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号Ｆｉｎ２を出力する分周器６を備えていることである。
　すなわち、分周器６は、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ≦Ｎ）で分周する第１分周部６１と、第１分周部６１から出力される信号を分周比Ｐで分周する第２分周部６２とを有している。そして、デルタシグマ変調器４は、第１分周部６１から出力される信号の周波数をサンプリング周波数ｆｓとして用いるよう構成されている。より詳しくは、デルタシグマ変調器４は、第１分周部６１から出力される信号の周波数をサンプリング周波数ｆｓとして用いて、デジタルループフィルタ３Ｃから出力されたデジタル信号をデルタシグマ変調することにより、ビット圧縮されたデジタル信号を出力するよう構成されている。これにより、分周器６がデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第１分周部６１と、第１分周部６１とともに出力信号Ｆｏｕｔを分周してフィードバック信号Ｆｉｎ２を生成する第２分周部６２とに分けられるため、フィードバック信号Ｆｉｎ２を出力するための分周比Ｎを確保しつつ、位相比較周波数ｆａより高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。
　＜第３実施形態＞
　次に、本発明の第３実施形態に係る同期ループ回路について説明する。図１０は本発明の第３実施形態に係る同期ループ回路の概略構成を示す回路図である。本実施形態において第２実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＰＬＬ回路１０Ｅが第２実施形態と異なる点は、第２実施形態のデジタルアナログ変換器８および電圧制御発振器１の代わりに、デルタシグマ変調器４の出力が直接入力されるデジタル制御発振器１Ｅが設けられていることである。すなわち、デルタシグマ変調器４から出力される信号がデジタル制御発振器１Ｅの制御信号Ｆｃとなる。これによりＰＬＬ回路１０Ｅをすべてデジタル化することができるため、ＣＭＯＳプロセスによりＰＬＬ回路を実現することができ、微細化および高性能化を達成することができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号（位相比較器２から出力される信号）の直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、デルタシグマ変調器４から出力される制御信号Ｆｃの周波数スペクトラムが図２５のようになる。従って、ループフィルタ３Ｃのカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　図１１は図１０に示す同期ループ回路におけるデジタル制御発振器の構成を示す回路図である。図１１に示すように、デジタル制御発振器１Ｅは、並列接続された複数（デルタシグマ変調器４の出力ビット数に応じた数）のＭＯＳバラクタ（可変容量ダイオード）１３と発振コイル１４とを有するＬＣ発振回路と、ＬＣ共振回路の負性抵抗を形成するＭＯＳトランジスタ対１５とを備えている。ＭＯＳバラクタ１３の各入力にはデルタシグマ変調器４の各ビットのデジタル出力（ＬレベルまたはＨレベル）が入力される。各ＭＯＳバラクタ１３は、デジタル入力値が０のときは静電容量を小さくしてバイアス電圧を大きくし、デジタル入力値が１のときは静電容量を大きくしてバイアス電圧を小さくする。このような動作が各ＭＯＳバラクタ１３で行われることにより出力電圧がきめ細かく制御される。これにより、ＭＯＳバラクタ１３の出力電圧に応じて発振コイル１４との共振による出力信号Ｆｏｕｔの周波数がきめ細かく制御される。
　なお、本実施形態においても、第２実施形態の変形例のように第３実施形態の第１分周器６３および第２分周器６４に代えて、第１実施形態のＰＬＬ回路１０Ａと同様に、帰還ループ経路ＰＬに設けられ、出力信号Ｆｏｕｔの周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号Ｆｉｎ２を出力する分周器６を備える構成としてもよい。
　＜第４実施形態＞
　次に、本発明の第４実施形態に係る同期ループ回路について説明する。図１２は本発明の第４実施形態に係る同期ループ回路の概略構成を示す回路図である。本実施形態において第２実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＰＬＬ回路１０Ｆが第２実施形態と異なる点は、第２実施形態の第２分周器６４がなく、デルタシグマ変調器４は、信号源と位相比較器２との間の信号入力経路ＰＩに設けられ、信号源から入力される信号Ｆｉｎ０をデルタシグマ変調器４から出力される信号の周波数より大きい周波数をサンプリング周波数ｆｓとして用いてデルタシグマ変調するよう構成されていることである。
　より詳しくは、ＰＬＬ回路１０Ｆは、信号入力経路ＰＩに設けられ、所定の分周比Ｑ（Ｑ≧１）で分周して入力信号Ｆｉｎ１を出力する分周器（入力信号分周器）９をさらに備え、入力信号分周器９は、入力信号Ｆｉｎ１の周波数を所定の分周比Ｑ／Ｐ（１＜Ｐ≦Ｑ）で分周する第１分周部９１と、第１分周部９１から出力される信号を分周比Ｐで分周する第２分周部とを有している。そして、デルタシグマ変調器４は、当該デルタシグマ変調器４に入力される分周設定信号Ｆｄを第１分周部９１から出力される信号の周波数をサンプリング周波数ｆｓとして用いてデルタシグマ変調することにより、第１分周部９１の分周比Ｑ／Ｐを設定するよう構成されていてもよい。
　これにより、入力信号分周器９がデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第１分周部９１と、第１分周部９１とともに信号源からの信号Ｆｉｎ０を分周して位相比較器２の基準信号となる入力信号Ｆｉｎ１を生成する第２分周部９２とに分けられるため、入力信号Ｆｉｎ１を出力するための分周比Ｑを確保して入力信号Ｆｉｎ１に対してきめ細かな分周比設計を可能としつつ、位相比較周波数ｆａ（入力信号の周波数）より高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号Ｆｐの直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、入力信号分周器９から出力される入力信号Ｆｉｎ１の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　＜第４実施形態の変形例＞
　次に、本発明の第４実施形態に係る同期ループ回路の変形例について説明する。図１３は本発明の第４実施形態に係る同期ループ回路の変形例における概略構成を示す回路図である。本変形例において第４実施形態と同様の構成については同じ符号を付し、説明を省略する。本変形例におけるＰＬＬ回路１０Ｇが第４実施形態と異なる点は、第１実施形態の変形例のように第４実施形態の分周器９に代えて、信号入力経路ＰＩに設けられ、信号源からの信号Ｆｉｎ０の周波数を所定の分周比Ｑ（Ｑ≧１）で分周して入力信号Ｆｉｎ１を出力する第１分周器９３と、信号入力経路ＰＩ外に設けられ、信号源からの信号Ｆｉｎ０の周波数を所定の分周比Ｑ／Ｐ（１＜Ｐ≦Ｑ）で分周する第２分周器９４とを備えていることである。この場合、デルタシグマ変調器４は、第２分周器９４から出力される信号の周波数をサンプリング周波数ｆｓとして用いるよう構成されている。このように、信号入力経路ＰＩ外において信号源からの信号Ｆｉｎ０からデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第２分周器９４が設けられるため、入力信号Ｆｉｎ１を出力するための分周比Ｑを確保しつつ、位相比較周波数ｆａより高い周波数を有するサンプリング周波数を容易に得ることができる。
　＜第５実施形態＞
　次に、本発明の第５実施形態に係る同期ループ回路について説明する。図１４は本発明の第５実施形態に係る同期ループ回路における概略構成を示す回路図である。本実施形態において第４実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＰＬＬ回路１０Ｈが第４実施形態と異なる点は、信号源からの信号として、ダイレクトデジタルシンセサイザ（ＤＤＳ）等により周波数が設定されたｎビットのデジタル信号Ｆｎがデルタシグマ変調器４に入力されるよう構成されていることである。
　デルタシグマ変調器４は、入力されたｎビットのデジタル信号ＦＤｎを１ビットにビット圧縮するデルタシグマ変調を行い、入力信号Ｆｉｎ１を出力する。ここで、デルタシグマ変調器４は、外部からの分周設定信号Ｆｄによりサンプリング周波数が入力信号Ｆｉｎ１の周波数より高い値に設定されている。これにより、位相比較周波数ｆａ（入力信号の周波数）より高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号Ｆｐの直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、デルタシグマ変調器４から出力される入力信号Ｆｉｎ１の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　＜第６実施形態＞
　次に、本発明の第６実施形態に係る同期ループ回路について説明する。図１５は本発明の第６実施形態に係る同期ループ回路における概略構成を示す回路図である。本実施形態において第５実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＰＬＬ回路１０Ｉが第５実施形態と異なる点は、信号源からの信号として、正弦波等のアナログ信号がデルタシグマ変調器４に入力されるよう構成されていることである。
　アナログ信号を入力信号Ｆｉｎ１として直接位相比較器２に入力し、２値化する（デジタル位相差信号を出力させる）と、アナログ信号における振幅方向の情報が欠落してしまうため、デューティずれを生じたり、位相比較器２の熱雑音によりノイズの悪化を招いたりする。そこで、アナログ信号をデルタシグマ変調器２に入力することでビット圧縮して１ビットの変調波に変換することで、上記のようなデューティずれやノイズの悪化を防止できる。
　このため、デルタシグマ変調器４は、入力されたｎビットのデジタル信号Ｆｎを１ビットにビット圧縮するデルタシグマ変調を行い、入力信号Ｆｉｎ１を出力する。ここで、デルタシグマ変調器４は、外部からの分周設定信号Ｆｄによりサンプリング周波数が入力信号Ｆｉｎ１の周波数より高い値に設定されている。これにより、位相比較周波数ｆａ（入力信号の周波数）より高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号Ｆｐの直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、デルタシグマ変調器４から出力される入力信号Ｆｉｎ１の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　＜第７実施形態＞
　次に、本発明の第７実施形態に係る同期ループ回路について説明する。以上の実施形態においては、位相同期ループ（ＰＬＬ）回路に本発明を適用した例を示したが、以下の実施形態においては、遅延同期ループ（ＤＬＬ）回路に本発明を適用した例を示す。
　図１６は本発明の第７実施形態に係る同期ループ回路における概略構成を示す回路図である。本実施形態において第４実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるＤＬＬ回路２０Ａが第４実施形態と異なる点は、期間ループ経路ＰＬに分周器６３が存在せず（出力信号Ｆｏｕｔがそのままフィードバック信号Ｆｉｎ２となる）、入力信号Ｆｉｎ１に対する位相をループフィルタ３から出力された制御信号Ｆｃに基づいて遅延させた出力信号Ｆｏｕｔを出力する可変遅延器７が設けられていることである。
　このようなＤＬＬ回路２０Ａにおいても、入力信号分周器９がデルタシグマ変調器４のサンプリング周波数ｆｓを取り出す第１分周部９１と、第１分周部９１とともに信号源からの信号Ｆｉｎ０を分周して位相比較器２の基準信号となる入力信号Ｆｉｎ１を生成する第２分周部９２とに分けられるため、入力信号Ｆｉｎ１を出力するための分周比Ｑを確保して入力信号Ｆｉｎ１に対してきめ細かな分周比設計を可能としつつ、位相比較周波数ｆａ（入力信号の周波数）より高い周波数を有するサンプリング周波数ｆｓを容易に得ることができる。そして、第１実施形態と同様に、位相比較器２において各信号の立ち上がりだけでなく立ち下がりが検出されることにより、直流成分に折り返される成分が周波数の奇数次成分のみに限定されるため、位相差信号Ｆｐの直流成分近傍の量子化ノイズの増大を抑制することができる。すなわち、入力信号分周器９から出力される入力信号Ｆｉｎ１の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　図１７は、図１６に示す同期ループ回路における可変遅延器の概略構成を示す回路図である。可変遅延器７は、互いに直列に接続されたＱ個（Ｑは２以上の整数）の遅延素子７１－１，７１－２，…，７１－Ｑを含んでいる。このＱ個の遅延素子７１－１，７１－２，…，７１－Ｑにより入力クロックＦｉｎ１－１，Ｆｉｎ１－２，…Ｆｉｎ１－Ｑが順次遅延され、この順次遅延された分だけ互いに位相の異なるＱ個の遅延クロックＦｏｕｔ－１，Ｆｏｕｔ－２，…，Ｆｏｕｔ－Ｑが、それぞれの順番の遅延素子７１－１，７１－２，…，７１－Ｑから出力される。遅延素子７１－１，７１－２，…，７１－Ｑのそれぞれの遅延時間をＴｐとすると、遅延クロックＦｏｕｔ－１，Ｆｏｕｔ－２，…，Ｆｏｕｔ－Ｑの遅延時間は、それぞれ、Ｔｐ×１，Ｔｐ×２，…，Ｔｐ×Ｑである。遅延素子７１－１，７１－２，…，７１－Ｑは、それぞれの遅延時間が制御信号Ｆｃの電圧に応じて変化するように構成されている。この順次出力される遅延クロックＦｏｕｔ－１，Ｆｏｕｔ－２，…，Ｆｏｕｔ－Ｑが出力信号Ｆｏｕｔとなる。
　＜その他の実施形態＞
　ＤＬＬ回路においてもＰＬＬ回路の実施形態で示したような種々の実施形態が適用可能である。図１８～図２０は、本発明の第８～１０実施形態に係る同期ループ回路における概略構成を示す回路図である。図１８に示す第８実施形態のＤＬＬ回路２０Ｂは、図１３に示すＰＬＬ回路１０Ｇの帰還ループ経路ＰＬの構成を図１６に示すＤＬＬ回路２０Ａの構成に置き換えたものである。また、図１９に示す第９実施形態のＤＬＬ回路２０Ｃは、図１４に示すＰＬＬ回路１０Ｈの帰還ループ経路ＰＬの構成を図１６に示すＤＬＬ回路２０Ａの構成に置き換えたものである。また、図２０に示す第１０実施形態のＤＬＬ回路２０Ｄは、図１５に示すＰＬＬ回路１０Ｉの帰還ループ経路ＰＬの構成を図１６に示すＤＬＬ回路２０Ａの構成に置き換えたものである。これらの実施形態においても上記実施形態と同様に、第１分周器９３またはデルタシグマ変調器４から出力される入力信号Ｆｉｎ１の周波数スペクトラムが図２５のようになる。従って、ループフィルタ３のカットオフ周波数を低く設定しなくても量子化ノイズを有効に減衰させることができる。
　＜位相比較器の他の例＞
　上記実施形態においては、図２に示すように、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の立ち上がりおよび立ち下がりを検出する位相比較器としてＤフリップフロップを用いた位相比較器２を例示したが、本発明は、信号の立ち上がりおよび立ち下がりが検出される構成であれば、これに限られない。
　図２１は本発明に係る同期ループ回路に適用可能な位相比較器の他の例を示す回路図である。図２１に示す位相比較器２Ｂは、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の何れか一方の第１の状態遷移（立ち上がり）を検出してから入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の何れか他方の第１の状態遷移（立ち上がり）を検出するまでの間、および、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の何れか一方の第２の状態遷移（立ち下がり）を検出してから入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２の何れか他方の第２の状態遷移（立ち下がり）を検出するまでの間、位相差が生じていることを示す位相差信号Ｆｐを出力するよう構成されている。
　具体的には、位相比較器２Ｂは、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２が入力端子に入力されるＸＯＲ回路２Ｂ１と、ＸＯＲ回路２Ｂ１の出力端子に接続されるインバータ２Ｂ２とを有し、ＸＯＲ回路２Ｂ１の出力端子から第１位相差信号Ｕｐが出力され、インバータ２Ｂ２の出力端子から第２位相差信号Ｄｏｗｎが出力されるものである。
　初期状態では、入力信号Ｆｉｎ１およびフィードバック信号Ｆｉｎ２ともに第１の電圧レベル（Ｌレベル）であるため、ＸＯＲ回路２Ｂ１の出力、すなわち、第１位相差信号ＵｐがＬレベルである一方、それの反転出力である第２位相差信号ＤｏｗｎがＨレベルとなっている。ここで、例えば、フィードバック信号Ｆｉｎ２の位相が入力信号Ｆｉｎ１の位相より遅れている場合、まず、入力信号Ｆｉｎ１が立ち上がって第１の電圧レベルより高い第２の電圧レベル（Ｈレベル）へ遷移するため、ＸＯＲ回路２Ｂ１がＬレベルからＨレベルへ遷移し、第１位相差信号ＵｐがＨレベルとなり、その反転出力である第２位相差信号ＤｏｗｎがＬレベルとなる（例えば第１実施形態においては、チャージポンプ５において電流がループフィルタ３へ供給される)。その後、フィードバック信号Ｆｉｎ２がＬレベルからＨレベルへ遷移するため、ＸＯＲ回路２Ｂ１の入力がともにＨレベルとなり、出力がＬレベルとなる。従って、第１位相差信号ＵｐがＬレベルとなり、第２位相差信号ＤｏｗｎがＨレベルとなる（例えば第１実施形態においては、チャージポンプ５において電流がループフィルタ３から引き込まれる)。
　その後、入力信号Ｆｉｎ１がＨレベルからＬレベルへ遷移すると、再びＸＯＲ回路２Ｂ１の出力がＨレベルとなるため、第１位相差信号ＵｐがＨレベルとなり、第２位相差信号ＤｏｗｎがＬレベルとなる。そしてさらに、フィードバック信号Ｆｉｎ２がＨレベルからＬレベルへ遷移すると、ＸＯＲ回路２Ｂ１の出力がＬレベルとなるため、第１位相差信号ＵｐがＬレベルとなり、第２位相差信号ＤｏｗｎがＨレベルとなる。
　このような位相比較器２Ｂを採用することにより、簡単な構成で各信号の立ち上がりだけでなく立ち下がりを容易に検出することができる。
　以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態および変形例における各構成要素を任意に組み合わせることとしてもよい。また、実施形態において例示した電圧制御発振器、位相比較器、ループフィルタ、デルタシグマ変調器、チャージポンプ、可変遅延器、分周器等の構成は、例示したものに限られず、本発明の趣旨を逸脱しない範囲で好適な構成を採用可能である。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の同期ループ回路は、ループフィルタのカットオフ周波数を低くさせなくても量子化ノイズを有効に減衰させるために有用である。
　１　電圧制御発振器
　１Ｅ　デジタル制御発振器
　２　位相比較器
　３　ループフィルタ
　３Ｃ　デジタルループフィルタ
　４　デルタシグマ変調器
　５　チャージポンプ
　６　分周器
　７　可変遅延器
　８　デジタルアナログ変換器
　９　入力信号分周器
　１０Ａ，１０Ｂ，１０Ｃ、１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉ　ＰＬＬ回路
　１１　電圧電流変換回路
　１２　インバータチェーン回路
　１３　ＭＯＳバラクタ
　１４　発振コイル
　１５　ＭＯＳトランジスタ対
　２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ　ＤＬＬ回路
　２１　第１検出部
　２２　第２検出部
　２３　第３検出部
　２４　第４検出部
　２５　第１位相差信号出力部
　２６　第２位相差信号出力部
　２７　クリア部
　２８　第１のＮＡＮＤ回路
　２９　第２のＮＡＮＤ回路
　３０　ＡＮＤ回路
　３２　コンデンサ
　３３　コンデンサ
　４１　減算器
　４２，４５　積分器
　４３，４７　増幅器
　４４　加減算器
　４６　量子化器
　５１　第１電流源
　５２　第２電流源
　５３，５４　スイッチ素子
　６１，９１　第１分周部
　６２，９２　第２分周部
　６３，９３　第１分周器
　６４，９４　第２分周器
　７１　遅延素子
　Ｆｉｎ１　入力信号
　Ｆｉｎ２　フィードバック信号
　Ｆｏｕｔ　出力信号
 

Claims (11)

  1. 　信号源からの入力信号と帰還ループ径路を通じてフィードバックされたフィードバック信号とが入力され、前記入力信号と前記フィードバック信号との位相差を検出して前記位相差に応じた位相差信号を出力する位相比較器と、
    　前記位相差信号をフィルタリングして制御信号を生成するループフィルタと、
    　前記制御信号に基づいて出力信号を生成して出力するとともに、前記帰還ループ経路を介して前記出力信号をフィードバックする出力信号生成回路と、
    　前記信号源と前記位相比較器との間の信号入力経路または前記帰還ループ径路の信号をデルタシグマ変調するデルタシグマ変調器とを備え、
    　前記位相比較器は、前記入力信号および前記フィードバック信号の電圧レベルが所定の第１の電圧レベルから前記第１の電圧レベルより高い第２の電圧レベルへ遷移したときの第１の状態遷移をそれぞれ検出して比較するとともに前記第２の電圧レベルから前記第１の電圧レベルへの第２の状態遷移をそれぞれ検出して比較するよう構成されており、
    　前記デルタシグマ変調器のサンプリング周波数が、前記入力信号の位相と前記フィードバック信号の位相とが同期した場合の位相比較周波数より高い周波数に設定されている、同期ループ回路。
  2. 　前記デルタシグマ変調器のサンプリング周波数ｆｓは、前記位相比較周波数ｆｐに対する前記サンプリング周波数ｆｓの比Ｐ＝ｆｓ／ｆｐを用いて、１＜Ｐ＜３で示される範囲の周波数である、請求項１に記載の同期ループ回路。
  3. 　前記デルタシグマ変調器のサンプリング周波数ｆｓは、前記位相比較周波数ｆｐの２倍の周波数である、請求項２に記載の同期ループ回路。
  4. 　前記帰還ループ経路に設けられ、前記出力信号の周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号を出力する分周器を備え、
    　前記分周器は、前記出力信号の周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ＜Ｎ）で分周する第１分周部と、前記第１分周部から出力される信号を分周比Ｐで分周する第２分周部とを有し、
    　前記デルタシグマ変調器は、前記第１分周部から出力される信号の周波数をサンプリング周波数として用いるよう構成されている、請求項１に記載の同期ループ回路。
  5. 　前記帰還ループ経路に設けられ、前記出力信号の周波数を所定の分周比Ｎ（Ｎ≧１）で分周して前記フィードバック信号を出力する第１分周器と、
    　前記出力信号の周波数を所定の分周比Ｎ／Ｐ（１＜Ｐ＜Ｎ）で分周する第２分周部とを備え、
    　前記デルタシグマ変調器は、前記デルタシグマ変調器は、前記第２分周器から出力される信号の周波数をサンプリング周波数として用いるよう構成されている、請求項１に記載の同期ループ回路。
  6. 　前記信号入力経路に設けられ、所定の分周比Ｑ（Ｑ≧１）で分周して前記入力信号を出力する分周器を備え、
    　前記分周器は、前記入力信号の周波数を所定の分周比Ｑ／Ｐ（１＜Ｐ＜Ｑ）で分周する第１分周部と、前記第１分周部から出力される信号をＰで分周する第２分周部とを有し、
    　前記デルタシグマ変調器は、当該デルタシグマ変調器に入力される分周設定信号を前記第１分周部から出力される信号の周波数をサンプリング周波数として用いてデルタシグマ変調することにより、第１分周部の前記分周比Ｑ／Ｐを設定するよう構成されている、請求項１に記載の同期ループ回路。
  7. 　前記デルタシグマ変調器は、前記信号入力経路に設けられ、前記信号源から入力される信号を前記デルタシグマ変調器から出力される信号の周波数より大きい周波数をサンプリング周波数として用いてデルタシグマ変調するよう構成されている、請求項１に記載の同期ループ回路。
  8. 　前記出力信号生成回路は、前記制御信号に応じて前記出力信号の出力周波数を制御し、前記入力信号の位相と前記フィードバック信号の位相とを同期させる電圧制御発振器である、請求項１に記載の同期ループ回路。
  9. 　前記出力信号生成回路は、前記入力信号に対する位相を前記制御信号に基づいて遅延させた前記出力信号を出力する可変遅延器である、請求項１に記載の同期ループ回路。
  10. 　前記位相比較器は、
    　前記入力信号における前記第１の状態遷移を検出する第１検出部と、
    　前記フィードバック信号における前記第１の状態遷移を検出する第２検出部と、
    　前記入力信号における前記第２の状態遷移を検出する第３検出部と、
    　前記フィードバック信号における前記第２の状態遷移を検出する第４検出部と、
    　前記第１検出部が前記第３検出部より先に前記第１の状態遷移を検出した場合および前記第３検出部が前記第４検出部より先に前記第２の状態遷移を検出した場合に前記フィードバック信号の位相が前記入力信号の位相より遅れていることを示す第１位相差信号を出力する第１位相差信号出力部と、
    　前記第２検出部が前記第１検出部より先に前記第１の状態遷移を検出した場合および前記第４検出部が前記第３検出部より先に前記第２の状態遷移を検出した場合に前記フィードバック信号の位相が前記入力信号の位相より進んでいることを示す第２位相差信号を出力する第２位相差信号出力部と、
    　前記第１検出部および前記第２検出部の何れか一方が前記第１の状態遷移を検出した後、前記第１検出部および前記第２検出部の何れか他方が前記第１の状態遷移を検出した場合および前記第３検出部および前記第４検出部の何れか一方が前記第２の状態遷移を検出した後、前記第３検出部および前記第４検出部の何れか他方が前記第２の状態遷移を検出した場合に前記第１検出部乃至第４検出部を初期値に戻すクリア部とを有している、請求項１に記載の同期ループ回路。
  11. 　前記位相比較器は、前記入力信号および前記フィードバック信号の何れか一方の前記第１の状態遷移を検出してから前記入力信号および前記フィードバック信号の何れか他方の前記第１の状態遷移を検出するまでの間、および、前記入力信号および前記フィードバック信号の何れか一方の前記第２の状態遷移を検出してから前記入力信号および前記フィードバック信号の何れか他方の前記第２の状態遷移を検出するまでの間、位相差が生じていることを示す位相差信号を出力するよう構成されている、請求項１に記載の同期ループ回路。
     
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