JP2005236536A

JP2005236536A - 分散変調型クロック発生回路

Info

Publication number: JP2005236536A
Application number: JP2004041532A
Authority: JP
Inventors: Yuji Hattori; 優児服部
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 2004-02-18
Filing date: 2004-02-18
Publication date: 2005-09-02
Anticipated expiration: 2024-02-18
Also published as: US7397883B2; US20050180490A1; JP4469628B2

Abstract

【課題】周辺機器に対するＥＭＩを低減化した分散変調型クロック発生回路を提供する。
【課題の解決手段】分散変調型クロック発生回路は、ＰＬＬシステム１とクロック変調回路１１とを備え、クロック変調回路１１は、ΔΣ変調器１５を備えることによりディジタル回路によって、ＰＬＬシステム１の分周器８の分周数を変調することで出力クロックの周波数を変調し、さらに変調パターン発生器１２で生成する変調波形である三角波の上昇と下降の変化点を分散して、振幅及び周期を変化させる変調パターンコントローラ１３を備えることにより、アナログ回路に見られる歪の問題を排除し、かつ通常の三角波を使用した場合よりも変調効率の良い出力クロックを得る。
【選択図】図１

Description

本発明は、出力クロックの周波数を変調させるクロック発生回路に関し、特に、周辺機器に対する電磁障害輻射（以下ＥＭＩという）を低減化した分散変調型クロック発生回路に関する。

従来、ＥＭＩ対策として、システムの動作クロックが１０ＭＨｚを超える場合には、フェライトビーズやパッシブフィルタ等の部品数削減のため、クロック変調回路を持つクロック発生器が使用されている場合が多いが、クロック発生器において周波数の変調効率が高いほどＥＭＩ対策として有効である。

一般のクロック発生回路について周波数を変調させる場合、周波数変調の変調効率は、変調を行わない時と変調を行った時の出力クロックのスペクトラムを比較した時、ピーク値がどれだけ減少したかで示される。すなわち、ピーク値が減少するほど、変調効率が良いこととなる。

変調効率は変調波形の周期や振幅によって変化する。変調波形の周期は一般に２０ｋＨｚ〜５０ｋＨｚが最も変調効率が良いと言われており、変調波形の振幅は大きいほど変調効率が高くなる。しかし振幅を大きくする場合、その分出力クロック周波数は大きく振れるので、ジッタは大きくなる。ジッタが大きくなりすぎると、この出力クロックを使用するＩＣが誤動作をする可能性があるので、変調効率を向上させるために変調波形の振幅を大きくする方法は限界がある。このため、従来、変調波形を変化させることにより周波数変調効率の向上を図っている。

従来知られている変調方法としては、第１に、フェーズ・ロック・ループ（以下ＰＬＬという）回路の電圧制御型発振器（以下ＶＣＯという）に与える制御信号、すなわちチャージポンプの出力を、アナログ回路により変調をかけることによって、故意に出力クロックの周波数を変えることにより変調されたクロックを発生させるものがある（特許文献１参照）。

一般に変調波形の傾きは、変調波形の振幅及び周期が同一の場合、変調波のピーク部分で大きくなり、中点で小さくなる波形ほど変調効率が高くなると言われている。このため、上述の従来例では、単純な三角波や正弦波でなく、前記傾きを満たすために、図８に示す複雑な、俗にｈｅｒｓｈｅｙ−ｋｉｓｓ波形と呼ばれる波形を生成することができる変調波形生成装置を使用している。

従来知られている変調方法として、第２には、ＶＣＯの出力を受ける分周器の分周数を変調させる方法がある。この第２の従来例では、変調波形を生成し、分周器の分周数に変調成分を加算するに至るまで、全てディジタル回路で構成が可能であることと、ΔΣ変調を使用することにより量子化ステップ数の少ない変調成分信号を生成し、変調振幅を詳細に変化させることが可能である（特許文献２参照）。

特開平０９−０９８１５２号公報特開２００１−１１７６６２号公報

従来の上述した第１の従来例では、アナログ回路を使用して変調信号を生成するか、またはディジタル・アナログ変換器を使用して変調信号を生成するために、変調波形が歪むことがしばしばあり、それによる周波数変調効率の悪化が問題となっていた。また、従来の上述した第２の従来例では、変調波をディジタル回路によって生成するので、複雑な回路が不要であるという観点から、変調波は図９に示す三角波が主であるが、三角波の傾きは一定であることから周波数変調効率が劣るという問題があった。本発明はこれらの問題を解決することを目的とする。

本発明は、上記目的を達成するために、ΔΣ変調器を用いることによりディジタル回路によって分周器の分周数を変調することで出力クロックの周波数を変調し、さらに変調波形である三角波の上昇と下降の変化点を分散して、好ましくはその振幅及び周期を変化させる変調パターンコントローラを導入することにより、アナログ回路に見られる歪の問題を排除し、かつ通常の三角波を使用した場合よりも変調効率の良い出力クロックを得るものである。

より具体的には、本発明の分散変調型クロック発生器は、ＶＣＯの出力を分周する分周器と、外部リファレンス信号を所定の比較周波数に変換するリファレンス分周器と、前記分周器の出力信号と前記リファレンス分周器の比較周波数信号の位相を比較して位相誤差に対応する誤差信号を発生する位相比較器と、前記誤差信号に応じた電荷量を発生するチャージポンプと、前記チャージポンプの出力端子と特定の電位との間に挿入されるループフィルタと、上記ループフィルタの出力に応じた周波数の出力クロックを発生するＶＣＯを備えたＰＬＬと、クロック変調回路とからなり、このクロック変調回路は、前記出力クロックによって制御され、前記分周器の分周数を制御し、前記出力クロックの周波数を拡散するΔΣ変調器と、変調パターン発生器と、この変調パターン発生器が生成する変調パターンの上昇と下降の変化点を分散して、好ましくはその振幅と周期を分散させる変調パターンコントローラとを備えている。

また、ループフィルタは、ＰＬＬを二次システムとするために、第一の容量と抵抗との電源電圧、あるいはグラウンドへの直列接続と、この直列接続と並列接続となる第二の容量を持つことが望ましく、前記第二の容量は、前記第一の容量の１/１０以上の値を持つことが望ましい。

本発明によれば、変調パターン発生器における変調パターンの上昇と下降の変化点を分散して、変調パターンの偏りを分散させることにより、周波数変調効率を向上させることができる。

以下、本発明の好適な実施形態を添付図面に基づいて説明する。図１は本発明によるクロック発生回路の一例を示す説明図である。同図において、１は二次のＰＬＬシステムであり、１１はクロック変調の為の信号を生成するクロック変調回路である。

ＰＬＬシステム１は、次の要素からなる。２は外部リファレンス信号であり、この外部リファレンス信号２は、リファレンス分周器３により所定の比較周波数に分周される。位相比較器４はリファレンス分周器３の出力と後述する分周器８の出力の位相を比較し、位相誤差に対応する誤差信号を発生する。チャージポンプ５は位相比較器４の出力を受け、誤差信号に応じた電荷量を発生する。６はループフィルタであり、図示してはいないが、第一の容量と抵抗との電源電圧、あるいはグラウンドへの直列接続と、前記第一の容量と抵抗に対して並列に接続した第二の容量とで構成され、高周波雑音を除去する。７はＶＣＯであり、前記ループフィルタ６を介した電圧信号に応じた出力クロック信号２０を発生する。８は分周器であり、ＶＣＯ７の出力を分周し、所定の比較周波数へ分周する。

分周器８はプリスケーラ９とメインカウンタ１０からなる。プリスケーラ９はメインカウンタ１０から発生されるモード切替信号により分周数をｍまたはｍ＋１に変え、メインカウンタ１０に分周されたクロックを出力する。メインカウンタ１０は分周数をカウントダウンするダウンカウンタであり、１セットのカウント動作を終えると設定値を再び読み込み、再びダウンカウントを繰り返す。

メインカウンタ１０の設定値は加算器１８によって生成される。加算器１８は後述するクロック変調回路１１のＲＯＭ１６から所定の分周数Ｎを読み出し、クロック変調回路１１の出力ΔＮを加算して出力する。

クロック変調回路１１は、次の要素からなる。１２は変調パターン発生器であり、変調パターンコントローラ１３により、出力する変調パターンの振幅及び周期を制御される。前記変調パターン発生器１２は所定の変調ディジタル信号を発生し、ゲイン・オフセットコントローラ１４によって前記変調ディジタル信号の振幅にＲＯＭ１６の設定による所定数を乗算し、オフセットを前記ＲＯＭ１６の設定による所定数だけ加算する。ΔΣ変調器１５は前記ゲイン・オフセットコントローラ１４の出力を受け、一次ΔΣ変調を行うことにより比較周波数の帯域での雑音を極力大きくせずに変調ディジタル信号のビット数を下げ、ΔＮとして加算器１８に出力する。このΔＮが分周器８の分周数を変調させ、その結果出力クロックの周波数を変調させることとなる。

また、クロック変調回路１１の動作周波数は、中間分周出力１９及びこの中間分周出力１９を受けてタイミングを発生するシーケンサ１７によって決定される。本周波数を変化させることにより、クロック変調回路１１の出力、すなわち出力クロックの変調周期を変化させることができる。

続いて、上述したクロック発生回路の動作を説明する。まず、ＰＬＬシステム１の動作を説明する。外部リファレンス信号２はリファレンス分周器３により所定の比較周波数に分周され、リファレンス分周器信号として、分周器８のメインカウンタ１０から出力される分周器信号とともに、位相比較器４に入力する。位相比較器４は両信号の位相を比較し、位相誤差を検出して誤差信号を出力する。この誤差信号はチャージポンプ５に送られ、前記位相誤差に比例した電荷量に変換されてループフィルタ６に送られる。このループフィルタ６の出力信号は前記位相誤差に応じて変化し、ＶＣＯ７の出力たる出力クロック信号２０を前記位相誤差が縮まる方向に変化させる。

調整されたＶＣＯ７の出力は、分周器８に入力し、分周器８から分周器信号が出力される。この分周器信号は、上述したように、位相比較器４でリファレンス分周期信号と比較され、検出された位相誤差は、ループフィルタ６を介してＶＣＯ７からこの誤差が縮まる方向に調整して、出力される。このように、一連の動作を繰り返すことにより、ＶＣＯ７からの出力クロック信号２０を、ある周波数のある位相に持続的に保つことができる。このとき、リファレンス分周器信号及び分周器信号はともに、比較周波数と呼ばれる周波数を持つ信号になっている。

次に、分周器８とクロック変調回路１１の動作を説明する。分周器８は１セットのダウンカウント動作を終えると、次の１セットのダウンカウント動作に入る前に、分周数の設定を更新する。分周器８は分周動作中に、プリスケーラ９からの中間分周出力信号１９をシーケンサ１７に送る。シーケンサ１７は、入力した中間分周出力信号１９を用いてクロック変調回路１１が必要とするタイミング信号を生成する。

クロック変調回路１１は、その出力段に一次のΔΣ変調器１５を有し、クロック変調パターン発生器１２とゲイン・オフセットコントローラ１４とによって作られた所定の変調ディジタル信号に対して、比較周波数の帯域での雑音を極力抑えた周波数の量子化ノイズを加えることで、変調ディジタル信号のビット数を下げ、ΔＮとして加算器１８に出力する。

ここで、クロック変調パターン発生器１２と変調パターンコントローラ１３の動作を、変調波を三角波とし、１ステップの変化幅をａ、ステップ数の最大値ｎ’ｍａｘを１１，最小値ｎ’ｍｉｎを７，ステップ数変化幅ｘを２とした場合について、図２及び図３を参照して説明する。なお、図２に示すフローチャートにおいて、ステップＳ２０１〜Ｓ２０３，及びステップＳ２１２，Ｓ２１３は変調パターンコントローラ１３の動作、ステップＳ２０４〜Ｓ２１１はクロック変調パターン発生器１２の動作である。

図２に示すように、電源がオンして動作が開始すると、ステップＳ２０１で初期設定として、変調三角波の１ステップの変化幅、ステップ数の最大値ｎ’ｍａｘ、最小値ｎ’ｍｉｎ、ステップ数変化幅ｘに、あらかじめ設定してある上述の所定値をそれぞれ代入する。続いて、ステップＳ２０２に進み、ステップ数ｎ’に最大値ｎ’ｍａｘである１１を代入する。さらにステップＳ２０３に進み、変調三角波の最大値Ｗｍａｘ及び最小値Ｗｍｉｎを、変調三角波が１ステップで変化する振幅ａ及びステップ数ｎ’を用いて、ａ×ｎ’／２及び−ａ×ｎ’／２と定義する。

次いで、ステップＳ２０４に進み、変調三角波が、現在、上昇モードになっているか否かを判断し、上昇モードであればステップＳ２０５に進んで、変調三角波を１ステップ上昇させる一方、下降モードであればステップＳ２０８に進んで、変調三角波を１ステップ下降させる。

ここで、ステップＳ２０５に進んだ場合は、ステップＳ２０６に進んで変調三角波の振幅が最大値Ｗｍａｘか、否か判断し、最大であればステップＳ２０７に進んで変調三角波を下降モードとする一方、最大でなければステップＳ２０４に戻り、上述の動作を繰り返す。また、ステップＳ２０７に進んだ場合も、ステップＳ２０４に戻り、上述の動作を繰り返す。

一方、ステップＳ２０８に進んだ場合は、ステップＳ２０９に進んで変調三角波の振幅が最小値Ｗｍｉｎか、否か判断し、最小であればステップＳ２１０に進んで変調三角波の一周期を終了する一方、最小でなければステップＳ２０４に戻り、上述の動作を繰り返す。ステップＳ２１０に進んだ場合には、ステップＳ２１１に進んで変調三角波を上昇モードとする。

さらに、このステップＳ２１１からステップＳ２１２に進み、ステップ数ｎ’が最少値ｎ’ｍｉｎの７でなければ、ステップＳ２１３に進んでｎ’からｘすなわち２を減算して、ステップＳ２０３に戻り、上述の動作を繰り返す。また、ステップＳ２１２で最小値と判断した場合にもステップＳ２０２に戻り、上述の動作を繰り返す。

このように、変調パターンコントローラ１３は、変調パターン発生器１２が出力する変調パターンの振幅及び周期を制御して、振幅及び周期を所定の値だけ変化させ、図４に示すような変調三角波形を生成する。また、図５は変調パターンコントローラ１３が存在しない場合に変調パターン発生器１２で発生する実際の変調波形であり、図６、図７はそれぞれ図３、図５を変調パターンとして使用した際の出力クロック信号のスペクトラム例である。本比較例では変調波形を通常ディジタル方式で使用される三角波とし、三角波のステップ数ｎを上述の実施形態と同様９としている。

ところで、ΔΣ変調器１５の出力、すなわち変調パターンのゲイン及びオフセットを一次ΔΣ変調した出力が、分周器８の変調成分となるので、各時間での変調パターンの振幅をΔＷとすると、変調パターンのΔＷが時間的に均一に分散していない場合、分散の効率、即ち出力クロックの周波数変調効率が悪化することになる。図５の場合、三角波のステップ数は一定であるので、三角波の上昇と下降が切り替わる前後で、ごく近い時間に同一のΔＷとなる点が存在する。三角波のピーク点は、最終出力のスペクトラムでは台形の両端に相当するので、最終出力である出力クロック周波数のスペクトラムが、図７における２１の範囲で示される所望とする周波数帯域で均一のエネルギーとならず、２２の破線囲みで示されるように特定の箇所で、本実施形態の図６に示すスペクトラムの両端での均一エネルギーよりも高いピークを持ち、周波数変調効率を悪化させてしまう。

本実施形態では、変調パターンの振幅及び周期を変化させることで、周波数変調効率を悪化を解消している。すなわち、本実施形態では、図３に示すように、三角波のステップ数ｎ’をｎ＋２，ｎ，ｎ−２，ｎ＋２，ｎ，ｎ−２…の繰り返しとして振幅及び周期を変化させることにより、三角波の上昇と下降の変化点を分散させ、図５に比べごく近い時間に同一のΔＷとなる点の発生確率を１／３に低減している。これにより、図６に示すように、図７のように台形の裾にエネルギーが集中することなく、均一なスペクトラムを得ることができる。

なお、上述した実施形態では、変調パターンコントローラ１３は三角波のステップ数をコントロールしているが、同様に三角波のステップ幅やオフセットをコントロールして、上述したのと同様に三角波の上昇と下降の変化点を分散させてもよい。また、ステップ数をｎ＋２，ｎ，ｎ−２と３つのパターンに分散したが、分散数は３に限らず、ステップ数の変化幅も＋２あるいは−２に限らない。

本発明の分散変調型クロック発生回路の一実施形態を説明するブロック図。同じく変調パターンコントローラと変調パターン発生器の動作を説明するフローチャート。同じく変調パターンコントローラを動作させたときに変調パターン発生器が出力する変調パターンの波形図。同じく本実施形態で使用する変調波形の概略図。従来の変調パターンの動作説明のための波形図。図３の変調パターンを用いた時の出力クロックのスペクトラム特性を説明する為の波形図。図５の変調パターンを用いた時の出力クロックのスペクトラム特性を説明する為の波形図。従来使用されている変調波形であるhershey-kiss波の概略図。従来使用されている変調波形である三角波の概略図。

符号の説明

１ＰＬＬシステム
２外部リファレンス信号
３リファレンス分周器
４位相比較器
５チャージポンプ
６ループフィルタ
７ＶＣＯ（電圧制御型発振器）
８分周器
９プリスケーラ
１０メインカウンタ
１１クロック変調回路
１２変調パターン発生器
１３変調パターンコントローラ
１４ゲイン・オフセットコントローラ
１５ ΔΣ変調器
１６ＲＯＭ
１７シーケンサ
１８加算器
１９中間分周出力
２０出力クロック信号

Claims

フェイズ・ロック・ループとクロック変調回路とを備え、
前記クロック変調回路は、変調波形である三角波の上昇と下降の変化点を分散してなる変調パターンに基づき、前記フェイズ・ロック・ループの分周器の分周数を変調して、出力クロックの周波数を変調する
ことを特徴とする分散変調型クロック発生回路。
電圧制御型発振器の出力を分周する分周器と、外部リファレンス信号を所定の比較周波数に変換するリファレンス分周器と、前記分周器の出力信号と前記リファレンス分周器の比較周波数信号の位相を比較して位相誤差に対応する誤差信号を発生する位相比較器と、前記誤差信号に応じた電荷量を発生するチャージポンプと、このチャージポンプの出力端子と特定の電位との間に挿入されるループフィルタと、このループフィルタの出力に応じた周波数の出力クロックを発生する前記電圧制御型発振器を備えたフェイズ・ロック・ループと、前記出力クロックを前記分周器によって所定の分周数に分周された中間分周出力とシーケンサによって制御され、前記分周器の分周数を変調することで、前記出力クロックの周波数を変調するΔΣ変調器を有するクロック変調回路とを備え、
このクロック変調回路はさらに、変調パターン発生器と、この変調パターン発生器の出力のゲイン及びオフセットを変更するゲイン・オフセットコントローラと、変調パターンの上昇と下降の変化点を分散させる変調パターンコントローラとを有する
ことを特徴とする分散変調型クロック発生回路。
電圧制御型発振器の出力を分周する分周器と、外部リファレンス信号を所定の比較周波数に変換するリファレンス分周器と、前記分周器の出力信号と前記リファレンス分周器の比較周波数信号の位相を比較して位相誤差に対応する誤差信号を発生する位相比較器と、前記誤差信号に応じた電荷量を発生するチャージポンプと、このチャージポンプの出力端子と特定の電位との間に挿入されるループフィルタと、このループフィルタの出力に応じた周波数の出力クロックを発生する前記電圧制御型発振器を備えたフェイズ・ロック・ループと、前記出力クロックを前記分周器によって所定の分周数に分周された中間分周出力とシーケンサによって制御され、前記分周器の分周数を変調することで、前記出力クロックの周波数を変調するΔΣ変調器を有するクロック変調回路とを備え、
このクロック変調回路はさらに、変調パターン発生器と、この変調パターン発生器の出力のゲイン及びオフセットを変更するゲイン・オフセットコントローラと、変調パターンの振幅及び周期を分散させる変調パターンコントローラとを有する
ことを特徴とする分散変調型クロック発生回路。