CN116865678B - 一种时钟信号扩频电路 - Google Patents

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Abstract

本申请涉及相位延迟技术领域的领域，提供时钟信号扩频电路，其包括调制频率控制子电路、调制幅度控制子电路、调制波形生成子电路和相位调制子电路；调制频率控制子电路用于将原始时钟信号进行分频以得到分频时钟信号，调制幅度控制子电路用于根据来自外部电压源的原始电压信号生成第一调制幅度控制电压和第二调制幅度控制电压，调制波形生成子电路用于基于所述分频时钟信号、所述第一调制幅度控制电压和所述第二调制幅度控制电压生成具有目标波形的调制信号，相位调制子电路用于基于所述调制信号对所述原始时钟信号进行相位延迟以生成扩频时钟信号。本发明对时钟信号进行频率和相位的调制以降低时钟信号在电子系统中的干扰。

Description

一种时钟信号扩频电路
技术领域
本申请涉及相位延迟技术领域，尤其是涉及一种时钟信号扩频电路。
背景技术
随着电子技术的发展，电子系统的信号传输速率越来越高，电子系统的内部时钟频率越来快。然而高速变化的时钟信号会给电子系统带来电磁干扰(EMI)问题，降低信号的完整性，从而危害整个电子系统的工作。
对于时钟信号引起的电磁干扰，扩频时钟发生器(SSCG)技术可以从时钟根源上进行降低电磁干扰问题，它也是成本最低且最易实现的一种技术。常见的是基于锁相环(PLL)结构调制，通过调制锁相环中的分频器分频比，实现对输出时钟进行展频。然而该按方案仅仅是限制了时钟信号的频率，一旦发生电磁干扰其幅度影响的干扰程度并没有发生变化。
发明内容
为了限制时钟信号频率，并对时钟信号进行相位调制以降低时钟信号在电子系统中的干扰发生概率以及干扰发生影响，本申请提供一种时钟信号扩频电路。
本申请提供的一种时钟信号扩频电路，采用如下的技术方案：
一种时钟信号扩频电路，包括：调制频率控制子电路、调制幅度控制子电路、调制波形生成子电路和相位调制子电路，所述调制波形生成子电路分别与所述调制频率控制子电路、所述调制幅度控制子电路和所述相位调制子电路电连接；
所述调制频率控制子电路用于将来自时钟信号源的原始时钟信号进行分频以得到分频时钟信号，并将所述分频时钟信号传递至所述调制波形生成子电路；
所述调制幅度控制子电路用于根据来自外部电压源的原始电压信号生成第一调制幅度控制电压和第二调制幅度控制电压，并将所述第一调制幅度控制电压和所述第二调制幅度控制电压传送至所述调制波形生成子电路；
所述调制波形生成子电路用于基于所述分频时钟信号、所述第一调制幅度控制电压和所述第二调制幅度控制电压生成具有目标波形的调制信号，并将所述调制信号传递至所述相位调制子电路；
所述相位调制子电路用于基于所述调制信号对所述原始时钟信号进行相位延迟以生成扩频时钟信号。
上述技术方案中，调制频率控制子电路对原始时钟信号进行分频得到分频时钟信号，分频时钟信号的频率由用户指定；调制幅度控制子电路生成第一调制幅度控制电压和第二调制幅度控制电压；调制波形生成子电路输出的调制信号频率继承分频时钟信号的周期频率，调制信号的幅度继承第一调制幅度控制电压和第二调制幅度控制电压之间的电势差，而调制信号的波形则是根据调制波形生成子电路的电路部分对应生成的目标波形。相位调制子电路根据调制信号对原始时钟信号进行相位延迟，旨在改变原始时钟信号的频率和相位，实现整体的原始时钟信号的扩频，以生成扩频时钟信号。
可选的，所述调制频率控制子电路具有第一输入端和第一输出端，所述第一输入端与所述时钟信号源电连接，用以接收所述原始时钟信号，所述第一输出端与所述调制波形生成子电路电连接，用以向所述调制波形生成子电路传递所述分频时钟信号；
所述调制幅度控制子电路具有第二输入端、第二输出端和第三输出端，所述第二输入端与所述外部电压源电连接以接收所述原始电压信号，所述第二输出端和所述第三输出端均与所述调制波形生成子电路电连接，用以向所述调制波形生成子电路分别传递所述第一调制幅度控制电压和所述第二调制幅度控制电压；
所述调制波形生成子电路具有第三输入端、第四输入端、第五输入端、以及第四输出端，所述第三输入端、第四输入端、第五输入端分别与所述第一输出端、所述第二输出端和所述第三输出端电连接，所述第四输出端与所述相位调制子电路电连接，用以向所述相位调制子电路传送所述调制信号；
所述相位调制子电路具有第六输入端、第七输入端以及第五输出端，所述第六输入端、第七输入端分别与所述时钟信号源、所述第四输出端电连接，所述第五输出端用以向外部目标电路输送所述扩频时钟信号。
通过采用上述技术方案，调制频率控制子电路将时钟信号源的原始时钟信号经过分频为分频时钟信号，随后通过第三输入端输入给调制波形生成子电路以控制目标波形的调制信号的频率；调制幅度控制子电路将外部电压源的原始电压信号分压为第一调制幅度控制电压和第二调制幅度控制电压并分别通过第四输入端和第五输入端输入到调制波形生成子电路以控制目标波形的调制信号的幅度。调制波形生成子电路根据调制频率控制子电路和调制幅度控制子电路的输出调整目标波形的调制信号，并通过第七输入端传输给相位调制子电路，以改变时钟信号源的原始时钟信号的频率和相位进而得到扩频时钟信号。
可选的，所述调制频率控制子电路包括分频组件，所述分频组件包括多个依序串联的D触发器，其中，位于首位的D触发器的输入接口用作第一输入端以接收所述原始时钟信号，分频组件中末位D触发器输出分频时钟信号。
通过采用上述技术方案，分频组件通过调整D触发器的数量实现对于分频数的改变，实现对于2的n次方分频，从而产生分频时钟信号。
可选的，所述调制频率控制子电路包括可编程分频器，所述可编程分频器的输入接口用作第一输入端以接收所述原始时钟信号，所述可编程分频器的输出接口用作所述第一输入端以输出所述分频时钟信号。
通过采用上述技术方案，通过对于可编程分频器的设置，实现对于分频数的设定，进而产生分频时钟信号。
可选的，所述调制幅度控制子电路设有电阻模组，所述电阻模组的一端用作所述第二输入端，以与所述外部电压源电连接，所述电阻模组的另一端接地，所述电阻模组包括多个依序串联的电阻且在预定的位置引出用作所述第二输出端和所述第三输出端的两个输出接口以分别输出所述第一调制幅度控制电压和所述第二调制幅度控制电压。
通过采用上述技术方案，通过电阻模组对外部电压源输出的原始电压信号进行分压，电阻模组的两个端口分别输出分压后的第一调制幅度控制电压和第二调制幅度控制电压，通常第一调制幅度控制电压是高于第二调制幅度控制电压。
可选的，所述调制波形生成子电路包括鉴频鉴相器、低通滤波器和压控振荡单元，所述鉴频鉴相器具有鉴频鉴相输入接口、鉴频鉴相反馈接口和鉴频鉴相输出接口，低通滤波器具有低通输入接口和低通输出接口，压控振荡单元具有压控输入接口、第一开关接口、第二开关接口、反馈输入接口、反馈输出接口和调制输出接口；
所述鉴频鉴相输入接口用作所述第三输入端以接收所述调制频率控制子电路传输的分频时钟信号，所述鉴频鉴相反馈接口与所述压控振荡单元输出的反馈输出接口电连接以接收反馈信号，所述鉴频鉴相输出接口与所述低通输入接口电连接，用以根据所述分频时钟信号与所述反馈信号之间的相位差向所述低通滤波器输出对应的初步电压信号，所述低通输出接口与所述压控输入接口电连接，用以将低通滤波后的初步电压信号作为内部电压信号传输给所述压控振荡单元，使得压控振荡单元产生对应频率的中间信号，所述第一开关接口与所述第二输出端电连接以接收所述第一调制幅度控制电压，所述第二开关接口与所述第三输出端电连接以接收所述第二调制幅度控制电压，所述调制输出接口用作所述第四输出端，用以向所述相位调制子电路传送所述调制信号，所述反馈输出接口分别与所述反馈输入接口和所述鉴频鉴相反馈接口电连接，用以传输反馈信号。
通过采用上述技术方案，鉴频鉴相器、低通滤波器和压控振荡单元的电路连接方式构成“锁相环”结构，鉴频鉴相器根据分频时钟信号与反馈信号之间的相位差改变自身输出电压构成初步电压信号，随后经过低通滤波器的低通滤波后形成内部电压信号，该内部电压信号输送给压控振荡单元以作为压控振荡单元的控制电压，使得压控振荡单元产生对应频率的中间信号。压控振荡单元根据反馈信号、第一调制幅度控制电压、第二调制幅度控制电压调制所述中间信号的峰值，从而得到调制好的调制信号。同时反馈信号传输到鉴频鉴相反馈接口也是为了保证整体的调制好的调制信号与输入的分频时钟信号频率步调一致。
可选的，所述压控振荡单元包括电荷泵、开关组件、电容器和比较器；
所述电荷泵的输入端用作所述第一开关接口与所述低通输出接口电连接，所述电荷泵的输出端电连接所述比较器的正极，所述电荷泵的反馈端用作反馈输入接口以接收反馈信号，所述比较器的正极也与所述电容器的一端电连接，所述电容器的另一端接地，所述比较器的正极用作调制输出接口以向所述相位调制子电路传送所述调制信号；
所述开关组件包括第一开关、第二开关和控制端口，所述第一开关的一端用作所述第一开关接口以电连接所述调制幅度控制子电路的所述第二输入端，所述第一开关的另一端电连接所述比较器的负极，所述第二开关的一端用作所述第二开关接口以电连接所述调制幅度控制子电路的所述第三输出端，所述第二开关的另一端电连接所述比较器的负极，所述控制端口用作反馈输入端口以接收反馈信号；
所述比较器的输出端用作所述反馈输出接口，用以向所述鉴频鉴相反馈接口以及所述反馈输入接口传输所述反馈信号；
其中，所述比较器在正极电压低于所述第二调制幅度控制电压时输出低电平的反馈信号，所述低电平的反馈信号触发所述开关组件控制所述第一开关闭合、第二开关断开以使所述第一调制幅度控制电压输入至所述比较器的负极、以及电荷泵输出的电压逐渐升高，所述比较器在正极电压高于所述第一调制幅度控制电压时输出高电平的反馈信号，所述高电平的反馈信号触发所述开关组件控制所述第一开关断开、第二开关闭合以使所述第二调制幅度控制电压输入至所述比较器的负极、以及电荷泵输出的电压逐渐下降。
通过采用上述技术方案，比较器在正极的电压低于负极的电压时输出低电平的反馈信号，以使得开关组件将第一开关闭合、第二开关断开，提高比较器的负极电压至第一调制幅度电压，高电平的反馈信号也会使得电荷泵输出的电压(即调制信号)逐渐上升，随着调制信号的电压增大到高于所述第一调制幅度电压，比较器输出高电平的反馈信号，以使得开关组件将第一开关断开、第二开关闭合，从而降低比较器的负极电压至第二调制幅度电压，低电平的反馈信号也会使得电荷泵输出的电压(即调制信号)逐渐下降，随着调制信号的电压下降至所述第二调制幅度电压，比较器的正极电压低于高于负极电压，比较器也再次输出低电平发反馈信号。如此，实现压控振荡单元根据第一调制幅度电压、第二调制幅度电压、反馈信号、结合低通滤波器输出的内部电压信号产生调制信号，以继承内部电压信号的周期频率、以及第一调制幅度电压和第二调制幅度电压之间的电势差幅度限制。
可选的，所述相位调制子电路包括反相器和可变电容，所述反相器的输入端电连接所述时钟信号源以接收所述原始时钟信号，所述反相器的输出端电连接所述可变电容的一端并向所述外部目标电路输出所述扩频时钟信号，所述可变电容的另一端电连接所述第四输出端以接收所述调制信号。
上述技术方案中，可变电容的电容值随着电容两端的电压会进行调整，可变电容的电容值越大其输出的波形变化越缓慢，输入和输出的延迟就越大，如此，本案通过调制信号使得可变电容的电容值发生改变，进而改变原始时钟的相位，使得原始时钟的相位根据调制信号的幅度进行延迟。
可选的，相位调制子电路包括多个依序级联的延迟单元，每个所述延迟单元均包括反相器和可变电容，第一个延迟单元的反相器的输入端电连接所述时钟信号源以接收所述原始时钟信号，非第一个延迟单元的反相器的输入端电连接上一级延迟单元的反相器的输出端，最后一个延迟单元的反相器的输出端用以向所述外部目标电路输出所述扩频时钟信号，其中，针对每个所述延迟单元，该延迟单元的反相器的输出端与该延迟单元的可变电容的一端电连接，该延迟单元的可变电容的另一端与所述第四输出端电连接以接收所述调制信号。
通过采用上述技术方案，通过多个输出端连接负载可变电容的反相器串联可以进一步扩大相位延迟的调节范围。
综上所述，本申请包括以下至少一种有益技术效果：
1、调制信号频率继承分频时钟信号的周期频率，幅度继承第一调制幅度控制电压和第二调制幅度控制电压之间的电势差，而波形则是根据调制波形生成子电路的电路部分对应生成的目标波形，如此根据调制信号的对原始时钟信号进行相位延迟，改变改变原始时钟信号的频率和相位，实现整体的原始时钟信号的扩频。
2、鉴频鉴相器根据分频时钟信号与反馈信号之间的相位差改变自身输出电压构成初步电压信号，随后经过低通滤波器的低通滤波后形成内部电压信号；该内部电压信号输送给压控振荡单元以作为压控振荡单元的控制电压，使得压控振荡单元产生对应频率的中间信号。压控振荡单元根据反馈信号、第一调制幅度控制电压、第二调制幅度控制电压调制所述中间信号的峰值，从而得到调制好的调制信号。
3、调制信号使得可变电容的电容值发生改变，进而改变原始时钟的相位，使得原始时钟的相位根据调制信号的幅度进行延迟，多个输出端连接负载可变电容的反相器串联能够扩大相位延迟的调节范围。
附图说明
图1是本发明一种时钟信号扩频电路的模块示意图；
图2是图1中调制频率控制子电路的电路示意图；
图3是图1中调制幅度控制子电路的电路示意图；
图4是图1中调制波形生成子电路的一种模块示意图；
图5是图4中调制波形生成子电路的结构示意图；
图6是图1中相位调制子电路的一种电路示意图；
图7是图1中相位调制子电路的另一种电路示意图；
图8是图1中时钟信号扩频电路中时钟扩频信号的时序变化示意图。
具体实施方式
以下结合附图，对本申请作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在以下描述中，为了解释的目的，阐述了很多具体细节，以便提供对发明构思的彻底理解。作为本说明书的一部分，本公开的附图中的一些附图以框图形式表示结构和设备，以避免使所公开的原理复杂难懂。为了清晰起见，实际具体实施的并非所有特征都有必要进行描述。在本公开中对“一个具体实施”或“具体实施”的提及意指结合该具体实施所述的特定特征、结构或特性被包括在至少一个具体实施中，并且对“一个具体实施”或“具体实施”的多个提及不应被理解为必然地全部是指同一具体实施。
除非明确限定，否则术语“一个”、“一种”和“该”并非旨在指代单数实体，而是包括其特定示例可以被用于举例说明的一般性类别。因此，术语“一个”或“一种”的使用可以意指至少一个的任意数目，包括“一个”、“一个或多个”、“至少一个”和“一个或不止一个”。术语“或”意指可选项中的任意者以及可选项的任何组合，包括所有可选项，除非可选项被明确指示是相互排斥的。短语“中的至少一者”在与项目列表组合时是指列表中的单个项目或列表中项目的任何组合。所述短语并不要求所列项目的全部，除非明确如此限定。
本发明提供了一种时钟信号扩频电路10，如图1所示，包括：调制频率控制子电路11、调制幅度控制子电路12、调制波形生成子电路13和相位调制子电路14。所述调制波形生成子电路13分别与所述调制频率控制子电路11、所述调制幅度控制子电路12和所述相位调制子电路14电连接。
所述调制频率控制子电路11用于将来自时钟信号源20的原始时钟信号CLK进行分频以得到分频时钟信号CLK_DIV，并将所述分频时钟信号CLK_DIV传递至所述调制波形生成子电路13；所述调制幅度控制子电路12用于根据来自外部电压源30的原始电压信号生成第一调制幅度控制电压VH和第二调制幅度控制电压VL，并将所述第一调制幅度控制电压VH和所述第二调制幅度控制电压VL传送至所述调制波形生成子电路13；所述调制波形生成子电路13用于基于所述分频时钟信号CLK_DIV、所述第一调制幅度控制电压VL和所述第二调制幅度控制电压VH生成具有目标波形的调制信号VTRI，并将所述调制信号VTRI传递至所述相位调制子电路14；所述相位调制子电路14用于基于所述调制信号VTRI对所述原始时钟信号CLK进行相位延迟以生成扩频时钟信号SSCCLK。
调制频率控制子电路11对原始时钟信号CLK进行分频得到分频时钟信号CLK_DIV，分频时钟信号CLK_DIV的频率由用户设定的分频比例决定；调制幅度控制子电路12生成第一调制幅度控制电压VH和第二调制幅度控制电压VL；调制波形生成子电路13输出的调制信号VTRI频率继承分频时钟信号CLK_DIV的周期频率，调制信号VTRI的幅度继承第一调制幅度控制电压VH和第二调制幅度控制电压VL之间的电势差，而调制信号VTRI的波形则是根据调制波形生成子电路13的电路部分对应生成的目标波形。相位调制子电路14根据调制信号VTRI对原始时钟信号CLK进行相位延迟，旨在改变原始时钟信号CLK的频率和相位，实现整体的原始时钟信号CLK的扩频，以生成扩频时钟信号SSCCLK。
在一些示例中，如图1所示，所述调制频率控制子电路11具有第一输入端和第一输出端，所述第一输入端与所述时钟信号源20电连接，用以接收所述原始时钟信号CLK，所述第一输出端与所述调制波形生成子电路13电连接，用以向所述调制波形生成子电路13传递所述分频时钟信号CLK_DIV。
所述调制幅度控制子电路12具有第二输入端、第二输出端和第三输出端，所述第二输入端与所述外部电压源30电连接以接收所述原始电压信号，所述第二输出端和所述第三输出端均与所述调制波形生成子电路13电连接，用以向所述调制波形生成子电路13分别传递所述第一调制幅度控制电压VH和所述第二调制幅度控制电压VL。
所述调制波形生成子电路13具有第三输入端、第四输入端、第五输入端、以及第四输出端，所述第三输入端与所述第一输出端电连接以接收分频时钟信号CLK_DIV，所述第四输入端与第二输出端电连接以接收第一调制幅度控制电压VH，所述第五输入端与所述第三输出端电连接以接收第二调制幅度控制电压VL，所述第四输出端与所述相位调制子电路14电连接，用以向所述相位调制子电路14传送所述调制信号VTRI。
所述相位调制子电路14具有第六输入端、第七输入端以及第五输出端，所述第六输入端与所述时钟信号源20电连接以接收原始时钟信号CLK，第七输入端与所述调制波形生成子电路13的第四输出端电连接以接收调制信号VTRI，第五输出端向外部目标电路输送扩频时钟信号SSCCLK。
该示例在实施时，调制频率控制子电路11将时钟信号源20的原始时钟信号CLK经过分频为分频时钟信号CLK_DIV，随后通过第三输入端输入给调制波形生成子电路13以控制目标波形的调制信号VTRI的频率；调制幅度控制子电路12将外部电压源30的原始电压信号分压为第一调制幅度控制电压VH和第二调制幅度控制电压VL并分别通过第四输入端和第五输入端输入到调制波形生成子电路13以控制目标波形的调制信号VTRI的幅度。调制波形生成子电路13根据调制频率控制子电路11和调制幅度控制子电路12的输出调整目标波形的调制信号VTRI，并通过第七输入端传输给相位调制子电路14，以改变时钟信号源20的原始时钟信号CLK的频率和相位，进而得到扩频时钟信号SSCCLK。
在一个示例中，如图2所示，所述调制频率控制子电路11设有分频组件，所述分频组件设有多个依序串联的D触发器，其中，位于首位的D触发器的输入接口用作所述第一输入端，以接收原始时钟信号CLK，位于末位的D触发器的输出接口用作第一输出端以输出分频时钟信号CLK_DIV。
具体为，为便于区分对分频组件中的D触发器进行命名，分别是首位D触发器、第二位D触发器、第三位D触发器……第N位D触发器、末位D触发器。该分频组件中首位D触发器的clk端口与时钟信号源20电连接以接收原始时钟信号CLK，首位D触发器的D端口与Qn端口电连接，首位D触发器的Q端口与第二位D触发器的clk端口电连接，第二位D触发器的D端口与自身Qn端口电连接，第二位D触发器Q端口与第三位D触发器的clk端口电连接……第N位触发器的D端口电连接自身Qn端口，第N位触发器的Q端口电连接末位D触发器的clk端口，末位D触发器的D端口电连接自身Qn端口，末位触发器的Q端口输出分频时钟信号CLK_DIV。
也就是说，分频组件中的D触发器至少有两个，每个D触发器的D端口均电连接自身Qn端口，上一个D触发器的Q端口与下一个D触发器的clk端口电连接，从而完成分频组件中多个D触发器的依序串联。分频组件中首位D触发器的clk端口作为整体分频组件的输入端(调制频率控制子电11的第一输入端)电连接原始时钟信号CLK，分频组件中末位触发器的Q端口作为整体分频组件的输出端(调制频率控制子电路11的第一输出端)输出分频时钟信号。分频组件通过调整D触发器的数量实现对于分频数的改变，实现对于2的n次方分频，从而产生分频时钟信号。
在一些示例中，所述调制频率控制子电路11设有可编程分频器，可编程分频器的输入端输入原始时钟信号，可编程分频器的输出端输出分频时钟信号。
通过采用上述技术方案，通过对于可编程分频器的调控，实现对于分频数的设定，进而产生分频时钟信号CLK_DIV。
在一些示例中，如图3所示，所述调制幅度控制子电路12设有电阻模组，电阻模组的一端与外部电压源30电连接，电阻模组的另一端接地，电阻模组设有多个依序串联的电阻且在预定的位置引出用作所述第二输出端和第三输出端的两个输出接口以分别输出所述第一调制幅度控制电压VH和所述第二调制幅度控制电压VL。
通过电阻模组对外部电压源30输出的原始电压信号进行分压，电阻模组的两个端口分别输出分压后的第一调制幅度控制电压VH和第二调制幅度控制电压VL，通常第一调制幅度控制电压VH高于第二调制幅度控制电压VL。其中，电阻模组可以是由一个电阻构成，也可以由多个电阻相互串联而成，电阻模组的两个输出端口可以是固定的，也可以是滑动的，旨在对于原始信号进行分压。电阻模组中的电阻阻值可以是固定的也可以是变化的，优选为阻值固定的电阻，电阻模组中的多个电阻阻值可以相同，也可以不同，优选为阻值相同的电阻。
例如，电阻模组设置有三个电阻R1、R2和R3串联，其中R1是滑动电阻，R1的固定端串联R2，R1的滑动端作为电阻模组的输出端以输出VH，那么调整VH的数值时往往是调整滑动电阻R1中滑动端的位置即可。再例如，电阻模组中的电阻R1是由若干子电阻通过串并联构成。
在一些示例中，如图4和图5所示，所述调制波形生成子电路包括鉴频鉴相器PD、低通滤波器LF和压控振荡单元132，所述鉴频鉴相器PD具有鉴频鉴相输入接口、鉴频鉴相反馈接口和鉴频鉴相输出接口，低通滤波器LF具有低通输入接口和低通输出接口，压控振荡单元132具有压控输入接口、第一开关接口、第二开关接口、反馈输入接口、反馈输出接口和调制输出接口；
所述鉴频鉴相输入接口PD用作所述第五输入端以接收所述调制频率控制子电路11传输的分频时钟信号，所述鉴频鉴相反馈接口与所述压控振荡单元132输出的反馈输出接口电连接以接收反馈信号CLK_DIV_IN，所述鉴频鉴相输出接口与所述低通输入接口电连接，用以根据所述分频时钟信号CLK_DIV与所述反馈信号CLK_DIV_IN之间的相位差，向所述低通滤波器LF输出对应的初步电压信号PD_OUT，所述低通输出接口与所述压控输入接口电连接，用以将低通滤波后的初步电压信号PD_OUT作为内部电压信号VCTR传输给所述压控振荡单元132，该内部电压信号VCTR作为压控振荡单元132的控制电压使得压控振荡单元132产生对应频率的中间信号，所述第一开关接口与所述第二输出端电连接以接收所述第一调制幅度控制电压VH，所述第二开关接口与所述第三输出端电连接以接收所述第二调制幅度控制电压VL，所述调制输出接口用作所述第四输出端，用以向所述相位调制子电路14传送所述调制信号VTRI，所述反馈输出接口分别与所述反馈输入接口和所述鉴频鉴相反馈接口电连接，用以传输反馈信号CLK_DIV_IN。
通过采用上述技术方案，鉴频鉴相器PD、低通滤波器LF和压控振荡单元132的电路连接方式构成“锁相环”结构，鉴频鉴相器PD根据分频时钟信号CLK_DIV的相位差改变自身输出电压构成初步电压信号PD_OUT，随后经过低通滤波器的低通滤波后形成电信号形式的内部电压信号VTRI，所述内部电压信号输送给压控振荡单元132，以作为压控振荡单元132的控制电压供压控振荡单元132产生对应频率的中间信号。压控振荡单元根据反馈信号CLK_DIV_IN、第一调制幅度控制电压VH、第二调制幅度控制电压VL调制所述中间信号的峰值，从而得到调制好的调制信号VTRI。同时反馈信号CLK_DIV_IN传输到鉴频鉴相反馈接口也是为了保证整体的调制好的调制信号VTRI与输入的分频时钟信号CLK_DIV频率步调一致。
在一些示例中，鉴频鉴相器PD和低通滤波器LP之间还可以设置电荷泵CP。鉴频鉴相器PD、第一电荷泵CP、低通滤波器LP以及压控振荡单元132构成锁相环结构。
在一些示例中，如图5所示，所述压控振荡单元132包括电荷泵BP、开关组件SW、电容器C0和比较器COMP。
电荷泵BP的输入端作为压控振荡单元132的第一开关接口与低通滤波器LP的低通输出接口电连接，以接收低通滤波器LP输出的内部电压信号VCTR。内部电压信号VCTR作为控制电压输送给电荷泵BP，使得电荷泵BP的内部产生对应频率的中间信号，该中间信号的频率是由VCTR的控制电压决定的。电荷泵BP的输出端电连接所述比较器COMP的正极，所述电荷泵BP的反馈端用作反馈输入接口以接收反馈信号CLK_DIV_IN。
所述开关组件SW包括第一开关a、第二开关b和控制端口s，第一开关a的一端电连接所述调制幅度控制子电路12的第二输入端，以接收第一调制幅度控制电压VH，第一开关a的另一端电连接所述比较器COMP的负极，以在第一开关a闭合时将第一调制幅度控制电压VH传输到比较器COMP的负极，第二开关b的一端电连接所述调制幅度控制子电路12的第三输出端，以接收第二调制幅度控制电压VL，第二开关b的另一端电连接所述比较器COMP的负极，以在第二开关b闭合时将第二调制幅度控制电压VL传输到比较器COMP的负极，控制端口s用作反馈输入接口以接收反馈信号CLK_DIV_IN。在一些示例中，开关组件还设有输出端口γ，第一开关a和第二开关b均电连接输出端口γ，输出端口γ电连接比较器COMP的负极，第一开关a闭合时第一调制幅度控制电压VH通过输出端口γ传入到比较器COMP的负极，第二开关b闭合式第二调制幅度控制电压VL通过输出端口γ传入比较器的负极。
电荷泵BP包括N0、N1、N2、P0、P1、P2，N0和N1均与低通滤波器LP的低通输出端电连接以接收VCTR，N0与P0连接以传输VCTR，N0、N1、P0、P1构成“电流镜”将VCTR导入P2和N2。N2和P2的左端均作为电荷泵BP的反馈端、以及所述压控振荡单元的反馈输入接口，以接收反馈信号CLK_DIV_IN。其中，N0、N1、P0、P1均作为电流镜的组成部分，用以将低通滤波器LP所输出的VCTR镜像输入到P2和N2中，在P2导通时控制C0释放电能，使得VTRI的电压逐渐升高，在N2导通时，控制C0吸收电能，使得VTRI的电压逐渐下降。其中，P2与开关组件SW中第一开关a联动开关，即第一开关a闭合P2也闭合，第一开关a断开P2也断开，N2与开关组件SW组件中第二开关b联动开关，即第二开关b闭合N2也闭合，第二开关b断开N2也断开。
所述比较器COMP的正极与所述电荷泵BP的输出端电连接的同时，也与所述电容器C0的一端电连接，所述电容器C0的另一端接地，所述比较器COMP的正极作为所述压控振荡单元132的调制输出接口以向所述相位调制子电路14传送所述调制信号VTRI；比较器COMP的负极电连接所述开关组件SW的输出，比较器COMP的输出端用作所述压控振荡单元132的反馈输出接口，用以向鉴频鉴相器PD的鉴频鉴相反馈接口以及反馈输入接口传输反馈信号CLK_DIV_IN，其中反馈输入接口包括所述电荷泵BP的反馈端以及所述开关组件SW的控制端口s。
其中，比较器COMP在正极电压低于负极电压VL时输出高电平“0”的反馈信号CLK_DIV_IN。低电平电平“0”的反馈信号CLK_DIV_IN触发所述开关组件SW控制所述第一开关a闭合、第二开关b断开，以使第一调制幅度控制电压VH输至所述比较器COMP的负极，同时通过电荷泵BP控制VTRI的电压逐渐升高，直至VTRI的电压高于或等于负极电压VH。
比较器COMP在正极电压高于作为负极电压的第一调制幅度电压VH时，输出高电平“1”的反馈信号CLK_DIV_IN，高电平“1”的反馈信号CLK_DIV_IN触发所述开关组件SW控制所述第一开关a断开、第二开关b闭合以使第二调制幅度控制电压VL输至所述比较器COMP的负极，同时通过电荷泵控制VTRI的电压逐渐下降，直至VTRI的电压低于或等于负极电压VL。
具体工作过程如下：
低电平“0”的反馈信号CLK_DIV_IN使得开关组件SW的控制端口s接收到该反馈信号后将第一开关a闭合、第二开关b断开，比较器COMP的负极电压切换至第一调制幅度电压VH。同时，由于电荷泵BP中N2管与第二开关b联动开关，P2与第一开关a联动开关，在第一开关a闭合时P2管导通，第二开关b断开时N2管断开，P2管将吸收的电能释放使得VTRI的电压逐渐升高。直至VTRI的电压超过第一调制幅度电压VH，比较器COMP的正极电压大于负极电压，比较器COMP输出低电平“1”的反馈信号CLK_DIV_IN。
高电平“1”的反馈信号CLK_DIV_IN使得开关组件SW的控制端口接收到该反馈信号后将第一开关a断开、第二开关b导通，比较器COMP的负极电压切换值第二调制幅度电压VL。同时，由于电荷泵BP中的N2管与第二开关b联动开关，P2与第一开关a联动开关，在第一开关a断开时P2管断开，第二开关b导通是N2管导通，N2吸收电能存储到C0中，使得VTRI的电压逐渐下降。直至VTRI的电压低于第二调制幅度电压VL，比较器COMP的正极电压小于或等于负极电压VL，比较器COMP输出低电平的“0”的反馈信号CLK_DIV_IN。
如此，如图8所示，压控振荡单元132以低通滤波器LP输出的内部电压信号VCTR为控制电压并产生对应周期频率的中间信号，根据第一调制幅度电压VH和第二调制幅度电压VL和反馈信号CLK_DIV_IN调节所述中间信号的峰值，从而形成调制信号VTRI。该调制信号VTRI继承内部电压信号VCTR的周期频率、以及第一调制幅度电压VH和第二调制幅度电压VL之间的电势差幅度。
在一些示例中，如图6所示，相位调制子电路14包括反相器141和可变电容142，所述反相器141的输入端电连接所述时钟信号源10以接收原始时钟信号CLK，反相器的输出端电连接可变电容142的一端，并向外部目标耦电路输出扩频时钟信号SSCCLK，可变电容142的另一端电连接所述调制波形生成子电路13的第四输出端，以接收调制信号VTRI。
该示例中，可变电容142的电容值随着电容两端的电压会进行调整，可变电容142的电容值越大其输出的波形变化越缓慢，输入和输出的延迟就越大，如此，本案通过调制信号VTRI使得可变电容142的电容值发生改变，进而改变原始时钟CLK的相位，使得原始时钟CLK的相位根据调制信号VTRI的幅度进行延迟。
进一步的，如图7所示，相位调制子电路14包括多个依序级联的延迟单元140，首位所述延迟单元140的输入端电连接所述原始时钟信号CLK，末位所述延迟单元140的输出端作为所述相位调制子电路14的输出端以输出扩频时钟信号SSCCLK。
每个延迟单元140均包括反相器141和可变电容142，第一个延迟单元140的反相器141的输入端电连接时钟信号源20以接收原始时钟信号CLK，非第一个延迟单元140的反相器141的输入端电连接上一级延迟单元140的反相器141的输出端，最后一个延迟单元140的反相器的输出端用以向外部目标电路输出扩频时钟信号SSCCLK，其中针对每个延迟单元140，延迟单元140的反相器141的输出端与该延迟单元的可变电容142的一端电连接，可变电容142的另一端电连接与调制波形生成子电路13的第四输出端电连接，以接收调制波形生成子电路输出的调制信号VTRI。该方案通过多个级联的延迟单元进一步扩大相位延迟的调节范围。
详细的，可变电容142在一端是高电位1.8v、低电位0v的时钟信号下，该端的等效平均电压为0.9v，当可变电容两端电压差减小，可变电容的电容值下降，导致可变电容输出端的信号相比输入端周期逐渐减小，频率增大。为此，如图8所示，随着相位调制子电路14所收到的调制信号VTRI的电压上升，可变电容的可变电容值增大，扩频时钟信号SSCCLK的相位变化差增大，导致SSCCLK的周期跟随增大，频率减小。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (9)

1.一种时钟信号扩频电路，其特征在于，包括：调制频率控制子电路、调制幅度控制子电路、调制波形生成子电路和相位调制子电路，所述调制波形生成子电路分别与所述调制频率控制子电路、所述调制幅度控制子电路和所述相位调制子电路电连接；
所述调制频率控制子电路用于将来自时钟信号源的原始时钟信号进行分频以得到分频时钟信号，并将所述分频时钟信号传递至所述调制波形生成子电路；
所述调制幅度控制子电路用于根据来自外部电压源的原始电压信号生成第一调制幅度控制电压和第二调制幅度控制电压，并将所述第一调制幅度控制电压和所述第二调制幅度控制电压传送至所述调制波形生成子电路；
所述调制波形生成子电路用于基于所述分频时钟信号、所述第一调制幅度控制电压和所述第二调制幅度控制电压生成具有目标波形的调制信号，并将所述调制信号传递至所述相位调制子电路；
所述相位调制子电路用于基于所述调制信号对所述原始时钟信号进行相位延迟以生成扩频时钟信号。
2.根据权利要求1所述的时钟信号扩频电路，其特征在于，所述调制频率控制子电路具有第一输入端和第一输出端，所述第一输入端与所述时钟信号源电连接，用以接收所述原始时钟信号，所述第一输出端与所述调制波形生成子电路电连接，用以向所述调制波形生成子电路传递所述分频时钟信号；
所述调制幅度控制子电路具有第二输入端、第二输出端和第三输出端，所述第二输入端与所述外部电压源电连接以接收所述原始电压信号，所述第二输出端和所述第三输出端均与所述调制波形生成子电路电连接，用以向所述调制波形生成子电路分别传递所述第一调制幅度控制电压和所述第二调制幅度控制电压；
所述调制波形生成子电路具有第三输入端、第四输入端、第五输入端、以及第四输出端，所述第三输入端、第四输入端、第五输入端分别与所述第一输出端、所述第二输出端和所述第三输出端电连接，所述第四输出端与所述相位调制子电路电连接，用以向所述相位调制子电路传送所述调制信号；
所述相位调制子电路具有第六输入端、第七输入端以及第五输出端，所述第六输入端、第七输入端分别与所述时钟信号源、所述第四输出端电连接，所述第五输出端用以向外部目标电路输送所述扩频时钟信号。
3.根据权利要求2所述的时钟信号扩频电路，其特征在于，所述调制频率控制子电路包括分频组件，所述分频组件包括多个依序串联的D触发器，其中，位于首位的D触发器的输入接口用作所述第一输入端以接收所述原始时钟信号，位于末位的D触发器的输出接口用作所述第一输出端以输出所述分频时钟信号。
4.根据权利要求2所述的时钟信号扩频电路，其特征在于，所述调制频率控制子电路包括可编程分频器，所述可编程分频器的输入接口用作所述第一输入端以接收所述原始时钟信号，所述可编程分频器的输出接口用作所述第一输出端以输出所述分频时钟信号。
5.根据权利要求2-4中任一项所述的时钟信号扩频电路，其特征在于，所述调制幅度控制子电路包括电阻模组，所述电阻模组的一端用作所述第二输入端，以与所述外部电压源电连接，所述电阻模组的另一端接地，所述电阻模组包括多个依序串联的电阻且在预定的位置引出用作所述第二输出端和所述第三输出端的两个输出接口以分别输出所述第一调制幅度控制电压和所述第二调制幅度控制电压。
6.根据权利要求2所述的时钟信号扩频电路，其特征在于，所述调制波形生成子电路包括鉴频鉴相器、低通滤波器和压控振荡单元，所述鉴频鉴相器具有鉴频鉴相输入接口、鉴频鉴相反馈接口和鉴频鉴相输出接口，低通滤波器具有低通输入接口和低通输出接口，压控振荡单元具有压控输入接口、第一开关接口、第二开关接口、反馈输入接口、反馈输出接口和调制输出接口；
所述鉴频鉴相输入接口用作所述第三输入端以接收所述调制频率控制子电路传输的分频时钟信号，所述鉴频鉴相反馈接口与所述压控振荡单元输出的反馈输出接口电连接以接收反馈信号，所述鉴频鉴相输出接口与所述低通输入接口电连接，用以根据所述分频时钟信号与所述反馈信号之间的相位差向所述低通滤波器输出对应的初步电压信号，所述低通输出接口与所述压控输入接口电连接，用以将低通滤波后的初步电压信号作为内部电压信号传输给所述压控振荡单元，使得压控振荡单元产生对应频率的中间信号，所述第一开关接口与所述第二输出端电连接以接收所述第一调制幅度控制电压，所述第二开关接口与所述第三输出端电连接以接收所述第二调制幅度控制电压，所述调制输出接口用作所述第四输出端，用以向所述相位调制子电路传送所述调制信号，所述反馈输出接口分别与所述反馈输入接口和所述鉴频鉴相反馈接口电连接，用以传输反馈信号。
7.根据权利要求6所述的时钟信号扩频电路，其特征在于，所述压控振荡单元包括电荷泵、开关组件、电容器和比较器；
所述电荷泵的输入端用作所述第一开关接口与所述低通输出接口电连接，所述电荷泵的输出端电连接所述比较器的正极，所述电荷泵的反馈端用作反馈输入接口以接收反馈信号，所述比较器的正极也与所述电容器的一端电连接，所述电容器的另一端接地，所述比较器的正极用作调制输出接口以向所述相位调制子电路传送所述调制信号；
所述开关组件包括第一开关、第二开关和控制端口，所述第一开关的一端用作所述第一开关接口以电连接所述调制幅度控制子电路的所述第二输出端，所述第一开关的另一端电连接所述比较器的负极，所述第二开关的一端用作所述第二开关接口以电连接所述调制幅度控制子电路的所述第三输出端，所述第二开关的另一端电连接所述比较器的负极，所述控制端口用作反馈输入端口以接收反馈信号；
所述比较器的输出端用作所述反馈输出接口，用以向所述鉴频鉴相反馈接口以及所述反馈输入接口传输所述反馈信号；
其中，所述比较器在正极电压低于所述第二调制幅度控制电压时输出低电平的反馈信号，所述低电平的反馈信号触发所述开关组件控制所述第一开关闭合、第二开关断开以使所述第一调制幅度控制电压输入至所述比较器的负极、以及电荷泵输出的电压逐渐升高，所述比较器在正极电压高于所述第一调制幅度控制电压时输出高电平的反馈信号，所述高电平的反馈信号触发所述开关组件控制所述第一开关断开、第二开关闭合以使所述第二调制幅度控制电压输入至所述比较器的负极、以及电荷泵输出的电压逐渐下降。
8.根据权利要求6所述的时钟信号扩频电路，其特征在于，所述相位调制子电路包括反相器和可变电容，所述反相器的输入端电连接所述时钟信号源以接收所述原始时钟信号，所述反相器的输出端电连接所述可变电容的一端并向所述外部目标电路输出所述扩频时钟信号，所述可变电容的另一端电连接所述第四输出端以接收所述调制信号。
9.根据权利要求6所述的时钟信号扩频电路，其特征在于，所述相位调制子电路包括多个依序级联的延迟单元，每个所述延迟单元均包括反相器和可变电容，第一个延迟单元的反相器的输入端电连接所述时钟信号源以接收所述原始时钟信号，非第一个延迟单元的反相器的输入端电连接上一级延迟单元的反相器的输出端，最后一个延迟单元的反相器的输出端用以向所述外部目标电路输出所述扩频时钟信号，其中，针对每个所述延迟单元，该延迟单元的反相器的输出端与该延迟单元的可变电容的一端电连接，该延迟单元的可变电容的另一端与所述第四输出端电连接以接收所述调制信号。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643317B1 (en) * 2000-02-25 2003-11-04 Electronics For Imaging, Inc. Digital spread spectrum circuit
CN1839540A (zh) * 2003-08-22 2006-09-27 松下电器产业株式会社 宽带调制pll、用于宽带调制pll的定时误差校正系统、调制定时误差校正方法和具有宽带调制pll的无线通信装置的调整方法
CN101223688A (zh) * 2005-12-06 2008-07-16 罗姆股份有限公司 调频器以及使用它的调频发送电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4469628B2 (ja) * 2004-02-18 2010-05-26 セイコーＮｐｃ株式会社 分散変調型クロック発生回路
JP5444795B2 (ja) * 2008-07-29 2014-03-19 株式会社リコー 画像読み取り装置、画像形成装置、振幅調整方法、及びコンピュータプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643317B1 (en) * 2000-02-25 2003-11-04 Electronics For Imaging, Inc. Digital spread spectrum circuit
CN1839540A (zh) * 2003-08-22 2006-09-27 松下电器产业株式会社 宽带调制pll、用于宽带调制pll的定时误差校正系统、调制定时误差校正方法和具有宽带调制pll的无线通信装置的调整方法
CN101223688A (zh) * 2005-12-06 2008-07-16 罗姆股份有限公司 调频器以及使用它的调频发送电路

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Application publication date: 20231010

Assignee: Ruixing Microelectronics Technology (Yangzhou) Co.,Ltd.

Assignor: Shanghai Ruixing Microelectronics Technology Co.,Ltd.

Contract record no.: X2024980011341

Denomination of invention: A clock signal spreading circuit

Granted publication date: 20240312

License type: Common License

Record date: 20240806

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Assignee: Ruixing Microelectronics Technology (Yangzhou) Co.,Ltd.

Assignor: Shanghai Ruixing Microelectronics Technology Co.,Ltd.

Contract record no.: X2024980011341

Date of cancellation: 20240911

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Application publication date: 20231010

Assignee: NANJING CHINA ELECTRONICS PANDA CRYSTAL TECHNOLOGY Corp.

Assignor: Shanghai Ruixing Microelectronics Technology Co.,Ltd.

Contract record no.: X2024980014786

Denomination of invention: A clock signal spreading circuit

Granted publication date: 20240312

License type: Common License

Record date: 20240912