JP6503671B2 - Ｐｌｌ回路、集積回路装置、電子機器及び移動体 - Google Patents

Description

本発明は、ＰＬＬ回路、集積回路装置、電子機器及び移動体等に関する。

ＰＬＬ回路の用途として例えば通信等がある。通信では多数のチャンネルを用いることが一般的であるため、その多数のチャンネルに対応した搬送波を発生させる必要がある。このような搬送波を発生できるＰＬＬ回路として、基準クロックを分数（小数）逓倍できるフラクショナルＮ型ＰＬＬ回路（例えば特許文献１）が知られている。逓倍率が整数の場合には基準クロックの周波数を整数倍した搬送波しか発生できないが、逓倍率が分数であることで多数のチャンネルに対応した搬送波を発生できる。

フラクショナルＮ型ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）の出力を分周して位相比較器にフィードバックする分周器として、フラクショナル分周器を用いる。そのフラクショナル分周器は、分数の分周比に対応した切り替え信号を発生するΔΣ変調器と、その切り替え信号に基づいて整数の分周比を切り替える分周器と、を含んでいる。ΔΣ変調器は、整数の分周比をランダムに切り替えることによって平均として所望の分数の分周比が得られるように変調を行う。

特開２０１２−２８８３５号公報

上記のように、フラクショナルＮ型ＰＬＬ回路ではΔΣ変調器により分周比をランダムに切り替えている。そのため、基準クロックに対してロックした状態であっても、フラクショナル分周器から位相比較器にフィードバックされるクロックの位相は基準クロックの位相に対して揺らいでいる。そして、この揺らぎによって電圧制御発振器の発振信号が変調され、ΔΣ変調に起因したフラクショナルノイズが発生する。フラクショナルノイズがＰＬＬループ帯域よりも低い周波数に表れた場合、ＰＬＬ回路のローパスフィルターで除去することは難しい。また、分数の分周比を変えたときにフラクショナルノイズ（スプリアス）が現れる周波数が変化し、あらゆる分周比においてフラクショナルノイズを除去することは困難である。

本発明の幾つかの態様によれば、フラクショナルノイズの発生を低減できるＰＬＬ回路、集積回路装置、電子機器及び移動体等を提供できる。

［適用例１］
本適用例は、フラクショナル分周器と、基準クロック信号と前記フラクショナル分周器の出力信号とを比較する位相比較回路と、前記位相比較回路の出力信号に基づいて出力電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流の電流電圧変換とフィルター処理を行うローパスフィルター回路と、前記ローパスフィルター回路の出力電圧に基づいて発振する電圧制御発振器と、を含み、前記ローパスフィルター回路は、前記電流電圧変換及び前記フィルター処理の結果の通過と保持を、前記基準クロック信号に基づいて切り替える切り替え回路を有するＰＬＬ回路に関係する。

本適用例によれば、ローパスフィルター回路による電流電圧変換及びフィルター処理の結果が、ローパスフィルター回路を通過又はローパスフィルター回路により保持される。そして、この通過と保持は基準クロック信号に基づいて切り替えられる。ローパスフィルター回路の出力電圧は、通過の期間において変化し、保持の期間において維持されるので、基準クロック信号に基づいて通過と保持が切り替わることで、ローパスフィルター回路の出力電圧が基準クロック信号の周波数で変化することになる。即ち、フラクショナル分周器が出力するクロック信号の周波数の揺らぎがローパスフィルター回路の出力電圧に表れないため、フラクショナルノイズを低減できる。

［適用例２］
本適用例では、前記ローパスフィルター回路は、少なくとも１つの容量素子と少なくとも１つの抵抗素子によって構成される第１のフィルター部と、少なくとも１つの容量素子によって構成される第２のフィルター部と、を有し、前記切り替え回路は、前記第１のフィルター部と前記第２のフィルター部の間に設けられてもよい。

このようにすれば、第１のフィルター部の容量素子を、チャージポンプ回路の出力電流の電荷を蓄積する容量素子として機能させ、第２のフィルター部の容量素子を、ローパスフィルター回路の出力電圧を保持する容量素子として機能させることができる。そして、第１のフィルター部と第２のフィルター部の間に切り替え回路が設けられることで、第１のフィルター部と第２のフィルター部を接続・遮断することが可能となり、通過・保持を実現できる。

［適用例３］
本適用例では、前記第１のフィルター部の次数は、前記第２のフィルター部の次数以上であってもよい。

ローパスフィルター回路の出力電圧を保持するためには第２のフィルター部に少なくとも１つの容量素子があれば足りる。そのため、第１のフィルター部の次数は第２のフィルター部の次数以上であっても、ローパスフィルター回路の出力電圧を十分保持できる。

［適用例４］
本適用例では、前記切り替え回路は、前記基準クロック信号に同期して前記通過と前記保持を切り替えてもよい。

このようにすれば、通過と保持が基準クロック信号に同期して切り替わるので、ローパスフィルター回路の出力電圧が基準クロック信号に同期して変化する。これにより、ローパスフィルター回路の出力電圧によって発振する電圧制御発振器の発振信号のフラクショナルノイズを低減できる。

［適用例５］
本適用例では、前記切り替え回路は、前記基準クロック信号が第１論理レベルである第１期間と、前記基準クロック信号が第２論理レベルである第２期間のうち、前記チャージポンプ回路が出力電流を出力する期間において、前記通過から前記保持に切り替えてもよい。

チャージポンプ回路は位相比較回路の比較結果に基づいて出力電流を出力するので、その出力電流には、フラクショナル分周器から出力されるクロック信号の周波数の揺らぎが含まれている。本適用例によれば、チャージポンプ回路が出力電流を出力する期間においてローパスフィルター回路の出力電圧が保持されるため、上記周波数の揺らぎをマスクし、フラクショナルノイズを低減できる。

［適用例６］
本適用例では、前記切り替え回路は、前記基準クロック信号に基づいて制御されるスイッチ素子により構成されてもよい。

このようにすれば、切り替え回路をスイッチ素子により構成できる。そして、そのスイッチ素子のオン・オフにより、切り替え回路による通過・保持を実現できる。

［適用例７］
本適用例では、前記ローパスフィルター回路は、３次のローパスフィルター又は４次のローパスフィルターであってもよい。

フラクショナル分周器は例えばΔΣ変調により小数値を変調して整数列を生成することで、平均として分数分周比となるような整数分周比の時系列を生成している。このΔΣ変調の次数が高いほどノイズシェイピングの効果が高いが、その効果と回路規模の兼ね合いから、ローパスフィルター回路の次数は、３次又は４次が望ましい。

［適用例８］
本適用例は、フラクショナル分周器と、基準クロックと前記フラクショナル分周器の出力信号とを比較する位相比較回路と、前記位相比較回路の出力信号に基づいて出力電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流の電流電圧変換とフィルター処理を行うローパスフィルター回路と、前記ローパスフィルター回路の出力電圧に基づいて発振する電圧制御発振器と、を含み、前記ローパスフィルター回路は、少なくとも１つの容量素子と少なくとも一つの抵抗素子によって構成される第１のフィルター部と、少なくとも１つの容量素子によって構成される第２のフィルター部と、前記第１のフィルター部と前記第２のフィルター部の間に設けられる切り替え回路と、を有するＰＬＬ回路に関係する。

［適用例９］
本適用例は、フラクショナル分周器と、基準クロックと前記フラクショナル分周器の出力信号の位相差に基づいて、発振周波数を制御するための制御信号を出力する制御信号出力部と、前記制御信号に対応する周波数で発振し、前記発振により得られたクロック信号を前記フラクショナル分周器へ出力する発振器と、を含み、前記制御信号出力部は、前記基準クロックが第１の論理レベルである第１の期間及び第２の論理レベルである第２の期間のうち一方の期間において、前記制御信号の出力をホールドするＰＬＬ回路に関係する。

［適用例１０］
本適用例は、上記のいずれか１つの適用例に記載されたＰＬＬ回路を含む集積回路装置に関係する。

［適用例１１］
本適用例は、上記のいずれか１つの適用例に記載されたＰＬＬ回路を含む電子機器に関係する。

［適用例１２］
本適用例は、上記のいずれか１つの適用例に記載されたＰＬＬ回路を含む移動体に関係する。

本実施形態のＰＬＬ回路の構成例。 ローパスフィルター回路の比較例。 ローパスフィルター回路の比較例をＰＬＬ回路に適用した場合のタイミングチャート。 ローパスフィルター回路の比較例をＰＬＬ回路に適用した場合のノイズ特性の模式図。 図５（Ａ）、図５（Ｂ）は、本実施形態のローパスフィルター回路の構成例と動作説明図。 本実施形態のローパスフィルター回路をＰＬＬ回路に適用した場合のタイミングチャート。 本実施形態のローパスフィルター回路をＰＬＬ回路に適用した場合のノイズ特性の模式図。 図８（Ａ）、図８（Ｂ）は、ＰＬＬ回路のノイズ特性のシミュレーション結果。 ローパスフィルター回路の第１の変形例。 ローパスフィルター回路の第２の変形例。 位相比較回路とチャージポンプ回路の第１の詳細な構成例。 位相比較回路とチャージポンプ回路の第２の詳細な構成例。 比較例においてダウン信号のパルスが出力された場合のタイミングチャート。 本実施形態においてダウン信号のパルスが出力された場合のタイミングチャート。 位相比較回路とチャージポンプ回路の第３の詳細な構成例。 集積回路装置の構成例。 電子機器を含むシステム構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．フラクショナルＮ型ＰＬＬ回路
図１に、本実施形態のＰＬＬ回路（フラクショナルＮ型ＰＬＬ回路）の構成例を示す。このＰＬＬ回路（PLL: Phase Locked Loop）は、位相比較回路１０（PFD: Phase Frequency Detector）と、チャージポンプ回路２０と、ローパスフィルター回路３０（ループフィルター）と、電圧制御発振器４０（VCO: Voltage Controlled Oscillator）と、フラクショナル分周器５０と、を含む。

位相比較回路１０は、基準クロック信号ＲＥＦＣＫの位相と、フラクショナル分周器５０により分周された帰還クロック信号ＦＢＫＣＫの位相とを比較し、その比較結果であるアップ信号ＵＰとダウン信号ＤＮを出力信号として出力する。

具体的には、位相比較回路１０は、基準クロック信号ＲＥＦＣＫの立ち上がりエッジと帰還クロック信号ＦＢＫＣＫの立ち上がりエッジとの時間差に対応したパルス幅のパルス信号を出力する。即ち、図３等に示すように、帰還クロック信号ＦＢＫＣＫが基準クロック信号ＲＥＦＣＫよりも遅い場合には、基準クロック信号ＲＥＦＣＫの立ち上がりエッジで立ち上がり、帰還クロック信号ＦＢＫＣＫの立ち上がりエッジで立ち下がるアップ信号ＵＰを出力する。図１３等に示すように、帰還クロック信号ＦＢＫＣＫが基準クロック信号ＲＥＦＣＫよりも早い場合には、帰還クロック信号ＦＢＫＣＫの立ち上がりエッジで立ち上がり、基準クロック信号ＲＥＦＣＫの立ち上がりエッジで立ち下がるダウン信号ＤＮを出力する。

なお、基準クロック信号ＲＥＦＣＫは、ＰＬＬ回路が出力クロックの位相をロックさせる対象のクロック信号であり、周波数逓倍の基準となるクロック信号である。基準クロック信号ＲＥＦＣＫとしては種々のクロック信号を想定できるが、例えばＩＣの外部から供給される例としては、水晶発振器等から供給される発振信号や、マイクロコンピューター等から供給されるクロック信号（例えばデータ通信用のクロック信号）等がある。或は、ＩＣの内部で生成したクロック信号を基準クロック信号ＲＥＦＣＫとしてもよい。

チャージポンプ回路２０は、位相比較回路１０の出力信号を電圧電流変換する。即ち、矩形の電圧パルスであるアップ信号ＵＰとダウン信号ＤＮを、矩形の電流パルスである出力電流に変換する。アップ信号ＵＰが入力された場合には正の電流パルスを出力し、ダウン信号ＤＮが入力された場合には負の電流パルスを出力する。電流パルスのパルス幅は、アップ信号ＵＰやダウン信号ＤＮのパルス幅に対応する。

ローパスフィルター回路３０は、チャージポンプ回路２０の出力電流を電流電圧変換すると共にフィルター処理（ローパスフィルターによる平滑化）する。ローパスフィルター回路３０の出力電圧（図３、図１３のＶＦ）は、アップ信号ＵＰに対して上昇し、ダウン信号に対して下降する。

本実施形態のローパスフィルター回路３０では、まず図５（Ａ）に示すようにチャージポンプ回路２０から供給される電荷がキャパシターＣＢ１（とＣＢ２）に蓄積され、次に図５（Ｂ）に示すようにキャパシターＣＢ１の電荷がスイッチ素子ＳＷＢを介してキャパシターＣＢ３に転送される。このとき、チャージポンプ回路２０の出力ノードの電圧ＶＣとローパスフィルター回路３０の出力電圧ＶＦの波形は図６に示すような波形となり、ローパスフィルター回路３０の出力電圧ＶＦとして電流パルスが平滑化された電圧信号が出力される。

電圧制御発振器４０は、ローパスフィルター回路３０の出力電圧ＶＦに応じた周波数で発振し、発振クロック信号ＶＯＵＴを出力する。電圧制御発振器４０は、出力電圧ＶＦが高いほど高い周波数で発振する。即ち、位相比較回路１０がアップ信号ＵＰを出力した場合には発振周波数が高くなり、位相比較回路１０がダウン信号ＤＮを出力した場合には発振周波数が低くなる。

フラクショナル分周器５０は、ＰＬＬ回路の逓倍率の逆数を分周比として発振クロック信号ＶＯＵＴを分周し、帰還クロック信号ＦＢＫＣＫを出力する。具体的には、フラクショナル分周器５０は、整数分周器５１と加算器５２とΔΣ（デルタシグマ）変調器５３とを含む。

ΔΣ変調器５３は、分周比の小数部設定値ＤＣＮをΔΣ変調し、整数である変調値ＱＤＳを生成する。変調値ＱＤＳは、所定の複数の整数の中から時系列に選択された整数列であり、例えば変調値ＱＤＳが２値の場合には０と１がランダムに並ぶ整数列である。例えば小数部設定値ＤＣＮ＝０．２の場合、０と１が４：１の割合で出現し、平均値として０．２が得られる。この平滑化は、ＰＬＬ回路のループの中で主にローパスフィルター回路３０によって行われる。変調値ＱＤＳは２値に限定されるものでなく、３値以上であってもよい。その数はΔΣ変調器５３の次数によって決まり、次数が高いほど変調値ＱＤＳは多値になる。

加算器５２は、整数部設定値ＩＴＮと変調値ＱＤＳを加算し、その加算値ＩＴＮ＋ＱＤＳを分周比の設定値として出力する。例えば上記の変調値ＱＤＳが２値の例において整数部設定値ＩＴＮ＝１０とした場合、分周比の設定値は１０と１１がランダムに並ぶ整数列となる。

整数分周器５１は、加算器５２からの分周比の設定値に基づいて発振クロック信号ＶＯＵＴを分周する。整数分周器５１は、複数の整数分周比を選択可能に構成されており、その複数の整数分周比の中から分周比の設定値に対応する分周比に切り替える。例えば上記のように分周比の設定値が１０と１１がランダムに並ぶ整数列である場合、分周比は１０と１１でランダムに切り替わり、平均として１０と１１の間の分数（小数）分周比となる。

２．ローパスフィルター回路の比較例
図２に、ローパスフィルター回路３０の比較例を示す。図２のローパスフィルター回路３０は、抵抗素子ＲＡ１、ＲＡ３、キャパシターＣＡ１〜ＣＡ３を含む。これらの抵抗素子ＲＡ１、ＲＡ３、キャパシターＣＡ１〜ＣＡ３は３次のローパスフィルターを構成している。

図３に、上記ローパスフィルター回路３０の比較例を図１のＰＬＬ回路に適用した場合のタイミングチャートを示す。

図１で説明したように、帰還クロック信号ＦＢＫＣＫの立ち上がりエッジが基準クロック信号ＲＥＦＣＫの立ち上がりエッジよりも遅い場合、位相比較回路１０はアップ信号ＵＰを出力する。チャージポンプ回路２０はアップ信号ＵＰを正の電流パルスに変換し、その電流パルスをローパスフィルター回路３０が平滑化して出力電圧ＶＦを出力する。この出力電圧ＶＦは電圧制御発振器４０の制御電圧である。

図３のＡ１に示すように、制御電圧ＶＦは、アップ信号ＵＰが立ち上がるタイミングから急激に立ち上がる。そして、Ａ２に示すように、アップ信号ＵＰがハイレベルの間は制御電圧ＶＦが緩やかに上昇し、Ａ３に示すように、アップ信号ＵＰが立ち下がるタイミングから制御電圧ＶＦが下降する。このように、制御電圧ＶＦの立ち上がり開始点から下降開始点までの時間は、アップ信号ＵＰのパルス幅に対応している。

図１で説明したように、フラクショナル分周器５０はΔΣ変調により分周比を切り替えているため、帰還クロック信号ＦＢＫＣＫの周波数は揺らいでいる。即ち、アップ信号ＵＰのパルス幅もΔΣ変調によりランダムに変化している。これはＰＬＬ回路が基準クロック信号ＲＥＦＣＫにロックした状態であっても同様である。このようなアップ信号ＵＰのパルス幅の揺らぎは、制御電圧ＶＦの立ち上がり開始点から下降開始点までの時間を揺らがせるため、発振クロック信号ＶＯＵＴにフラクショナルノイズを発生させる原因となる。

具体的には、アップ信号ＵＰの立ち上がりは基準クロック信号ＲＥＦＣＫの立ち上がりと同じタイミングであるため、制御電圧ＶＦの立ち上がりタイミングから次の立ち上がりタイミングまでの時間Ｔ１１、Ｔ１２、Ｔ１３は基準クロック信号ＲＥＦＣＫの周期と同じになる。一方、アップ信号ＵＰの立ち下がりは帰還クロック信号ＦＢＫＣＫの立ち上がりと同じタイミングであるため、制御電圧ＶＦの下降開始点から次の下降開始点までの時間Ｔ２１、Ｔ２２、Ｔ２３は、基準クロック信号ＲＥＦＣＫの周期を中心としてΔΣ変調によってランダムに揺らいだ周期となっている。

電圧制御発振器４０は、制御電圧ＶＦに応じて発振周波数が変わる（例えば制御電圧ＶＦの立ち上がり開始点から下降開始点までは、それ以外の期間よりも発振周波数が高くなる）。そのため、制御電圧ＶＦが何らかの周期を含んでいれば、その周期で発振周波数が変調されることになる。上記のように制御電圧ＶＦには基準クロック信号ＲＥＦＣＫの周期とΔΣ変調によって揺らいだ周期が存在するので、それらの周期で発振周波数が変調され、発振クロック信号ＶＯＵＴにノイズ（ジッター、スプリアス）を発生させる。

図４に、比較例における発振クロック信号ＶＯＵＴのノイズ特性例を模式的に示す。横軸の周波数オフセットは、発振の中心周波数（基準クロック信号ＲＥＦＣＫの周波数を逓倍した周波数）を基準（ゼロ）とした周波数である。

図４に示すように、基準クロック信号ＲＥＦＣＫの周期による変調はリファレンスノイズ（リファレンスリーク）を発生させる。このノイズは、周波数領域で見たときに、発振周波数から基準クロック信号ＲＥＦＣＫの周波数だけ離れた位置にスプリアスを発生させる。このスプリアスは、例えばローパスフィルター回路３０のカットオフ周波数を基準クロック信号ＲＥＦＣＫの周波数よりも低く（例えば１／１０程度に）設定することで、低減可能である。

一方、ΔΣ変調によって揺らいだ周期による変調はフラクショナルノイズを発生させる。フラクショナルノイズは、周波数領域では例えば複数のスプリアスとして現れる。そのうちローパスフィルター回路３０のカットオフ周波数よりも高い周波数のスプリアスは低減されるが、ローパスフィルター回路３０のカットオフ周波数よりも低い周波数のスプリアスは残ってしまう。

このスプリアスを低減する手法として、ΔΣ変調器５３の次数を高くすることが考えられる。ΔΣ変調器５３の次数を高くすれば、ノイズシェイピングによってノイズを高域に押しやり、ローパスフィルター回路３０でカットすることが可能である。しかしながら、ΔΣ変調器５３の次数を高くした場合、それに応じてローパスフィルター回路３０の次数を高くする必要がある。例えばローパスフィルター回路３０の次数はΔΣ変調器５３の次数と同一の次数又は１つ高い次数に設定する必要がある。ローパスフィルター回路３０の次数を高くすると回路規模の増大等の問題があるため、ΔΣ変調器５３の次数を高くすることは限界がある。

また、ある逓倍率（分数分周比）でフラクショナルノイズを消失できたとしても、他の逓倍率ではΔΣ変調の出力（つまり発振クロック信号ＶＯＵＴの変調のされ方）も変わるため、フラクショナルノイズが出現する。即ち、あらゆる逓倍率でフラクショナルノイズを低減させることは非常に難しい。

３．本実施形態のローパスフィルター回路
図５（Ａ）、図５（Ｂ）に、上記のような課題を解決できる本実施形態のローパスフィルター回路３０の構成例を示す。また、図６に、図１のＰＬＬ回路に本実施形態のローパスフィルター回路３０を適用した場合のタイミングチャートを示す。

なお、ここでは３次のローパスフィルターを例にとって説明するが、図９等で後述するようにローパスフィルター回路３０は種々の変形実施が可能である。

本実施形態のローパスフィルター回路３０は、第１のフィルター部３１と、第２のフィルター部３２と、切り替え回路３３と、を含む。そして、切り替え回路３３は、ローパスフィルター回路３０による電流電圧変換及びフィルター処理の結果の通過（出力）と保持を、基準クロック信号ＲＥＦＣＫに基づいて切り替える。

具体的には、基準クロック信号ＲＥＦＣＫをインバーターＩＮＢにより論理反転した信号が切り替え回路３３に入力される。図５（Ａ）に示すように、基準クロック信号ＲＥＦＣＫがハイレベルの期間ＨＯＬＤでは、切り替え回路３３は第１のフィルター部３１と第２のフィルター部３２を非接続にする。図６に示すように、基準クロック信号ＲＥＦＣＫがハイレベルの期間ＨＯＬＤにアップ信号ＵＰが出力されるので、チャージポンプ回路２０から出力された電荷が第１のフィルター部３１（のキャパシター）に蓄積される。第２のフィルター部３２（のキャパシター）は出力電圧ＶＦを保持しており、この期間では出力電圧ＶＦは変化しない。

図５（Ｂ）に示すように、基準クロック信号ＲＥＦＣＫがローレベルの期間ＴＲＡＮでは、切り替え回路３３は第１のフィルター部３１と第２のフィルター部３２を接続する。この期間ＴＲＡＮでは、保持期間ＨＯＬＤで第１のフィルター部３１（のキャパシター）に蓄積された電荷が切り替え回路３３を通過し、第２のフィルター部３２（のキャパシター）との間で電荷の再分配が行われる。図６に示すように、通過期間ＴＲＡＮでは電荷の再分配によって第２のフィルター部３２の出力電圧ＶＦは緩やかに変化（アップ信号ＵＰの場合は上昇）する。

図２〜図４で説明した比較例では、チャージポンプ回路２０からの電流パルスによってローパスフィルター回路３０の出力電圧ＶＦがパルス状（電流パルスがなまった波形）に変化し、それがフラクショナルノイズの原因となっていた。

この点、本実施形態によれば、切り替え回路３３が基準クロック信号ＲＥＦＣＫに基づいて通過と保持を切り替えることで、チャージポンプ回路２０からの電流パルスをマスクすることが可能となる。即ち、保持期間ＨＯＬＤにおいて切り替え回路３３がオフになることで電流パルスが出力電圧ＶＦに伝達されず、保持期間ＨＯＬＤでは出力電圧ＶＦが一定に保たれる。これによって、図６に示すように出力電圧ＶＦの変化点は基準クロック信号ＲＥＦＣＫの立ち上がり又は立ち上がりのタイミングとなり、基準クロック信号ＲＥＦＣＫの周期と同じ周期のみが出力電圧ＶＦに含まれることになる。即ち、基準クロック信号ＲＥＦＣＫの立ち上がりから次の立ち上がりまでの時間Ｔ１１、Ｔ１２、Ｔ２２と、基準クロック信号ＲＥＦＣＫの立ち下がりから次の立ち下がりまでの時間Ｔ２１、Ｔ２２、Ｔ２３である。

このように本実施形態ではΔΣ変調による揺らいだ周期が出力電圧ＶＦ（電圧制御発振器４０の制御電圧ＶＦ）に現れないため、図７に示すように、フラクショナル分周器５０のΔΣ変調に起因するフラクショナルノイズ（スプリアス）を低減できる。

４．第１のフィルター部、第２のフィルター部、切り替え回路
次に、第１のフィルター部３１、第２のフィルター部３２、切り替え回路３３の詳細な構成例について説明する。

第１のフィルター部３１は、少なくとも１つ（１つ以上）の容量素子と少なくとも１つの抵抗素子によって構成される。

例えば図５（Ａ）では、第１のフィルター部３１は２次のフィルターである。即ち、少なくとも１つの容量素子としてキャパシターＣＢ１、ＣＢ２を含み、少なくとも１つの抵抗素子として抵抗素子ＲＢ１を含む。抵抗素子ＲＢ１の一端は、第１のフィルター部３１の入力ノード（チャージポンプ回路２０の出力ノード）に接続される。抵抗素子ＲＢ１の他端は、キャパシターＣＢ１の一端に接続される。キャパシターＣＢ１の他端は低電位側電源（例えばグランド）に接続される。キャパシターＣＢ２の一端は第１のフィルター部３１の入力ノードに接続され、キャパシターＣＢ２の他端は低電位側電源に接続される。

また第２のフィルター部３２は、少なくとも１つの容量素子によって構成される。

例えば図５（Ａ）では、第２のフィルター部３２は１次のフィルターである。即ち、少なくとも１つの容量素子としてキャパシターＣＢ３を含む。また、抵抗素子ＲＢ３を含む。抵抗素子ＲＢ３の一端は、第２のフィルター部３２の出力ノード（電圧制御発振器４０の入力ノード）に接続される。キャパシターＣＢ３の一端は、第２のフィルター部３２の出力ノードに接続され、キャパシターＣＢ３の他端は、低電位側電源に接続される。

また切り替え回路３３は、第１のフィルター部３１と第２のフィルター部３２の間に設けられる。

即ち、切り替え回路３３は、第１のフィルター部３１の出力ノード（図５（Ａ）では入力ノードと同じ）と、第２のフィルター部３２の入力ノードとの間に設けられる。

本実施形態では、第１のフィルター部３１が含む少なくとも１つの容量素子（ＣＢ１、ＣＢ２）は、保持期間ＨＯＬＤにおいて電荷を蓄積する容量素子として機能する。即ち、第１のフィルター部３１は、保持期間ＨＯＬＤにおいてチャージポンプ回路２０から出力される電流パルスをフィルタリングすると共に、その電流パルスの電荷を蓄積できる。

また、第２のフィルター部３２が含む少なくとも１つの容量素子（ＣＢ３）は、保持期間ＨＯＬＤにおいて出力電圧ＶＦを保持する容量素子として機能する。即ち、第２のフィルター部３２は、通過期間ＴＲＡＮにおいて電荷再分配に伴ってフィルタリングを行うと共に、その電荷再分配の結果を保持期間ＨＯＬＤにおいて保持できる。

上記図５（Ａ）の例では、第１のフィルター部３１の次数（２次）は、第２のフィルター部３２の次数（１次）以上である。

保持期間ＨＯＬＤにおいて出力電圧ＶＦを保持するには少なくとも１つキャパシターがあれば足りる。即ち、第１のフィルター部３１の次数が第２のフィルター部３２の次数以上であっても、出力電圧ＶＦを保持する機能を十分に実現できる。

なお、図１０で後述するように、第１のフィルター部３１の次数（１次）は、第２のフィルター部３２の次数（２次）よりも小さくてもよい。

ローパスフィルター回路３０は次数と同じ数のキャパシターを有するが、そのうち第１次のキャパシター（図５（Ａ）のＣＢ１）が一般的には最大である。そのため、チャージポンプ回路２０からの電荷を蓄積するという観点からは、第１のフィルター部３１が第１次のキャパシターを含んでいれば足りる。即ち、第１のフィルター部３１の次数が第２のフィルター部３２の次数よりも小さくても、電荷を蓄積する機能を十分に実現できる。

上記のように、第１のフィルター部３１と第２のフィルター部３２はそれぞれ１次以上であればよい。このとき、ローパスフィルター回路３０全体としての次数は２次以上であればよいが、３次又は４次が望ましい。

ローパスフィルター回路３０の次数は、通常は、ΔΣ変調器５３の次数と同じ次数又は１つ高い次数に設定する。ΔΣ変調器５３は次数が高いほどノイズシェイピングの効果が高いが、その効果とローパスフィルター回路３０の規模との兼ね合いから、ΔΣ変調器５３の次数を２〜４次とし、ローパスフィルター回路３０の次数を３次又は４次に設定するのが望ましい。

ここで、ローパスフィルター回路３０の次数とは、ローパスフィルター回路３０の周波数特性（伝達関数）の次数であり、具体的には伝達関数の極（ポール）の数である。ローパスフィルター回路３０は、カットオフ周波数よりも高い周波数において減衰する特性を有するが、その減衰の傾斜は伝達関数の次数が高いほど急峻となる。例えば、抵抗素子とキャパシターによる受動的なフィルターでは、信号の伝達経路に対して並列に（例えば伝達経路とグランドの間に）接続されるキャパシターの数と伝達関数の次数とが同じになる。例えば本実施形態の図５（Ａ）の例では、キャパシターＣＢ１、ＣＢ２、ＣＢ３は、信号の伝達経路（チャージポンプ回路２０の出力から電圧制御発振器４０の入力まで）とグランドの間に接続されている。即ち、この例は３次のローパスフィルターとなる。

次に、切り替え回路３３の詳細な動作や構成について説明する。図５（Ａ）、図５（Ｂ）で説明したように、切り替え回路３３は、基準クロック信号ＲＥＦＣＫに同期して通過（非接続状態、遮断状態）と保持（接続状態）を切り替える。

具体的には、図６に示すように、切り替え回路３３は、基準クロック信号ＲＥＦＣＫが第１論理レベル（ハイレベル）である第１期間（保持期間ＨＯＬＤ）と、基準クロック信号ＲＥＦＣＫが第２論理レベル（ローレベル）である第２期間（通過期間ＴＲＡＮ）のうち、チャージポンプ回路２０が出力電流を出力する期間（第１期間、保持期間ＨＯＬＤ）において、ローパスフィルター回路３０による電流電圧変換及びフィルター処理の結果の保持に切り替える。なお、図１４に示すように、ダウン信号ＤＮの場合には第１論理レベルはローレベルであり、第２論理レベルはハイレベルである。

図５（Ａ）に示すように、切り替え回路３３はスイッチ素子ＳＷＢにより構成され、そのスイッチ素子ＳＷＢは、基準クロック信号ＲＥＦＣＫに基づいて制御（オン・オフ制御）される。

スイッチ素子ＳＷＢの一端は、第１のフィルター部３１の出力ノード（図５（Ａ）では入力ノードと同じ）に接続され、スイッチ素子ＳＷＢの他端は、第２のフィルター部３２の入力ノードに接続される。そしてスイッチ素子ＳＷＢは、第１期間（保持期間ＨＯＬＤ）においてオフになり、第２期間（通過期間ＴＲＡＮ）においてオンになる。例えば、スイッチ素子ＳＷＢはＮ型（又はＰ型）のＭＯＳトランジスターで構成される。或は、Ｎ型ＭＯＳトランジスターとＰ型ＭＯＳトランジスターを組み合わせたトランスファーゲートで構成される。なお、これに限定されず、スイッチ素子ＳＷＢは遮断と接続を切り替えられる素子であればよい。

本実施形態によれば、チャージポンプ回路２０が出力電流を出力する期間（第１期間）においてスイッチ素子ＳＷＢがオフするため、出力電圧ＶＦが第２のフィルター部３２に保持され、出力電圧ＶＦが一定となる。そして、チャージポンプ回路２０が出力電流を出力しない期間（第２期間）においてスイッチ素子ＳＷＢがオンするため、出力電圧ＶＦが変化する。第１期間と第２期間は基準クロック信号ＲＥＦＣＫに同期して切り替わるので、出力電圧ＶＦには基準クロック信号ＲＥＦＣＫに同期した周期のみが現れ、ΔΣ変調による揺らぎが発生しなくなる。これにより、フラクショナルノイズの原因が取り除かれ、発振クロック信号ＶＯＵＴにおけるフラクショナルノイズを低減できる。

図８（Ａ）、図８（Ｂ）に、発振クロック信号ＶＯＵＴのノイズ周波数特性のシミュレーション結果を示す。図８（Ａ）には、図５（Ａ）の本実施形態のローパスフィルター回路３０を図１のＰＬＬ回路に適用した場合のシミュレーション結果を示す。図８（Ｂ）には、図２の比較例のローパスフィルター回路３０を図１のＰＬＬ回路に適用した場合のシミュレーション結果を示す。ローパスフィルター回路３０の抵抗素子及びキャパシターの値と、基準クロック信号ＲＥＦＣＫの周波数と、ＰＬＬ回路の逓倍率は同一である。

図８（Ａ）、図８（Ｂ）に示すように、ループ帯域は本実施形態と比較例で共に約１ＭＨｚであり、本実施形態のようにスイッチングを行った場合でもループ帯域はほぼ変化しない。或は、本実施形態の方が比較例よりも若干ループ帯域が低い程度である。また、周波数オフセット２ＭＨｚ付近にフラクショナルノイズのスプリアスが現れている。比較例でのスプリアスが約−８７ｄＢであるのに対して、本実施形態でのスプリアスは約−９３ｄＢであり、本実施形態では約６ｄＢ低減されていることが分かる。このように、シミュレーション結果からも、本実施形態のローパスフィルター回路３０によってフラクショナルノイズを低減できることが確認できる。

５．ローパスフィルター回路の変形例
上述したように、ローパスフィルター回路３０は少なくとも２次（キャパシター２個）であればよいため、種々の構成が考えられる。以下、例として２つの変形例を説明する。

図９に、ローパスフィルター回路３０の第１の変形例を示す。このローパスフィルター回路３０は、第１のフィルター部３１、第２のフィルター部３２、切り替え回路３３を含む。第１のフィルター部３１は、抵抗素子ＲＣ１、キャパシターＣＣ１、ＣＣ２を含む。第２のフィルター部３２は、抵抗素子ＲＣ３、ＲＣ４、キャパシターＣＣ３、ＣＣ４を含む。切り替え回路３３は、スイッチ素子ＳＷＣを含む。

この第１の変形例は、４次のローパスフィルターの例であり、第１のフィルター部３１と第２のフィルター部３２が共に２次のフィルターである。

なお、スイッチ素子ＳＷＣをキャパシターＣＣ１とキャパシターＣＣ２の間に設け、１次のフィルターと３次のフィルターに分割してもよいし、或は、スイッチ素子ＳＷＣをキャパシターＣＣ３とキャパシターＣＣ４の間に設け、３次のフィルターと１次のフィルターに分割してもよい。

図１０に、ローパスフィルター回路３０の第２の変形例を示す。このローパスフィルター回路３０は、第１のフィルター部３１、第２のフィルター部３２、切り替え回路３３を含む。第１のフィルター部３１は、抵抗素子ＲＤ１、キャパシターＣＤ１を含む。第２のフィルター部３２は、抵抗素子ＲＤ３、キャパシターＣＤ２、ＣＤ３を含む。切り替え回路３３は、スイッチ素子ＳＷＤを含む。

この第１の変形例は、３次のローパスフィルターの例であり、図５（Ａ）の構成例のスイッチ素子ＳＷＢをキャパシターＣＢ１とキャパシターＣＢ２の間に設けた構成に対応する。即ち、第１のフィルター部３１は１次のフィルターであり、第２のフィルター部３２は２次のフィルターである。

６．ＰＬＬ回路の変形例
なお、以上の実施形態では電圧制御発振器４０を用いたＰＬＬ回路を例にとって説明したが、ＰＬＬ回路の構成は、これに限定されない。即ち、制御電圧に限らず制御信号に基づいて発振する発振器があり、その制御信号が基準クロック信号に基づいて通過・保持されていればよい。

具体的には、ＰＬＬ回路は、フラクショナル分周器と制御信号出力部と発振器とを含めばよい。そして、制御信号出力部は、基準クロックとフラクショナル分周器の出力信号（帰還クロック信号）の位相差に基づいて、発振周波数を制御するための制御信号を出力し、発振器は、その制御信号に対応する周波数で発振し、その発振により得られたクロック信号をフラクショナル分周器へ出力すればよい。制御信号出力部は、基準クロックが第１の論理レベルである第１の期間及び第２の論理レベルである第２の期間のうち一方の期間において、制御信号の出力を保持すればよい。

例えば図１の構成例では、制御信号出力部は位相比較回路１０、チャージポンプ回路２０、ローパスフィルター回路３０に対応する。また、発振器は、図１のように電圧制御発振器４０に対応する。ただし、制御信号出力部と発振器は図１の構成に限定されるものではなく、例えば制御信号出力部が制御電流を出力し、その制御電流に基づいて発振器（電流制御発振器）が発振してもよい。

図６のタイミングチャートでは、基準クロック信号の第１の論理レベルはハイレベルであり、第２の論理レベルはローレベルであり、第１の期間は保持期間ＨＯＬＤであり、第２の期間は通過期間ＴＲＡＮである。そして、制御信号の出力を保持する一方の期間は第１の期間である。但し、フラクショナル分周器の出力信号に含まれる周波数の揺らぎが制御信号に出力される期間をマスクできればよいので、制御信号の出力を保持する一方の期間は第１の期間に限定されない。

７．位相比較回路、チャージポンプ回路
図１１に、位相比較回路１０とチャージポンプ回路２０の第１の詳細な構成例を示す。位相比較回路１０は、フリップフロップ回路ＦＥ１、ＦＥ２、論理積回路ＡＮＥを含む。チャージポンプ回路２０は、電流源ＩＥ１、ＩＥ２、スイッチ素子ＳＷＥ１、ＳＷＥ２を含む。

まず、位相比較回路１０の動作を説明する。図６のように基準クロック信号ＲＥＦＣＫが帰還クロック信号ＦＢＫＣＫより先行している場合を考える。基準クロック信号ＲＥＦＣＫの立ち上がりでフリップフロップ回路ＦＥ１の出力（アップ信号ＵＰ）がハイレベルになり、その後、帰還クロック信号ＦＢＫＣＫの立ち上がりでフリップフロップ回路ＦＥ２の出力（ダウン信号ＤＮ）がハイレベルになる。しかし、それと同時に論理積回路ＡＮＥの出力がハイレベルになるため、フリップフロップ回路ＦＥ１、ＦＥ２がリセットされ、アップ信号ＵＰとダウン信号ＤＮはローレベルになる。結果として、アップ信号ＵＰのみが出力される。

次に、帰還クロック信号ＦＢＫＣＫが基準クロック信号ＲＥＦＣＫより先行している場合を考える。帰還クロック信号ＦＢＫＣＫの立ち上がりでフリップフロップ回路ＦＥ２の出力（ダウン信号ＤＮ）がハイレベルになり、その後、基準クロック信号ＲＥＦＣＫの立ち上がりでフリップフロップ回路ＦＥ１の出力（アップ信号ＵＰ）がハイレベルになる。しかし、それと同時に論理積回路ＡＮＥの出力がハイレベルになるため、フリップフロップ回路ＦＥ１、ＦＥ２がリセットされ、アップ信号ＵＰとダウン信号ＤＮはローレベルになる。結果として、ダウン信号ＤＮのみが出力される。

次に、チャージポンプ回路２０の動作を説明する。位相比較回路１０からアップ信号ＵＰのパルスが入力された場合、アップ信号ＵＰがハイレベルの期間ではスイッチ素子ＳＷＥ１がオンになり、出力ノードＮＶＣに電流源ＩＥ１からの正の電流が出力される。一方、位相比較回路１０からダウン信号ＤＮのパルスが入力された場合、ダウン信号ＤＮがハイレベルの期間ではスイッチ素子ＳＷＥ２がオンになり、出力ノードＮＶＣに電流源ＩＥ２からの負の電流が出力される。なお、電流源ＩＥ１と電流源ＩＥ２が出力する電流値（の絶対値）は同じである。

図１２に、位相比較回路１０とチャージポンプ回路２０の第２の詳細な構成例を示す。位相比較回路１０は、フリップフロップ回路ＦＥ１、ＦＥ２、論理積回路ＡＮＥを含む。チャージポンプ回路２０は、電流源ＩＥ１〜ＩＥ５、スイッチ素子ＳＷＥ１〜ＳＷＥ５を含む。なお、位相比較回路１０の動作は第１の詳細な構成例と同様なので説明を省略する。

位相比較回路１０からチャージポンプ回路２０にアップ信号ＵＰのパルスが入力された場合、アップ信号ＵＰがハイレベルの期間ではスイッチ素子ＳＷＥ１がオンになり、出力ノードＮＶＣに電流源ＩＥ１からの正の電流が出力される。一方、位相比較回路１０からチャージポンプ回路２０にダウン信号ＤＮのパルスが入力された場合、ダウン信号ＤＮがハイレベルの期間ではスイッチ素子ＳＷＥ２〜ＳＷ５がオンになり、出力ノードＮＶＣに電流源ＩＥ２〜ＩＥ５からの負の電流が出力される。

電流源ＩＥ１〜ＩＥ５が出力する電流値（の絶対値）は同じであるため、アップ信号ＵＰに対する電流パルスとダウン信号ＤＮに対する電流パルスの電流比は、１：４となる。このようにダウン信号ＤＮに対する電流パルスの方が大きい場合、ＰＬＬ回路が基準クロック信号ＲＥＦＣＫにロックした後は、アップ信号ＵＰのパルスが毎サイクル出力される。即ち、図６のような状態で安定することになる。

８．ダウン信号ＤＮのパルスが出力される場合
以上では、主にアップ信号ＵＰのパルスが出力される場合を例にとって説明したが、ダウン信号ＤＮのパルスが出力される場合にも、同様にしてフラクショナルノイズを低減できる。以下、ダウン信号ＤＮのパルスが出力される場合の動作を説明する。

図１３に、図２の比較例のローパスフィルター回路３０が適用された図１のＰＬＬ回路において、ダウン信号ＤＮのパルスが出力された場合のタイミングチャートを示す。

図１３に示すように、帰還クロック信号ＦＢＫＣＫの立ち上がりでダウン信号ＤＮが立ち上がり、基準クロック信号ＲＥＦＣＫの立ち上がりでダウン信号ＤＮが立ち下がる。帰還クロック信号ＦＢＫＣＫの周波数はΔΣ変調により揺らいでいるため、ダウン信号ＤＮの立ち上がりエッジのタイミングもΔΣ変調により揺らいでいる。そのため、ダウン信号ＤＮの立ち上がりエッジから次の立ち上がりエッジまでの時間Ｔ２１、Ｔ２２、Ｔ２３はΔΣ変調により揺らいだ周期となり、その揺らいだ周期がローパスフィルター回路３０の出力電圧ＶＦ（電圧制御発振器４０の制御電圧）に反映されている。そして、この揺らいだ周波数によって電圧制御発振器４０の発振周波数が変調され、フラクショナルノイズを発生させている。

図１４に、図５（Ａ）の本実施形態のローパスフィルター回路３０が適用された図１のＰＬＬ回路において、ダウン信号ＤＮのパルスが出力された場合のタイミングチャートを示す。

ダウン信号ＤＮのパルスが出力された場合、スイッチ素子ＳＷＢは、基準クロック信号ＲＥＦＣＫがローレベルのときにオフ（保持期間ＨＯＬＤ）になり、基準クロック信号ＲＥＦＣＫがハイレベルのときにオン（通過期間ＴＲＡＮ）になる。この場合、スイッチ素子ＳＷＢには基準クロック信号ＲＥＦＣＫと同じ論理レベルのクロック信号が入力される（インバーターＩＮＢは省略される）。

本実施形態によれば、ダウン信号ＤＮのパルスが出力される期間（基準クロック信号ＲＥＦＣＫがローレベルの期間）において保持期間ＨＯＬＤとなり、ローパスフィルター回路３０の出力電圧ＶＦが保持される。これにより、ΔΣ変調により揺らいだ周期が出力電圧ＶＦに現れなくなり、出力電圧ＶＦは基準クロック信号ＲＥＦＣＫと同じ周期のみ（Ｔ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２）を含む。ΔΣ変調により揺らいだ周期で電圧制御発振器４０の発振周波数が変調されないので、フラクショナルノイズが低減される。このように、本実施形態によればアップ信号とダウン信号ＤＮのいずれに対してもフラクショナルノイズを低減可能である。

図１５に、位相比較回路１０とチャージポンプ回路２０の第３の詳細な構成例を示す。この構成例は、ＰＬＬ回路のロック状態においてダウン信号ＤＮのパルスが毎サイクル出力される場合の例である。なお、位相比較回路１０の構成と動作は図１１と同様であるため説明を省略する。

チャージポンプ回路２０は、電流源ＩＥ１〜ＩＥ５、スイッチ素子ＳＷＥ１〜ＳＷＥ５を含む。この構成例では、電流源ＩＥ３〜ＩＥ５とスイッチ素子ＳＷＥ３〜ＳＷＥ５がアップ信号ＵＰ側に設けられている。即ち、アップ信号ＵＰに対する電流パルスとダウン信号ＤＮに対する電流パルスの電流比は、４：１となる。このようにアップ信号ＵＰに対する電流パルスの方が大きい場合、ＰＬＬ回路が基準クロック信号ＲＥＦＣＫにロックした後は、ダウン信号ＤＮのパルスが毎サイクル出力され、図１４のような状態で安定することになる。

９．集積回路装置
図１６に、本実施形態のＰＬＬ回路が適用された集積回路装置の構成例を示す。集積回路装置２００は、発振回路１００と、発振回路１００からの発振信号に基づいて無線通信処理を行う無線通信回路と、クロック分周器２６０と、を含む。無線通信回路としては、ＰＬＬ回路２１０、パワーアンプ２２０、制御回路２５０、アンテナチューニング回路２８０を含む。

なお集積回路装置は、例えば半導体基板に回路が形成された半導体チップに対応する。或は、その半導体チップをパッケージに封止した状態の回路装置に対応する。また、修正機回路装置の端子は、半導体チップのパッド、或はパッケージの端子に対応する。

発振回路１００は、端子ＰＸＧ、ＰＸＤに接続された外部の振動子（例えば水晶振動子）を発振させる回路である。

ＰＬＬ回路２１０は、発振回路１００からの発振信号を基準クロック信号ＲＥＦＣＫとして分数逓倍（整数逓倍を含む）を行って搬送波信号を生成し、その搬送波信号を変調して無線送信信号を生成する。

具体的には、ＰＬＬ回路２１０は、位相比較回路１０、チャージポンプ回路２０、ローパスフィルター回路３０、電圧制御発振器４０、フラクショナル分周器５０、出力分周器６０を含む。出力分周器６０以外の構成と動作は図１と同様であるため説明を省略する。

出力分周器６０は、電圧制御発振器４０からの発振クロック信号ＶＯＵＴを分周し、無線送信信号として出力する。即ち、出力分周器６０が出力する信号の周波数が搬送波周波数となる。

パワーアンプ２２０は、無線送信信号を増幅し、アンテナを駆動する回路である。出力端子である端子ＰＲＦＣ、ＰＲＡＱ、ＰＶＳＰＡには、パワーアンプ２２０とアンテナのインピーダンス整合を行うインピーダンス整合回路が接続され、そのインピーダンス整合回路にアンテナが接続される。

アンテナチューニング回路２８０は、無線送信信号の出力パワーを最大化（最適化）するための回路である。例えば、集積回路装置２００には製造バラツキがあるため、アンテナを接続したときの出力パワーに個体差が生じるが、アンテナチューニング回路２８０は、その個体差を調整（例えば製造工程において調整）する。アンテナチューニング回路２８０は例えば可変容量等で構成されており、無線送信信号の出力パワーが最大となるように可変容量の容量値が調整される。なお、アンテナチューニング回路２８０は省略してもよい。

クロック分周器２６０は、発振回路１００からの発振信号を分周し、端子ＰＣＫＱを介して外部回路にクロック信号を供給する回路である。このクロック信号は、例えば外部の処理部（マイクロコンピューター）に供給される。

制御回路２５０は、集積回路装置の各部の制御を行う。端子ＰＥＮには外部の処理部からイネーブル信号が入力される。また、端子ＰＳＣＫ、ＰＳＤＩＯは外部の処理部との間で制御信号や無線通信データをやりとりするための端子である。制御回路２５０は、これらの信号やデータに基づいて制御を行う。なお、端子ＰＴＳＴは、テスト信号やテストデータを入出力するための端子である。

無線通信を行うには、ＰＬＬ回路が生成した搬送波を変調する必要があるが、例えば次のようにして変調を行う。即ち、制御回路２５０が外部の処理部から送信データを受け取り、その送信データに基づいてフラクショナル分周器５０の分周比を変調させる。分周比は、図１で説明したように小数部設定値ＤＣＮと整数部設定値ＩＴＮで設定される。この分周比の変調によってＰＬＬ回路の発振周波数（逓倍率）が変調されるので、いわゆるＦＳＫ変調による無線通信が可能となる。

１０．電子機器
図１７に、本実施形態のＰＬＬ回路を適用した電子機器を含むシステム構成例を示す。以下では、電子機器がキーレスエントリーモジュールである場合を例にとり、そのキーレスエントリーモジュールを含むキーレスエントリーシステムについて説明するが、これに限らず本実施形態のＰＬＬ回路は種々の電子機器に適用可能である。

キーレスエントリーシステムは、キーレスエントリーモジュール４００（電子機器）と車体５００を含む。キーレスエントリーモジュール４００は、送信用のアンテナ４４０と、アンテナ４４０を介して無線電波を送信する集積回路装置２００（無線通信装置）と、無線送信を制御するマイクロコンピューター４１０と、を含む。集積回路装置２００は、本実施形態のＰＬＬ回路を有する。車体５００は、受信用のアンテナ５４０と、アンテナ５４０を介して無線電波を受信する無線通信装置５２０と、無線受信や受信データに基づく処理等を制御するマイクロコンピューター５１０と、マイクロコンピューター５１０と車体５００の各部を接続するインターフェース部５３０と、ドアの施錠・解錠を制御するドアロック制御部５５０と、トランクの施錠・解錠を制御するトランクロック制御部５６０と、ライト（例えばウィンカーライトやヘッドライト等）の点等・消灯・点滅等を制御するライト制御部５７０と、を含む。

キーレスエントリーモジュール４００には、不図示のボタン等が設けられており、ユーザーがボタンを操作すると、その操作情報が無線通信によって車体５００側に通知される。そして、マイクロコンピューター５１０が操作情報を解釈し、ドアやトランクの解錠・施錠や、それをユーザーに報知するためのウィンカーライト点滅等を行う。

１１．移動体
図１８に本実施形態のＰＬＬ回路を含む移動体の例を示す。本実施形態のＰＬＬ回路は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図１８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態のＰＬＬ回路を有する集積回路装置２００（無線通信装置）と、自動車２０６の各部（例えばエンジンやブレーキ、エアコンディショナー、電動ウィンドウ等）を制御するＥＣＵ２０８（Electronic Control Unit）が組み込まれている。ＥＣＵ２０８にも別の無線通信装置が接続されており、ＥＣＵ２０８は、集積回路装置２００から受信した情報に基づいて自動車２０６の制御を行う。或は、ＥＣＵ２０８から制御情報を集積回路装置２００へ送信し、集積回路装置２００に接続された機器の動作を制御する。例えば、室温等の何らかのセンシング信号を取得して集積回路装置２００からＥＣＵ２０８へ送信してもよいし、或は、ドアロック解除等の指示をＥＣＵ２０８から集積回路装置２００へ送信してもよい。このように無線通信を用いることでハーネスレスの通信が可能となり、ハーネス設置が困難な可動部を飛び越える通信や、製造工程でのハーネス設置作業の省略等が可能となる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＰＬＬ回路、集積回路装置、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ 位相比較回路、２０ チャージポンプ回路、３０ ローパスフィルター回路、
３１ 第１のフィルター部、３２ 第２のフィルター部、３３ 切り替え回路、
４０ 電圧制御発振器、５０ フラクショナル分周器、５１ 整数分周器、
５２ 加算器、５３ ΔΣ変調器、６０ 出力分周器、１００ 発振回路、
２００ 集積回路装置、２０６ 自動車、２０８ ＥＣＵ、２１０ ＰＬＬ回路、
２２０ パワーアンプ、２５０ 制御回路、２６０ クロック分周器、
２８０ アンテナチューニング回路、４００ キーレスエントリーモジュール、
４１０ マイクロコンピューター、４４０ アンテナ、５００ 車体、
５１０ マイクロコンピューター、５２０ 無線通信装置、
５３０ インターフェース部、５４０ アンテナ、５５０ ドアロック制御部、
５６０ トランクロック制御部、５７０ ライト制御部、
ＡＮＥ 論理積回路、ＣＢ１〜ＣＢ３ キャパシター、ＤＣＮ 小数部設定値、
ＤＮ ダウン信号、ＦＢＫＣＫ 帰還クロック信号、
ＦＥ１，ＦＥ２ フリップフロップ回路、ＨＯＬＤ 保持期間、
ＩＥ１〜ＩＥ５ 電流源、ＩＮＢ インバーター、ＩＴＮ 整数部設定値、
ＱＤＳ 変調値、ＲＢ１，ＲＢ３ 抵抗素子、ＲＥＦＣＫ 基準クロック信号、
ＳＷＢ スイッチ素子、ＳＷＥ１〜ＳＷＥ５ スイッチ素子、ＴＲＡＮ 通過期間、
ＵＰ アップ信号、ＶＦ ローパスフィルター回路の出力電圧、
ＶＯＵＴ 発振クロック信号

Claims (10)

1. フラクショナル分周器と、
   基準クロックと前記フラクショナル分周器の出力信号の位相差に基づいて、発振周波数を制御するための制御信号を出力する制御信号出力部と、
   前記制御信号に対応する周波数で発振し、前記発振により得られたクロック信号を前記フラクショナル分周器へ出力する発振器と、
   を含み、
   前記制御信号出力部は、
   前記基準クロックが第１の論理レベルである第１の期間及び第２の論理レベルである第２の期間のうち一方の期間において、前記制御信号の出力を保持することを特徴とするＰＬＬ回路。
2. フラクショナル分周器と、
   基準クロック信号と前記フラクショナル分周器の出力信号とを比較する位相比較回路と、
   前記位相比較回路の出力信号に基づいて出力電流を出力するチャージポンプ回路と、
   前記チャージポンプ回路の出力電流の電流電圧変換とフィルター処理を行うローパスフィルター回路と、
   前記ローパスフィルター回路の出力電圧に基づいて発振する電圧制御発振器と、
   を含み、
   前記ローパスフィルター回路は、
   前記電流電圧変換及び前記フィルター処理の結果の通過と保持を、前記基準クロック信号の論理レベルが変化するタイミングで切り替える切り替え回路を有することを特徴とするＰＬＬ回路。
3. 請求項２において、
   前記チャージポンプ回路は、
   前記基準クロック信号が第１論理レベルである第１期間と、前記基準クロック信号が第２論理レベルである第２期間のうち一方の期間で出力電流を出力し、
   前記切り替え回路は、
   前記第１期間と前記第２期間のうち他方の期間から、前記一方の期間に移行するタイミングで、前記通過から前記保持に切り替えることを特徴とするＰＬＬ回路。
4. 請求項２又は３において、
   前記ローパスフィルター回路は、
   少なくとも１つの容量素子と少なくとも１つの抵抗素子によって構成される第１のフィルター部と、
   少なくとも１つの容量素子によって構成される第２のフィルター部と、
   を有し、
   前記切り替え回路は、
   前記第１のフィルター部と前記第２のフィルター部の間に設けられることを特徴とするＰＬＬ回路。
5. 請求項４において、
   前記第１のフィルター部の次数は、前記第２のフィルター部の次数以上であることを特徴とするＰＬＬ回路。
6. 請求項２乃至５のいずれか一項において、
   前記切り替え回路は、
   前記基準クロック信号に基づいて制御されるスイッチ素子により構成されることを特徴とするＰＬＬ回路。
7. 請求項２乃至６のいずれか一項において、
   前記ローパスフィルター回路は、
   ３次又は４次のローパスフィルターであることを特徴とするＰＬＬ回路。
8. 請求項１乃至７のいずれか一項に記載されたＰＬＬ回路を含むことを特徴とする集積回路装置。
9. 請求項１乃至７のいずれか一項に記載されたＰＬＬ回路を含むことを特徴とする電子機器。
10. 請求項１乃至７のいずれか一項に記載されたＰＬＬ回路を含むことを特徴とする移動体。

Images