JP3899395B2 - 拡散スペクトル・クロック生成装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル回路の分野に関し、詳細には、低減された測定可能な電磁妨害（ＥＭＩ）放出を有するクロック回路に関する。尚、本出願は、１９９３年１１月２９日に出願され本出願人に譲渡された米国特許出願第０８／１６０，０７７号の一部継続出願に基づく。米国特許出願第０８／１６０，０７７号は、引用によって本明細書に完全に編入されている。
【０００２】
【従来の技術】
多数の電子装置は、マイクロプロセッサ、あるいは、同期のために１つまたは複数のクロック信号を必要とするその他のディジタル回路を使用する。クロック信号によってたとえば、マイクロプロセッサ中の事象の厳密なタイミングが可能になる。通常のマイクロプロセッサは、結晶によって駆動される発振器などの自走発振器、ＬＣ調整回路、外部クロック源によって監視し、あるいは同期させることができる。パーソナル・コンピュータでは４０ＭＨｚ以上のクロッキング速度が一般的である。クロック信号のパラメータは通常、マイクロプロセッサ用に指定され、最小許容クロック周波数および最大許容クロック周波数、高電圧準位および低電圧準位に関する公差、波形エッジ上の最大立上り時間および最大立下り時間、波形が方形波でない場合のパルス幅公差、２クロック位相信号が必要な場合のクロック位相間のタイミング関係を含むことができる（”Electronics Engineer's Handbook”，Fink et al.，８ページないし１１１ページ，１９８９年）。
【０００３】
残念なことに、立上り高速回路を使用するマイクロプロセッサ・ベースの装置は特に、電磁妨害（ＥＭＩ）の生成および放射の影響を受けやすい。ＥＭＩ放出のスペクトル成分は通常、クロック回路の基本周波数の調波でのピーク振幅を有する。したがって、米国のＦＣＣなど多数の規制機関は、そのような製品に関する試験手順および最大許容放出量を規定している。たとえば、Commission Electrotechnique International (Comite International Special Des Perturbations Radioelectriques (C.I.S.P.R.)は、規制を遵守しているかどうかを判定する測定装置および技法を確立する指針を有する。具体的には、クロック回路に関連する周波数帯域では、測定される６ｄＢ帯域幅は比較的広い１２０ＫＨｚである。
【０００４】
ＥＭＩ放出に関する政府のそのような制限を遵守するには、コストのかかる抑制措置または広範囲のシールディングが必要である。ＥＭＩを低減させる他の手法には、プリント回路ボード上の信号トレースを慎重にルーチングしてループおよびその他の潜在的な放射構造を最小限に抑えることが含まれる。残念なことに、そのような手法では多くの場合、内部接地平面を有するより高価な多層回路ボードが与えられる。また、ＥＭＩ放出を低減させるにはより多くの工学的な作業を行わなければならない。ＥＭＩ放出によってもたらされる問題は、プロセッサ速度およびクロック速度が高いほど大きくなる。
【０００５】
ある種の応用例では、あるクロックの周期を他のクロックの周期に厳密に同期させる必要がある。したがって、クロック信号の変調を厳密に制御することが重要になることがある。本発明では、ディジタル拡散スペクトル変調回路を使用することが好ましい。このような回路は、回路を制御するカウンタをリセットすることによって同期させている。電圧制御式発振器を使用するがディジタル制御は使用しない拡散スペクトル・クロック実施態様が米国特許第４，５０７，７９６号で開示されている。拡散スペクトル・クロック制御用のものではないある程度類似のディジタル制御回路が、米国特許第３，７６４，９３３号、米国特許第３，９６２，６５３号、米国特許第４，９４３，７８６号、米国特許第５，０２８，８８７号で開示されている。ある程度類似のディジタルＦＭ通信回路が、米国特許第５，２７２，４５４号、米国特許第５，３０１，３６７号、米国特許第５，３２９，２５３号で開示されている。
【０００６】
前述の特許出願の１９ページ２１行の始めに記載されているが、図面には図示されていないディジタル実施態様は現在、本出願の出願日に対する従来技術である。この実施態様は、加算器に適用され累算されるディジタル的に記憶されるデータを有する。アキュムレータの出力は、フェーズ・ロック・ループの位相検出器への一方の入力であり、他方の入力は、フェーズ・ロック・ループの電圧制御発振器の出力の分割フィードバックである。この発振器の出力は分割され、拡散スペクトル・クロック信号として使用される。本発明の開示した実施例は、加算器もアキュムレータも使用しない。
【０００７】
【発明が解決しようとする課題】
前述の背景に鑑み、したがって、本発明の目的は、マイクロプロセッサまたはその他のディジタル回路を比較的高い周波数で駆動することなどのためにクロック信号を生成し、同時に、比較的大きな帯域幅にわたって測定されるＥＭＩ成分のスペクトル振幅を減少させるクロック回路および関連する方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明のこのおよびその他の目的、特徴、利点は、基準周波数信号を生成する発振器と、基本周波数または中心周波数と基本周波数の調波での低減された振幅ＥＭＩスペクトル成分とを有する拡散スペクトル・クロック出力信号を生成する拡散スペクトル・クロック生成手段とを含むクロック回路によって提供される。具体的には、拡散スペクトル・クロック生成手段は好ましくは、一連のクロック・パルスを生成するクロック・パルス生成手段と、クロック・パルス生成手段を変調して、普通ならクロック・パルス生成手段によって生成されるＥＭＩスペクトル成分の振幅を広げて平坦化する拡散スペクトル変調手段とを含む。そのような変調の開始点は、同期を迅速化するように厳密に制御することができる。
【０００９】
クロック・パルス生成手段を変調しない場合、通常、ほぼ長方形または台形の電気パルスが生成され、それによって、基本周波数の調波において対応するインパルス状ＥＭＩスペクトル成分が生成される。拡散スペクトル変調手段は、普通なら生成されるＥＭＩスペクトル成分のピーク振幅を低減させる。したがって、本発明の拡散スペクトル・クロック生成回路を含む電子装置では、高価なシールディングまたはＥＭＩ抑制技法を低減し、あるいはなくすることができる。当業者には容易に理解されるように、拡散スペクトル・クロック生成回路は、いくつかの電子装置、特に、パーソナル・コンピュータなどのマイクロプロセッサやマイクロコントローラを含む電子装置に広く適用することができる。
【００１０】
拡散スペクトル変調手段は好ましくは、クロック・パルス生成手段を周波数変調する周波数変調手段を含む。周波数変調手段は好ましくは、所定の周期と、所定の周期の関数としての所定の周波数偏差プロファイルとを有する周期波形によってクロック・パルス生成手段、周波数変調するプロファイル変調手段を含む。そのような変調周期波形に関するいくつかの好ましい範囲または有効範囲については後で説明する。一般に、好ましい波形は単純正弦波よりも複雑であり、そのため、ＥＭＩ成分の形状を広げて平坦化することによってＥＭＩ成分のスペクトル・ピークが低減される。
【００１１】
クロック・パルス生成手段は好ましくは、従来型のクロック生成回路で一般に使用されているフェーズ・ロック・ループを含む。周波数変調手段は、周波数偏差用の所定のプロファイルを生成することができるプログラム可能な変調生成装置によって実施することができる。周波数変調手段は、周期が約５００マイクロ秒よりも短い周期波形によってクロック・パルス生成手段を変調することができる。すなわち、変調の周波数は望ましくは約２ＫＨｚよりも大きい。
【００１２】
【発明の実施の形態】
次に、本発明を下記に、本発明の好ましい実施例が示された添付の図面に関してさらに詳しく説明する。しかし、本発明は、多数の異なる態様で実施することができ、本明細書に記載した実施例を制限するものとみなすものではない。出願人はむしろ、この開示が完全なものになり、当業者に本発明の範囲を完全に伝えるようにこれらの実施例を提供する。同じ番号は全体を通して同じ要素を表す。
【００１３】
まず図１ないし５を参照してまず、拡散スペクトル・クロック生成回路を備える電子装置とその基本動作について説明する。図１に示したように、電子装置、たとえば概略的に示したパーソナル・コンピュータ１０は、本発明による拡散スペクトル・クロック生成装置１４（ＳＳＣＧ）によって提供される低減された測定可能なＥＭＩスペクトル成分放出を有することによって利益を得ることができる。基準周波数生成装置１５、たとえば適当な駆動装置または発振器回路によって共振周波数で駆動される圧電結晶は、ＳＳＣＧ１４用の基準周波数を提供する。図のパーソナル・コンピュータ１０は、ディスプレイ１２とキーボード１３も含む。
【００１４】
当業者には容易に理解されるように、マイクロプロセッサ、または同期用のクロック信号を必要とする他のディジタル回路を備えるいくつかの電子装置は望ましくは、ＳＳＣＧ１４を備える。たとえば、コンピュータ・プリンタも望ましくはＳＳＣＧ１４を含む。
【００１５】
ＳＳＣＧ１４は、一連の台形またはほぼ長方形の電気クロック・パルスを含む通常のクロック信号を周波数変調することによって拡散スペクトル出力クロック信号を生成する。この変調によって、変調を行わない同じクロッキング信号のスペクトルと比べて、クロックの各調波でのＥＭＩ成分のスペクトル振幅が低減される。図２は、調波でのスペクトル振幅対周波数（ＮＦ）がプロットＭで示された、この効果の概略図である。やはり図のように、標準クロック信号の同じ調波でのスペクトルは、インパルス関数Ｉとして与えられる。同じ調波でのＳＳＣＧ出力クロック信号のスペクトルは理想的には、プロットＴで示したように台形となる。
【００１６】
一般に、調波での拡散スペクトル出力クロック信号のスペクトル「幅」は標準非変調クロック信号の幅よりも大きいが、調波の最大振幅はより小さい。実際の実施態様では、拡散スペクトル変調調波の振幅は一様ではないが、プロットＭで示したように中心周波数付近および縁部である種のピークを示す。
【００１７】
すべての周波数に関する信号の振幅を最小限に抑えるには、標準クロック信号の変調を固有に指定しなければならない。したがって、ＳＳＣＧ１４は、所定の周期と所定の周期の関数としての所定の周波数偏差プロファイルとを有する周期波形によってクロック・パルス生成手段を周波数変調するプロファイル変調手段を含む。本明細書で説明する変調プロファイルは、比較的最適化された平坦なスペクトル振幅を各調波で生成する。一般に、好ましいプロファイルは単純正弦波よりも複雑であり、そのため、ＥＭＩ成分の測定可能なスペクトル・ピークが低減される。言い換えると、本発明は、狭帯域調波を、ＦＣＣおよびその他の全世界の規制機関のために測定放出量を著しく低減させる広帯域信号に変換する。このような放出量低減によって、ＥＭＩ放出を抑制または遮蔽する従来型の手段のコストと比べて、１製品当たり約２０ドル以上の対応するコスト削減が可能になる。
【００１８】
図３は、ＳＳＣＧ１４内で使用できる周波数偏差対時間の通常のプロファイルを示す。図の最大偏差は１００ＫＨｚである。この最大周波数偏差は望ましくは直列リンクを介してプログラムすることができ、最大偏差の上限は好ましくは、通常の現行の応用例では約２５０ＫＨｚである。しかし、最大偏差は、当業者によって容易に理解されるように、応用例に応じて２５０ＫＨｚよりもずっと大きくなる。やはり当業者によって容易に理解されるように、最大偏差を零にプログラムすることによって標準非変調クロック信号を得ることができる。
【００１９】
図３に示したプロファイルを変調する信号の周波数は３０ＫＨｚである。周波数が約２ＫＨｚよりも高くなり、すなわち、変調波形またはプロファイルの周期が約５００マイクロ秒よりも短くなる、顕著なピーク振幅低減を行うこともできる。この周波数はまた、望ましくは、応用例に応じて、直列リンクを介してプログラムすることも、あるいは固定することもできる。図の変調プロファイルは、標準的な三角形波とそのｃｕｂｉｃとの線形組合せである。このプロファイルの値は、本願の関連出願であって、本出願が一部継続出願となる親出願（米国特許出願第０８／１６０，０７７号）の表１に与えられている。
【００２０】
次に、さらに具体的に図４を参照すると、いくつかの好ましい周波数偏差プロファイル範囲が示されている。具体的には、これらのプロファイルは、周波数偏差の割合対周期波形の周期の割合（％周期）として表されている。エンベロープの最外範囲は、第２象限ＩＩ、すなわち０％ないし２５％の周期中の点線Ｆ1、Ｆ2によって示されている。後述のように、簡単な対称によって図中の他の象限中の境界が定義される。したがって、当業者は所望の応用例用の範囲を容易に実施しスケーリングすることができる。
【００２１】
これらの点線は、第２象限ＩＩに関する所定の上限および下限によって数学的に定義することができる。上限Ｆ1は次式によって定義される。
【数１】

【００２２】
下限Ｆ2は次式によって定義される。
【数２】

【００２３】
当業者には容易に理解されるように、他の象限に関する境界は、Ｆ1およびＦ2によって下記のように定義される。
第１象限Ｉ（−２５％ないし０％の周期）
下限＝−Ｆ1（−％周期）
上限＝−Ｆ2（−％周期）
第３象限ＩＩＩ（２５％ないし５０％の周期）
下限＝Ｆ2（５０−％周期）
上限＝Ｆ1（５０−％周期）
第４象限ＩＶ（５０％ないし７５％の周期）
下限＝−Ｆ1（％周期−５０）
上限＝−Ｆ2（％周期−５０）
【００２４】
より好ましいプロファイル範囲は、図４に示した点線によって示される。第２象限では、このプロファイルは上限Ｆ3および下限Ｆ4によって定義される。上限Ｆ3は、次式によって第２象限内に定義される。
【数３】

【００２５】
下限は、次式によって第２象限ＩＩ内に定義される。
【数４】

【００２６】
したがって、他の境界は下記の関係によって与えられる。
第１象限Ｉ（−２５％ないし０％の周期）
下限＝−Ｆ3（−％周期）
上限＝−Ｆ4（−％周期）
第３象限ＩＩＩ（２５％ないし５０％の周期）
下限＝Ｆ4（５０−％周期）
上限＝Ｆ3（５０−％周期）
第４象限ＩＶ（５０％ないし７５％の周期）
下限＝−Ｆ3（％周期−５０）
上限＝−Ｆ4（％周期−５０）
【００２７】
図３にも示したように、図４の実線Ｐ1は、三角形波形とそのｃｕｂｉｃとの線形組合せを示す。さらに具体的には、このプロファイルは、次式に等しいＦ5によって第２象限ＩＩ内に定義される。
１００％［０．４５（％周期／２５)3＋０．５５（％周期／２５）］
【００２８】
したがって、他の象限中の実線は下記のように定義される。
第１象限Ｉ（−２５％ないし０％の周期）
−Ｆ5（−％周期）
第３象限ＩＩＩ（２５％ないし５０％の周期）
Ｆ5（５０−％周期）
第４象限ＩＶ（５０％ないし７５％の周期）
−Ｆ5（％周期−５０）
【００２９】
図５は、当業者には容易に理解されるようにＦ1およびＦ2によって定義された最外プロファイル内に適合するようにスケーリングできる周波数偏差変調に関するプロファイルの他の実施例を示す。
【００３０】
次に、図６を参照して、ＳＳＣＧ１４に関する回路実施例について説明する。
このブロック図は、いくつかのフェーズ・ロック・ループ（ＰＬＬ）周波数シンセサイザ・チップに類似している。ただし、いくつかの実施例ではプログラム可能な変調生成装置を含み、他の実施例ではアナログ変調生成装置を含む変調セクションが追加される。変調は電圧制御式発振器（ＶＣＯ）または発振器タンク回路へ送られ、所望の変調インデックスが与えられる。
【００３１】
ＳＳＣＧ１４は望ましくは、中心周波数、最大周波数偏差、変調周波数を変更できるようにＩ２Ｃ直列バスまたは選択線を介してプログラムすることができる。単一の＋５Ｖ電源、最小限の外部回路、結晶によって、制御された立上り時間および立下り時間を有するＴＴＬ・ＣＭＯＳ互換出力が生成される。また、すべての入力は標準ＴＴＬとの互換性を有する。
【００３２】
下記に与えた電気特性（表Ａ）および切替特性（表Ｂ）も望ましくは、従来型ディジタル回路またはマイクロプロセッサのクロック入力要件を満たすようにＳＳＣＧ１４の実施例によって満たされる。
【００３３】

【００３４】

【００３５】
次に、図６を参照すると分かるように、Ｙ１ ２２は、安定なクロック・パルス列または非変調クロック信号を生成するために発振器回路２４と共に使用される圧電結晶である。第１のプログラム可能なカウンタ２６は、非変調クロック信号を整数（Ｍ）で除する。電圧制御式発振器２８（ＶＣＯ）は、フィルタ３２を介して位相検出器３０から得られる入力電圧に比例する出力クロック信号を生成する。
【００３６】
第２のプログラム可能なカウンタ３４は、ＶＣＯ２８からの信号を整数（Ｎ）で除する。カウンタ２６および３４は、位相検出器３０への２つの入力である。位相検出器３０およびフィルタ３２はそれぞれ、第１のプログラム可能なカウンタ２６と第２のプログラム可能なカウンタ３４との間の位相誤差に比例するアナログ信号を生成する。したがって、位相検出器３０およびフィルタ３２の出力はそれぞれ、図６の実施例と同様に、発振器２４の周波数のＮ／Ｍ倍を表す（ＮおよびＭは定数である）。ＶＣＯ２８は、標準フェーズ・ロック・ループ回路の場合と同様に動作する。
【００３７】
拡散スペクトル変調は、この実施例では、ディジタル・アナログ変換器（ＤＡＣ）３８へ送られる変調変動値が記憶されるＲＯＭ３６によって導入される。アップ／ダウン・カウンタ４０はＲＯＭ３６の値にインデックス付けするために使用され、これに対して、第３のプログラム可能なカウンタ４２は変調周波数を設定する。
【００３８】
第２の電圧制御式発振器４４は、フィルタ３２からの一定の出力とＤＡＣ３８からの入力を加えた入力を受け取る。これは、ＤＡＣ３８からの入力の変化に応じて、ＶＣＯ４４の周波数を変える。ＶＣＯ４４は、バッファ４６を介して拡散スペクトル・クロック出力として接続される。
【００３９】
アップ／ダウン・カウンタ４０を設定することによって変調を既知の状態にすることができることは明白である。したがって、カウンタ４０をリセットすることによって、ＶＣＯ４４への入力はサイクルの開始用の入力を表し、ＶＣＯ４４は迅速に、対応する周波数を提供するように調整される。
【００４０】
同期に適した第２の実施態様の回路を図７に示す。要素５０は、基準周波数クロックであり、図６の実施例中の要素２２および２４の組合せと同じでよい。クロック５０は、カウントダウン・カウンタ５２へのクロック入力として働く。カウンタ５２への線５４上の第２の入力はリセット入力である。
【００４１】
カウンタ５２は、ＲＯＭテーブル・メモリ５６から数データを受け取る。このデータは、カウンタ５２が零に達し出力線５８上で信号を生成するまで、クロック５０からの各クロック信号と共に１度だけカウント・ダウンされる。線５８上のこの信号は、アップ／ダウン・カウンタ６０および位相検出器６２への入力信号である。
【００４２】
カウンタ６０の各カウント変化によって異なる出力が生成され、それによって、ＲＯＭテーブル３のアドレスが変更され、したがって、そのアドレスでのカウント・データがカウンタ５２に適用され、カウンタ５２によって再び零へのカウントが開始される。これとは別に、カウンタ６０は、線５４上の信号によってリセットされたときに、他の拡散スペクトル・クロック回路のリセット信号として適切な線６４上の信号を生成する。この信号は、図７の信号と同じでよい。
【００４３】
位相検出器６２および図７の残りの要素は標準フェーズ・ロック・ループである。位相検出器６２の第２の入力は、線６８上の電圧制御式発振器６６の出力をカウンタ７０による整数で除した値である。位相検出器６２は、線５８上の信号の立上りとカウンタ７０からの信号の立上りとの間の時間に比例する信号を生成する。この出力は、従来どおりフィルタ７２によって平滑化される。
【００４４】
この動作を要約する。基準クロック５０は、ＲＯＭテーブル５６によってロードされたカウンタ５２をステップダウンする。したがって、テーブル５６からの数は、カウンタ５２が零に達して線５８上で信号を発行するまでの遅延を定義する。この信号は、位相検出器６２への一方の入力であり、これに対して、フェーズ・ロック・ループの出力６８から分割されたフィードバックが他方の入力である。
【００４５】
線５８上のカウンタ５２からの信号は、カウンタ６０をステップアップ／ダウンする。カウンタ６０の次の状況は、ＲＯＭテーブル５６中の次の位置を選択し、それによって異なる数をカウンタ５２に入力する出力を定義する。それに続くクロック・パルスがカウンタ５２中の新しいカウントを零に減分すると、線５８上で次の信号が発行され、前述の動作が繰り返される。
【００４６】
周波数の所望の変化が急速なものではなく、フィルタ７２がそのような変化の周波数に対応する変化を容易に通過させると仮定すると、ＲＯＭテーブル５６の内容は、所望の変化に直接対応することができる。内容の非常に簡単な例を挙げると、１７から始まり、次に１４に変化し、次に１０に変化し、次に６に変化し、次に３に変化し、最後に０に変化する。これらは、カウンタ６０が０（１７にアドレスする）から５（０にアドレスする）まで増加する際にアドレスされる。その後、カウンタ６０は、次のカウントで減分し、その結果、次のカウントは４（３にアドレスする）になる。
【００４７】
ＲＯＭテーブル５６の内容に対するフェーズ・ロック・ループ６２とフェーズ・ロック・ループ７２とフェーズ・ロック・ループ６６とフェーズ・ロック・ループ７０との間の相互作用は、様々な方法で最適化することができる。線５８上の入力の周波数が、フィルタ７２が通過させる周波数帯域に対して比較的高い場合、出力が個々の変化に厳密に従うことはない。その場合、フィルタ７２を介して所望の出力を得るためにＲＯＭテーブル５６中の数内容はある程度異なるものであってよい。ただし、ＲＯＭテーブル５６中の数の変化は引き続き、所望の拡散スペクトル・パターンに対応する。そのような場合、ＲＯＭテーブル５６中の特定の数として、経験的に経験的に最適な値が決定される。
【００４８】
同期
ある種の応用例では、ある種の機能がその変動パターンに同期するかぎり、クロック・タイミングを変化させることができる。レーザ・プリンタでは、レーザ光線はクロック時間にパルスされ、あるいはパルスされない時にフォトコンダクタを横切って掃引される。そのようなクロック時間は、各掃引が拡散スペクトル中の同じ点に同期する場合、印刷を著しく劣化させずに拡散スペクトルに存在することができる。電子ビーム掃引または類似の掃引によって生成されるビデオ・ディスプレイの場合も類似の問題が存在する。
【００４９】
線５４上のリセット入力はそのような同期をもたらす。ｓｔａｒｔ−ｏｆ−ｓｗｅｅｐ信号は従来、レーザ・プリントヘッドから得ることができる（従来、ＨＳｙｎｃと呼ばれている）。このＨＳｙｎｃ信号は５４に適用される。この信号は、カウンタ６０およびカウンタ５２を零にリセットする。これによってただちに、線５８上のパルスの周波数が、カウンタ６０によって定義された周波数、すなわち零になり、次いで、前述のようにステップする。位相検出器６２は、検出器６２自体への他方の入力が異なる位相を表す場合、ＶＣＯ６６の周波数を変化させ始める。カウンタ６０をリセットすると、線６４上で信号が生成され、この信号は、２つの拡散スペクトル・クロック回路どうしが同期し、かつこれらのクロック回路が線５４上の入力にも同期するように第２の拡散スペクトル・クロック回路をリセットすることができる。
【００５０】
図８は、カウンタ７０をなくした代替実施例である。他の要素は、図７中の対応する要素と同様に番号付けされている。他の違いは、ＲＯＭテーブル５６の内容にある。基準クロックは、位相検出器６２への２つの入力のうちの一方なので、ＲＯＭテーブル５６の内容はそれに応じて調整しなければならない。実際には、ＲＯＭテーブル５６の正確な内容は、経験的に最適な内容に決定される。
【００５１】
当業者には容易に理解されるように、本明細書で説明する、物理パッケージ中の回路の実施態様では、いくつかのそのような拡散スペクトル・クロック生成回路（ＳＳＣＧ）が同じＤＩＰ内に存在することができる。必要に応じて、標準フェーズ・ロック・ループ周波数シンセサイザを同じＤＩＰ内に配置して、標準クロック信号を提供することもできる。ＳＳＣＧの内部にマイクロプロセッサあるいは他のディジタル回路またはアナログ回路を含めることができる。
【００５２】
当業者には、前記の説明に提示した教示および関連する図面の利益を有する本発明の多数の修正および他の実施例が構想されよう。したがって、本発明が、開示した特定の例に限るものではなく、修正および実施例が、添付の特許請求の範囲内に含まれるものであることを理解されたい。
【図面の簡単な説明】
【図１】本発明による拡散スペクトル・クロック生成回路を含むパーソナル・コンピュータの概略ブロック図である。
【図２】本発明による拡散スペクトル・クロック生成回路によって生成されるクロック基本周波数の調波のピーク・スペクトル振幅の低減を示すグラフである。
【図３】本発明による、拡散スペクトル変調クロック信号を生成する所望の変調プロファイルの実施例を示すグラフである。
【図４】本発明による、拡散スペクトル変調クロック出力信号を生成するいくつかの変調プロファイル範囲を示すグラフである。
【図５】本発明による、拡散スペクトル変調クロック出力信号を生成する所望の変調プロファイルの他の実施例を示すグラフである。
【図６】本発明による、厳密に制御された拡散スペクトル変調クロック出力信号を生成する回路実施例を示す概略ブロック図である。
【図７】本発明による、厳密に制御された拡散スペクトル変調クロック出力信号を生成する他の回路実施例を示す概略ブロック図である。
【図８】１つのカウンタをなくした図７の回路の変形例を示す図である。
【符号の説明】
１０ パーソナル・コンピュータ
１１ マイクロプロセッサ
１２ ディスプレイ
１３ キーボード
１４ 拡散スペクトル・クロック生成装置
１５ 基準周波数生成装置
３０ 位相検出器
３２ フィルタ
３８ ディジタル・アナログ変換器
４０ アップ／ダウン・カウンタ
４２ プログラム可能なカウンタ
４６ バッファ

Claims (6)

1. クロック制御式電子装置であって、基準周波数クロックを具備して拡散スペクトル・クロック信号を前記装置に提供するクロックと、ディジタル値が記憶されるテーブルと、第１カウンタであり、当該第１カウンタの種々のカウントによって決定された前記テーブルの種々の部分で前記テーブルにアドレスする第１カウンタと、前記第１カウンタの前記種々のカウントによってアドレスされた前記記憶されたディジタル値を受信する第２カウンタであり、前記基準周波数クロックのクロック信号に応答して、当該第２カウンタの前記ディジタル値の受信後に当該第２カウンタを歩進する第２カウンタと、２つの入力を有する位相検出器であり、それら２つの入力の位相差に応答してその位相差を表す出力を作り出す位相検出器と、前記第２カウンタが所定の値に達すると出力信号を提供し、その出力信号が、前記第１カウンタのカウントを歩進する制御信号を提供すると共に前記位相検出器に１つの入力を提供することと、電圧制御式発振器であり、フェーズ・ロック・ループを形成すべく、前記位相検出器の前記出力を受信する入力と前記位相検出器の第２入力を提供する出力とを有する電圧制御式発振器と、前記フェーズ・ロック・ループの出力が前記拡散スペクトル・クロック信号を前記装置に提供することから成るクロック制御式電子装置。
2. リセット信号を受信して前記スペクトル・クロック信号をそのリセット信号に同期させるべく前記第１カウンタ及び前記第２カウンタへのリセット入力を含む、請求項１に記載のクロック制御式電子装置。
3. 前記第２カウンタが前記基準周波数クロック信号を受信し、前記位相検出器の前記１つの入力が、所定の値に達した前記第２カウンタによって提供される、請求項２に記載のクロック制御式電子装置。
4. 前記第１カウンタと前記第２カウンタとへの前記リセット入力に加えて、前記第２カウンタの前記入力が前記電圧制御式発振器の前記出力と接続され、前記第２カウンタの前記出力が前記位相検出器の前記第２入力として接続され、前記基準周波数クロック信号が前記位相検出器の前記１つの入力を提供すべく接続されている、請求項２に記載のクロック制御式電子装置。
5. 前記第２カウンタが前記基準周波数クロック信号を受信し、前記位相検出器の前記１つの入力が、所定の値に達した前記第２カウンタによって提供される、請求項１に記載のクロック制御式電子装置。
6. 前記第２カウンタの入力が前記電圧制御式発振器の出力と接続され、前記第２カウンタの出力が前記位相検出器の前記第２入力として接続され、前記基準周波数クロック信号が前記位相検出器の前記１つの入力を提供すべく接続されている、請求項１に記載のクロック制御式電子装置。

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