JPH0774628A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ループゲイン調整等を行わなくとも迅速に最
適位相でロックすることができるＰＬＬ回路を提供す
る。 【構成】 位相誤差検出手段（２１〜２９）と、ループ
フィルタ３０と、ＶＣＯ３１を備えているＰＬＬ回路３
である。位相誤差検出手段は、ＶＣＯの中心周波数が予
め設定された所定範囲内よりずれている場合は、固定の
位相誤差情報にオフセット値を与える。このオフセット
値は自走カウンタ２４から出力される。ＶＣＯ３１には
制御信号としてに鋸歯状波又は三角波が与えられる。こ
れにより、設定範囲内に調整されたら，以降、このオフ
セット値を位相誤差情報に加算していく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック再生回路等
として用いられるＰＬＬ回路に関するものである。

【０００２】

【従来の技術】例えば衛星放送（ＢＳ放送）の音声信号
は、ＰＳＫ（フェーズシフトキーイング）という変調方
式で伝送される。一般にこのＰＳＫ変調信号をディジタ
ル信号処理において復調すると、まずＡ／Ｄ変換器で搬
送波周波数のＮ倍（Ｎは整数）のクロックでディジタル
信号とされる。したがって、復調された信号のアイパタ
ーンは搬送波周波数（又はそのＭ倍：Ｍは整数）のディ
ジタル信号となる。そして、このアイパターンよりビッ
トクロックを再生し、ビットストレーム（１ビットのデ
ータ列）に変換している。

【０００３】ここで、例えば衛星放送チューナに搭載さ
れるＱＰＳＫ復調部の例を図２に示す。ＱＰＳＫ信号は
バンドパスフィルタ１を介してＡ／Ｄ変換器２に供給さ
れ、ディジタルデータとされる。Ａ／Ｄ変換器２の出力
は×４キャリア再生部３に供給され搬送波周波数（５．
７２７２ＭＨｚ）の４倍の周波数とされたクロックが生
成されている。この生成されたクロックはＡ／Ｄ変換器
２のサンプリングクロックとされるため、Ａ／Ｄ変換器
２では搬送波周波数の４倍のレートでディジタルデータ
を出力することになる。

【０００４】Ａ／Ｄ変換器２の出力はＤフリップフロッ
プ回路４、５にそれぞれ供給される。Ｄフリップフロッ
プ回路４に対するラッチクロックとしては、×４キャリ
ア再生部３からのクロックが分周器６で１／４分周され
て（搬送波周波数と同じクロックで）供給されている。
また、Ｄフリップフロップ回路５に対するラッチクロッ
クとしては、分周器６の出力をＤフリップフロップ回路
７において１クロックタイミングを遅らせて（つまり９
０度移送されて）、供給している。

【０００５】従って、ＱＰＳＫ復調出力としてＤフリッ
プフロップ回路４からはＩ信号に（同相軸信号）が、Ｄ
フリップフロップ回路５からはＱ信号（直交軸信号）が
得られる。このＩ信号、Ｑ信号は図３のようなアイパタ
ーンとなる。このアイパターンの形状のＩ信号又はＱ信
号、或いは両方を用いて×Ｎクロック再生部８ではアイ
パターンに同期したビットクロックＢＣＫを再生する。
そして、符号復調回路９においては供給されたＩ信号、
Ｑ信号に対してビットクロックＢＣＫを用いて符号復調
し、１ビットのデータ列であるビットストリーム出力を
得る。

【０００６】ここで、×４キャリア再生部３や×Ｎクロ
ック再生部８ではＰＬＬが用いられる。ＰＬＬを用いた
×４キャリア再生部３の回路例を図４に示す。

【０００７】Ａ／Ｄ変換器２でディジタルデータ化され
た信号は×４キャリア再生部３における位相検出器１１
及びデータ変化検出部１２に入力される。データ変化検
出部１２は入力データの立上りスロープを検出し、その
間のデータから位相比較器１１において位相誤差信号が
検出されるように位相比較器１１を制御している。位相
比較器１１は、図５に示すように、Ｄフリップフロップ
回路１１ａ、１１ｂ及び演算回路１１ｃから構成されて
おり、Ｄフリップフロップ回路１１ａは搬送波周波数の
４倍とされたクロックに基づいてラッチを行い、また、
Ｄフリップフロップ回路１１ｂはデータ変化検出部１２
からの信号に基づいてラッチを行っている。

【０００８】今、図６Ｂのクロック、即ち×４キャリア
再生部３により再生された搬送波周波数の４倍のクロッ
クがＡ／Ｄ変換器２にサンプリングクロックとして供給
され、入力データとしてａ、ｂ、ｃ…が×４キャリア再
生部３に供給されたとする。ここで、位相検出器１１で
はまず連続する２点のデータに対して演算を行う。即ち
Ｄフリップフロップ回路１１ａで第１点をラッチ出力
し、このデータと続く第２点のデータを演算回路１１ｃ
に供給する。そして、演算回路１１ｃの出力については
データ変化検出部１２により立上りスロープにおける２
点のデータがＤフリップフロップ回路１１ｂでラッチさ
れた位相誤差信号とされる。従って、図６Ａの場合、位
相誤差信号としては（ａ＋ｂ）／２という値が得られ
る。なお，位相誤差検出には立下りスロープを用いても
良い。

【０００９】このようにして得られた位相誤差信号はＤ
／Ａ変換器１３でアナログ化された後、ループフィルタ
１４を介してＶＣＯ（電圧制御型発振器）１５に供給さ
れ、ＶＣＯ１５の出力として×４キャリアクロックが再
生される。

【００１０】ＰＬＬ動作としては、図６Ａのサンプル点
ａ，ｂに注目すると、例えは図７Ａのようにサンプリン
グクロックの位相が遅れると位相誤差信号（ａ＋ｂ）／
２の電位が上がり、ＶＣＯ１５の出力の位相を進める方
向に動作する。逆に、図示しないがサンプリングクロッ
クの位相が進むと、位相誤差信号の電位が下がり、ＶＣ
Ｏ１５の出力の位相を遅らせる方向に動作することにな
る。

【００１１】

【発明が解決しようとする課題】ここで、図６Ａ及び図
６Ｂのような位相状態でＰＬＬがロックしているとする
と、そのＱＰＳＫ信号から復調されたＩ信号、Ｑ信号の
アイパターンは図６Ｃのようになり、最良な開口状態が
得られる。ところが、ＶＣＯ１５の中心周波数がずれ
て、例えば図７Ａ及び図７Ｂのような位相状態でＰＬＬ
がロックしてしまっているとすると、Ｉ信号、Ｑ信号の
アイパターンは図７Ｃのようになり、開口状態が狭まっ
てしまう。

【００１２】このようにアイパターンの開口が狭まれ
ば、当然復調処理におけるエラーレートが悪化してしま
う。ここで、ロック時の位相誤差を小さくするためには
ＰＬＬのループゲインを大きくすることが考えられる
が、この場合ジッター成分の増大や引込み時間の増大と
いう問題が発生し、好ましくない。

【００１３】この発明はこのような問題を鑑みてなされ
たもので、ＰＬＬにおけるロック位相誤差を減少させる
とともに迅速なロック引込みを行うことができるＰＬＬ
回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明は、位相検出手
段と、ループフィルタと、電圧制御発振器を備えて構成
されるＰＬＬ回路において、位相検出手段は、入力デー
タから位相差情報を検出する位相誤差検出部と、順次ア
ップカウント若しくはダウンカウント、又はアップダウ
ンカウントを行う自走カウンタと、自走カウンタの出力
値をラッチすることができるラッチ回路と、固定の位相
誤差情報を発生する固定情報発生部と、位相誤差検出部
からの位相誤差情報と固定情報発生部からの固定の位相
誤差情報を選択的に出力するスイッチ部と、位相誤差検
出部からの位相誤差情報と、固定情報発生部からの固定
の位相誤差情報を加算して位相誤差信号とする演算回路
と、位相誤差検出部からの位相誤差情報に応じてスイッ
チ部及びラッチ回路を制御し、電圧制御発振器の中心周
波数が所定量以上ずれている場合には、自走カウンタに
よる計数値と固定情報発生部からの位相誤差情報が演算
回路において加算された位相誤差信号とされるように
し、電圧制御発振器の中心周波数が所定範囲内となった
ら、自走カウンタの出力をラッチ回路によってラッチさ
せ、そのラッチされた値と位相誤差検出部からの位相誤
差情報が演算回路において加算されて位相誤差信号とさ
れるように制御する制御手段とを備えて構成されること
を特徴とするＰＬＬ回路である。

【００１５】この発明では、固定の位相誤差情報は、位
相誤差がゼロとされる値である。

【００１６】この発明では、制御手段は、位相差情報を
微分して値を用いて位相誤差が所定範囲内にあるかどう
かを検出するようにしている。

【００１７】

【作用】電圧制御発振器の中心周波数が予め設定した所
定範囲よりずれている場合は、自走カウンタにより固定
の位相誤差情報に徐々にオフセット値を変化させながら
与えていくことにより、電圧制御発振器の中心周波数を
設定された所定範囲内に調整していくことができる。そ
して、以降はその調整された際の自走カウンタの値をラ
ッチしておき、入力データから検出された位相誤差情報
に加算して出力していけば、ロック位相の誤差のないロ
ック状態が得られる。

【００１８】

【実施例】以下、図１によりこの発明の実施例を説明す
る。なお、図１は前記図２において示したＱＰＳＫ復調
部に含まれる×ｎキャリア再生部３の回路ブロックを示
すものである。

【００１９】図１において、２１はＡ／Ｄ変換器２から
入力された信号について２点間データの演算により位相
誤差情報を得る位相検出器である。この位相検出器２１
は、図５で示したものと同様に、Ｄフリップフロップ回
路１１ａ、１１ｂ及び演算回路１１ｃから構成されてい
る。

【００２０】Ａ／Ｄ変換器２でディジタルデータ化され
た信号は、位相検出器２１に供給されると共に、データ
変化検出部２２に供給される。データ変化検出部２２
は、入力された信号のスロープ（例えば立上がりスロー
プ）を検出して位相検出器２１の出力を制御する。

【００２１】２３は位相検出器２１の出力を検出し、あ
らかじめなされている範囲設定に応じて制御信号を出力
する範囲設定制御部である。位相検出器２１の出力は、
入力ＰＳＫ信号と再生搬送波信号とのうなり成分とな
る。位相が合致すると、うなり成分が直流に近い周波数
になる。従って、範囲設定制御部２３は、位相検出器２
１の出力を微分し、この微分値が所定範囲内にあるかど
うかを検出する回路により実現できる。

【００２２】２４は自走カウンタである。自走カウンタ
２４は、ＶＣＯ３１に鋸歯状波（又は三角波）の制御信
号を与えるために、順次自走でカウントアップするアッ
プカウンタ（又はアップダウンするアップダウンカウン
タ）で構成される。なお、自走カウンタ２４として、ダ
ウンカウンタを用いても良い。自走カウンタ２４の出力
は、範囲設定制御部２３の制御により、ラッチ回路２５
にラッチされる。

【００２３】２６は固定の位相誤差情報としてセンター
データ（ロック位相ずれゼロの状態となる位相誤差情
報）を出力する固定情報発生部である。この固定情報発
生部２６からのセンターデータは、スイッチ回路２７の
Ｂ側端子に供給される。スイッチ回路２７のＡ側端子に
は、位相検出器２１の出力が供給される。このスイッチ
回路２７は、範囲設定制御部２３の制御により切り換え
られる。

【００２４】スイッチ回路２７の出力と、ラッチ回路２
５の出力とが加算回路２８に供給される。加算回路２８
により、ラッチ回路２５にラッチされた自走カウンタ２
４からのカウント値と、スイッチ回路２７を介して供給
された位相誤差情報とが加算され、これが位相誤差情報
として出力される。

【００２５】加算回路２８から得られた位相誤差信号は
Ｄ／Ａ変換器２９でアナログ化された後、ループフィル
タ３０を介してＶＣＯ（電圧制御発振器）３１に供給さ
れる。ＶＣＯ３１の出力は搬送波周波数の４倍のクロッ
クとされ、Ａ／Ｄ変換器２０に供給されている。これに
より、前記図４と同様に、ＰＬＬによるクロック再生回
路が構成されている。

【００２６】この×Ｎキャリア再生部３における動作を
説明する。いま、前記図６の状態でＰＬＬがロックすべ
きものであるところ、ＶＣＯ３１の中心周波数がずれて
おり、図７の状態でロックしてしまっているとする。位
相検出器２１の出力に対してある許容範囲の設定がなさ
れている範囲設定制御部２３は、このようなロック位相
誤差状態を検出すると、スイッチ回路２７をＢ端子に接
続する。これにより、加算回路２８には、固定情報発生
部２６からセンターデータが供給される。

【００２７】自走カウンタ２４は、順次アップ又はアッ
プダウンカウントを行う。加算回路２８では固定情報発
生部２６からのセンターデータに自走カウンタ２４のカ
ウント値がオフセットとして加算される。この加算回路
２８の出力がＤ／Ａ変換器２９でアナログ信号に変換さ
れ、ループフィルタ３０を介して、制御信号としてＶＣ
Ｏ３１に供給される。自走カウンタ２４は順次アップ又
はアップダウンカウントしているので、ＶＣＯ３１に
は、鋸歯状波又は三角波の制御信号が供給されることに
なる。これにより、ＶＣＯ３１の出力は、低い周波数か
ら高い周波数に徐々に推移していく。

【００２８】この時、位相検出器２１の出力は、図８Ｂ
に示すように、入力ＰＳＫ信号と再生搬送波信号とのう
なり成分となる。このうなり成分が直流に近い周波数に
なれば、その時のＶＣＯ３１の発振周波数が中心周波数
付近となる。ＶＣＯ３１への制御信号が図８Ａに示すよ
うに徐々に上昇していき、ＶＣＯ３１の発振周波数は徐
々に推移し、入力ＰＳＫ信号に近づいていく。位相検出
器２１による位相誤差情報の値が許容範囲内に入ったこ
とが検出されると、範囲設定制御部２３はその時点でラ
ッチ回路２５を制御してカウント値をラッチさせ、同時
にスイッチ回路２７をＡ端子に切り換え、通常のＰＬＬ
を構成させる。

【００２９】以降、位相検出器２１の出力である位相誤
差情報に対して、ラッチされたカウント値がオフセット
として加算回路２８で加算され、位相誤差信号として出
力されることになる。つまり、この時点でＶＣＯの中心
周波数のずれによるロック位相の誤差は解消されること
になる。

【００３０】再び、位相検出器２１の出力である位相誤
差情報が設定範囲外にあったときは、固定情報発生部２
６と自走カウンタ２４のカウント値からの位相誤差信号
が出力されるように切り換えられ、位相検出器２１の出
力である位相誤差情報が設定範囲となるまで継続され
る。

【００３１】以上の動作により、ＰＬＬは最適位相でし
かも迅速にロックされるように自動的に調整されること
になる。つまり、位相誤差が大きいときは、固定情報発
生部２６のセンターデータ及び自走カウンタ２４の出力
値による位相誤差信号を用いて位相誤差を所定範囲内に
強制的に収束させ、その後は位相検出器２１をループに
引き入れてＰＬＬ通常動作を行わせることにより、特に
ループゲインを大きく設定して応答性を上げなくとも位
相誤差は減少でき、また、逆にループゲインを小さく設
定しなくとも迅速なクロック立上げが可能となる。

【００３２】なお、実施例では図２における×Ｎキャリ
ア再生部３にこの発明を採用した例をあげたが、×Ｎク
ロック再生部８にも同様にこの発明を採用できる。ま
た、このようなＱＰＳＫ復調部におけるＰＬＬ回路に限
らず、他にも各種ＰＬＬ回路に採用できる。例えばハイ
ビジョン伝送方式であるＭＵＳＥ方式におけるサンプル
値伝送の復調用クロック再生回路に採用されるＰＬＬ回
路としても有効である。

【００３３】

【発明の効果】以上説明したようにこの発明のＰＬＬ回
路は、電圧制御発振器の中心周波数が予め設定された所
定範囲内よりずれている場合は、固定の位相誤差情報
に、自走カウンタを用いてオフセット値を与えていくこ
とにより中心周波数が設定された所定範囲内に調整され
るようにし、所定範囲内となったら、以降、その時点の
オフセット値を、入力データから検出された位相誤差情
報に加算して出力するようにしたため、ループゲインの
調整等を行わなくとも最適位相でロックされ、しかもロ
ック立ち上げが迅速化されるという効果がある。これに
より、ＱＰＳＫ復調処理系のクロック再生部として採用
された際には、復調データのエラーレートの向上を促す
ことができる。

【図面の簡単な説明】

【図１】この発明のＰＬＬ回路の実施例のブロック図で
ある。

【図２】ＱＰＳＫ復調部のブロック図である。

【図３】Ｉ信号、Ｑ信号のアイパターンの説明図であ
る。

【図４】従来のクロック再生回路のブロック図である。

【図５】位相誤差検出部のブロック図である。

【図６】位相誤差検出部のＰＬＬロック状態の説明図で
ある。

【図７】クロック再生回路のＰＬＬロック状態の説明図
である。

【図８】この発明のＰＬＬ回路の実施例の説明図であ
る。

【符号の説明】

２ Ａ／Ｄ変換器 ３ ×Ｎキャリア再生部 ８ ×Ｎクロック再生部 ２１ 位相検出部 ２２ データ変化検出部 ２３ 範囲設定制御部 ２４ 自走カウンタ ２５ ラッチ回路 ２６ 固定位相情報発生部 ２７ スイッチ回路 ２８ 加算回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/38 27/227 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｋ 9297−5Ｋ Ｈ０４Ｌ 27/00 Ｈ 9297−5Ｋ 27/22 Ｂ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 位相検出手段と、ループフィルタと、電
   圧制御発振器を備えて構成されるＰＬＬ回路において、 上記位相検出手段は、 入力データから位相差情報を検出する位相誤差検出部
   と、 順次アップカウント若しくはダウンカウント、又はアッ
   プダウンカウントを行う自走カウンタと、 上記自走カウンタの出力値をラッチすることができるラ
   ッチ回路と、 固定の位相誤差情報を発生する固定情報発生部と、 上記位相誤差検出部からの位相誤差情報と上記固定情報
   発生部からの固定の位相誤差情報を選択的に出力するス
   イッチ部と、 上記位相誤差検出部からの位相誤差情報と、上記固定情
   報発生部からの固定の位相誤差情報を加算して位相誤差
   信号とする演算回路と、 上記位相誤差検出部からの位相誤差情報に応じて上記ス
   イッチ部及び上記ラッチ回路を制御し、上記電圧制御発
   振器の中心周波数が所定量以上ずれている場合には、上
   記自走カウンタによる計数値と上記固定情報発生部から
   の位相誤差情報が上記演算回路において加算された位相
   誤差信号とされるようにし、上記電圧制御発振器の中心
   周波数が所定範囲内となったら、上記自走カウンタの出
   力を上記ラッチ回路によってラッチさせ、そのラッチさ
   れた値と上記位相誤差検出部からの位相誤差情報が上記
   演算回路において加算されて位相誤差信号とされるよう
   に制御する制御手段と、 を備えて構成されることを特徴とするＰＬＬ回路。
2. 【請求項２】 上記固定の位相誤差情報は、位相誤差が
   ゼロとされる値であることを特徴とする請求項１記載の
   ＰＬＬ回路。
3. 【請求項３】 上記制御手段は、上記位相差情報を微分
   した値を用いて位相誤差が所定の範囲内にあるかどうか
   を検出するようにした請求項１記載のＰＬＬ回路。