JPH0618033B2 - デイスクと中央演算処理装置との間でデータを転送するための方法および装置 - Google Patents
デイスクと中央演算処理装置との間でデータを転送するための方法および装置Info
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- JPH0618033B2 JPH0618033B2 JP60287636A JP28763685A JPH0618033B2 JP H0618033 B2 JPH0618033 B2 JP H0618033B2 JP 60287636 A JP60287636 A JP 60287636A JP 28763685 A JP28763685 A JP 28763685A JP H0618033 B2 JPH0618033 B2 JP H0618033B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
Description
【発明の詳細な説明】 発明の分野 この発明は、一般に、ディスクと中央演算処理装置（Ｃ
ＰＵ）との間でデータを転送するための方法および装置
に関し、特に、ディスクと、トグルデュアルヘッダおよ
びデュアルデータバッファを含むＣＰＵとの間でデータ
を転送するための方法および装置に関するものである。
ＰＵ）との間でデータを転送するための方法および装置
に関し、特に、ディスクと、トグルデュアルヘッダおよ
びデュアルデータバッファを含むＣＰＵとの間でデータ
を転送するための方法および装置に関するものである。
先行技術の説明 ディスク上に記憶されるデータは、典型的に、複数の同
軸トラックに位置する複数のアドレス可能なセクタに記
憶される。
軸トラックに位置する複数のアドレス可能なセクタに記
憶される。
従来の態様では、データをディスクへ、またはデータを
ディスクから転送するために、ＣＰＵは、ヘッダをディ
スク制御装置（ＤＣ）へ転送する。ヘッダは、ディスク
上のアドレスすなわち記憶位置を含む、セクタに関する
情報を含む。ヘッダを受けた後、ディスク制御装置は、
セクタをアクセスし、かつＣＰＵまたは中間データバッ
ファとディスクとの間でデータを転送する。
ディスクから転送するために、ＣＰＵは、ヘッダをディ
スク制御装置（ＤＣ）へ転送する。ヘッダは、ディスク
上のアドレスすなわち記憶位置を含む、セクタに関する
情報を含む。ヘッダを受けた後、ディスク制御装置は、
セクタをアクセスし、かつＣＰＵまたは中間データバッ
ファとディスクとの間でデータを転送する。
ディスク上のセクタからデータをアクセスして読取り、
またはセクタへデータを転送する際に含まれる各ステッ
プは時間がかかる。ディスクへ、またはディスクから転
送されるデータが、誤り検出処理および誤り訂正処理を
受けると、さらに時間が必要である。
またはセクタへデータを転送する際に含まれる各ステッ
プは時間がかかる。ディスクへ、またはディスクから転
送されるデータが、誤り検出処理および誤り訂正処理を
受けると、さらに時間が必要である。
比較的簡単なディスク記憶システムでは、セクタをアド
レスし、アドレス回路を安定させ、ディスク上のセクタ
からデータを検索またはセクタへデータを転送し、かつ
データの誤りをチェックするのに必要な時間のために、
一般に、ディスクの１回転内に物理的に隣接するセクタ
をアクセスすることができない。
レスし、アドレス回路を安定させ、ディスク上のセクタ
からデータを検索またはセクタへデータを転送し、かつ
データの誤りをチェックするのに必要な時間のために、
一般に、ディスクの１回転内に物理的に隣接するセクタ
をアクセスすることができない。
ディスク上の物理的に隣接するセクタを、ディスクの１
回転内にアクセスすることが可能な装置が提案されてい
る。しかしながら、それらは、一般に何らかの理由で不
満足である。たとえば、そのような先行の公知の装置で
は、トラックの全セクタは、単にトラックをアドレスす
ることによって、かつトラック上の指標を検出してセク
タの読取りを開始することによって読取られる。この装
置では、ヘッダ情報は使用されず、それゆえに、セクタ
をアドレスする回路をセットアップしかつ安定させるた
めの時間は必要でない。しかしながら、セクタは個々に
アドレスされないので、誤り検出および訂正のような、
従来のデータ処理は、一般に不可能であるか、または非
実用的である。
回転内にアクセスすることが可能な装置が提案されてい
る。しかしながら、それらは、一般に何らかの理由で不
満足である。たとえば、そのような先行の公知の装置で
は、トラックの全セクタは、単にトラックをアドレスす
ることによって、かつトラック上の指標を検出してセク
タの読取りを開始することによって読取られる。この装
置では、ヘッダ情報は使用されず、それゆえに、セクタ
をアドレスする回路をセットアップしかつ安定させるた
めの時間は必要でない。しかしながら、セクタは個々に
アドレスされないので、誤り検出および訂正のような、
従来のデータ処理は、一般に不可能であるか、または非
実用的である。
他の先行の公知の装置では、複数のトグルしないヘッダ
バッファおよびデータバッファが、トラックの連続する
セクタを個々にアドレスするために使用された。しかし
ながら、この装置では、ディスク制御装置をディスクお
よびＣＰＵ動作と同期させるために、新たな制御ライン
が必要となり、また新たなトラッキング情報を処理する
ことが必要であった。
バッファおよびデータバッファが、トラックの連続する
セクタを個々にアドレスするために使用された。しかし
ながら、この装置では、ディスク制御装置をディスクお
よびＣＰＵ動作と同期させるために、新たな制御ライン
が必要となり、また新たなトラッキング情報を処理する
ことが必要であった。
発明の概要 前述の説に鑑み、この発明の主たる目的は、ディスク
と、複数のトグルヘッダバッファおよびトグルデータバ
ッファＡおよびＢを含むＣＰＵとの間で、データを転送
するための方法および装置を提供することである。
と、複数のトグルヘッダバッファおよびトグルデータバ
ッファＡおよびＢを含むＣＰＵとの間で、データを転送
するための方法および装置を提供することである。
装置の動作の１つの例では、データは、ヘッダバッファ
Ａのヘッダの制御下で、ディスク上のセクタとデータバ
ッファＡとの間で転送される。データバッファＡのデー
タが、データバッファＡとＣＰＵとの間で転送されてい
る間、データは、ヘッダバッファＢのヘッダの制御下
で、ディスク上の物理的に隣接するセクタとデータバッ
ファＢとの間で転送される。
Ａのヘッダの制御下で、ディスク上のセクタとデータバ
ッファＡとの間で転送される。データバッファＡのデー
タが、データバッファＡとＣＰＵとの間で転送されてい
る間、データは、ヘッダバッファＢのヘッダの制御下
で、ディスク上の物理的に隣接するセクタとデータバッ
ファＢとの間で転送される。
この発明の新規の特徴は、データバッファとＣＰＵとの
間でデータバッファの内容が転送される速度が、ディス
ク上の物理的に隣接するセクタとデータバッファとの間
でデータが転送される速度よりかなり高い速度であると
いうことである。
間でデータバッファの内容が転送される速度が、ディス
ク上の物理的に隣接するセクタとデータバッファとの間
でデータが転送される速度よりかなり高い速度であると
いうことである。
与えられた例では、データバッファＡへの、またはデー
タバッファＡからのデータの転送が完了すると、ヘッダ
バッファＡは新しいヘッダを自由に受入れる。ディスク
とデータバッファＢとの間の転送が完了する前に、その
転送をすっかり完了することによって、ＣＰＵが、ディ
スク上の隣接するセクタに関するヘッダ情報をヘッダバ
ッファＡへ転送し、ＣＰＵへまたはＣＰＵから転送され
たデータの誤りもチェックし、ＲＥＡＤまたはＷＲＩＴ
Ｅ指令をディスク制御装置へ出し、かつアドレスされた
セクタがディスク読取ヘッダを通る前にアクセス回路を
安定させるのに十分な時間が残っている。その後、ディ
スクとデータバッファＢとの間でデータの転送が完了す
ると、ヘッダバッファおよびデータバッファＡおよびＢ
がトグルされ、データバッファＢとＣＰＵとの間で、お
よびディスク上の隣接するセクタとデータバッファＡと
の間で、データの転送を開始する。
タバッファＡからのデータの転送が完了すると、ヘッダ
バッファＡは新しいヘッダを自由に受入れる。ディスク
とデータバッファＢとの間の転送が完了する前に、その
転送をすっかり完了することによって、ＣＰＵが、ディ
スク上の隣接するセクタに関するヘッダ情報をヘッダバ
ッファＡへ転送し、ＣＰＵへまたはＣＰＵから転送され
たデータの誤りもチェックし、ＲＥＡＤまたはＷＲＩＴ
Ｅ指令をディスク制御装置へ出し、かつアドレスされた
セクタがディスク読取ヘッダを通る前にアクセス回路を
安定させるのに十分な時間が残っている。その後、ディ
スクとデータバッファＢとの間でデータの転送が完了す
ると、ヘッダバッファおよびデータバッファＡおよびＢ
がトグルされ、データバッファＢとＣＰＵとの間で、お
よびディスク上の隣接するセクタとデータバッファＡと
の間で、データの転送を開始する。
より特定的に言えば、ＣＰＵとデータバッファとの間の
データの転送の速度は、ディスクの１回転内に、全セク
タからの読出し、またはディスクから全セクタへの書込
みができるように、ディスクとデータバッファとの間で
のデータの転送の速度とは十分異なる。
データの転送の速度は、ディスクの１回転内に、全セク
タからの読出し、またはディスクから全セクタへの書込
みができるように、ディスクとデータバッファとの間で
のデータの転送の速度とは十分異なる。
この発明の上記および他の目的、特徴、および利点は、
添付の図面の次の詳細な説明から明らかとなろう。
添付の図面の次の詳細な説明から明らかとなろう。
好ましい実施例の詳細な説明 第１図を参照すると、この発明に従って、データ転送装
置が設けられ、一般に１として示される。装置１では、
ＣＰＵ２、一般に３として示されるヘッダバッファＡ、
一般に４として示されるヘッダバッファＢ、一般に５と
して示されるデータバッファＡ、一般に６として示され
るデータバッファＢ、ディスクデータ制御装置７、ディ
スク８、および１組のインバータ９および１０が設けら
れる。
置が設けられ、一般に１として示される。装置１では、
ＣＰＵ２、一般に３として示されるヘッダバッファＡ、
一般に４として示されるヘッダバッファＢ、一般に５と
して示されるデータバッファＡ、一般に６として示され
るデータバッファＢ、ディスクデータ制御装置７、ディ
スク８、および１組のインバータ９および１０が設けら
れる。
ＣＰＵ２は、トグル信号ライン１５によって、ヘッダバ
ッファ３およびデータバッファ５、ならびにインバータ
９および１０の入力へ結合され、３本の線からなる制御
信号バスおよびＮ本の線（２Ｎはバッファの大きさと等
しいか、またはバッファの大きさよりも大きい）からな
るアドレスバス１７によってヘッダおよびデータバッフ
ァ３−６へ結合され、Ｎ本の線からなるデータバス１８
によってヘッダバッファ３および４へ結合され、かつ１
６本の線からなるデータバス１９によってデータバッフ
ァ５および６へ結合される。インバータ９および１０の
出力は、１５′として示されるトグル信号ラインによっ
て、ヘッダバッファ４およびデータバッファ５へ結合さ
れる。
ッファ３およびデータバッファ５、ならびにインバータ
９および１０の入力へ結合され、３本の線からなる制御
信号バスおよびＮ本の線（２Ｎはバッファの大きさと等
しいか、またはバッファの大きさよりも大きい）からな
るアドレスバス１７によってヘッダおよびデータバッフ
ァ３−６へ結合され、Ｎ本の線からなるデータバス１８
によってヘッダバッファ３および４へ結合され、かつ１
６本の線からなるデータバス１９によってデータバッフ
ァ５および６へ結合される。インバータ９および１０の
出力は、１５′として示されるトグル信号ラインによっ
て、ヘッダバッファ４およびデータバッファ５へ結合さ
れる。
ディスクデータ制御装置７は、ステータスバス２０およ
びコマンド信号バス２１によってＣＰＵへ結合され、３
本の線からなる制御信号バス３０およびＮ本の線からな
るアドレスバス３１によってヘッダバッファ３および４
へ結合され、３本の線からなる制御信号バス３２および
Ｎ本の線からなるアドレス信号バス３３によってデータ
バッファ５および６へ結合され、１６本の線からなるデ
ータバス３４によってヘッダおよびデータバッファ３−
６へ結合され、かつＮ本の線からなるデータバス３５に
よってディスク８へ結合される。
びコマンド信号バス２１によってＣＰＵへ結合され、３
本の線からなる制御信号バス３０およびＮ本の線からな
るアドレスバス３１によってヘッダバッファ３および４
へ結合され、３本の線からなる制御信号バス３２および
Ｎ本の線からなるアドレス信号バス３３によってデータ
バッファ５および６へ結合され、１６本の線からなるデ
ータバス３４によってヘッダおよびデータバッファ３−
６へ結合され、かつＮ本の線からなるデータバス３５に
よってディスク８へ結合される。
第２図を参照すると、各バッファ３−６には、ランダム
アクセスメモリ（ＲＡＭ）４０、および複数のマルチプ
レクサ４１、４２、および４３が設けられる。
アクセスメモリ（ＲＡＭ）４０、および複数のマルチプ
レクサ４１、４２、および４３が設けられる。
ＲＡＭ４０の大きさ、およびＲＡＭをアドレスするのに
必要なアドレスラインの数は、ＲＡＭがヘッダバッファ
３および４に位置するか、データバッファ５および６に
位置するかによって決まる。実際には、ＲＡＭがデータ
バッファ５および６にあるときより、ヘッダバッファ３
および４にあるときの方が、ＲＡＭ４０の大きさは小さ
く、かつアドレスラインの数は少ない。
必要なアドレスラインの数は、ＲＡＭがヘッダバッファ
３および４に位置するか、データバッファ５および６に
位置するかによって決まる。実際には、ＲＡＭがデータ
バッファ５および６にあるときより、ヘッダバッファ３
および４にあるときの方が、ＲＡＭ４０の大きさは小さ
く、かつアドレスラインの数は少ない。
各マルチプレクサ４１−４３には、複数のポート０、
１、およびＳ、および制御信号ポートＣが設けられる。
１、およびＳ、および制御信号ポートＣが設けられる。
マルチプレクサ４１では、ポート０がデータバス３４へ
結合される。ポート１は、ＲＡＭ４０がヘッダバッファ
３および４にあるか、ヘッダバッファ５および６にある
かによって、それぞれデータバス１８または１９へ結合
される。ポートＳは、データバス４５によってＲＡＭ４
０へ結合される。ポートＣは、ＲＡＭ４０がヘッダバッ
ファ３およびデータバッファ５にあるか、ヘッダバッフ
ァ４およびデータバッファ６にあるかによって、それぞ
れトグル信号ライン１５または１５′へ結合される。
結合される。ポート１は、ＲＡＭ４０がヘッダバッファ
３および４にあるか、ヘッダバッファ５および６にある
かによって、それぞれデータバス１８または１９へ結合
される。ポートＳは、データバス４５によってＲＡＭ４
０へ結合される。ポートＣは、ＲＡＭ４０がヘッダバッ
ファ３およびデータバッファ５にあるか、ヘッダバッフ
ァ４およびデータバッファ６にあるかによって、それぞ
れトグル信号ライン１５または１５′へ結合される。
マルチプレクサ４２では、ポート０は、ＲＡＭ４０がヘ
ッダバッファ３および４であるか、データバッファ５お
よび６にあるかによって、それぞれ制御信号バス３０ま
たは３２へ結合される。ポート１は制御信号バス１６へ
結合される。ポートＳは、制御バス４６によってＲＡＭ
４０へ結合される。ポートＣは、ＲＡＭ４０がヘッダバ
ッファ３およびデータバッファ５にあるか、ヘッダバッ
ファ４およびデータバッファ６にあるかによって、それ
ぞれトグル信号ライン１５または１５′へ結合される。
ッダバッファ３および４であるか、データバッファ５お
よび６にあるかによって、それぞれ制御信号バス３０ま
たは３２へ結合される。ポート１は制御信号バス１６へ
結合される。ポートＳは、制御バス４６によってＲＡＭ
４０へ結合される。ポートＣは、ＲＡＭ４０がヘッダバ
ッファ３およびデータバッファ５にあるか、ヘッダバッ
ファ４およびデータバッファ６にあるかによって、それ
ぞれトグル信号ライン１５または１５′へ結合される。
マルチプレクサ４３では、ポート０は、ＲＡＭ４０がヘ
ッダバッファ３および４にあるか、データバッファ５お
よび６にあるかによって、それぞれアドレスバス３１ま
たは３３へ結合される。ポート１は、制御バス１６へ結
合される。ポートＳは、アドレスバス４７によってＲＡ
Ｍ４０へ結合される。ポートＣは、ＲＡＭ４０がヘッダ
バッファ３およびデータバッファ５にあるか、ヘッダバ
ッファ４およびデータバッファ６にあるかによって、そ
れぞれトグル信号ライン１５および１５′へ結合され
る。
ッダバッファ３および４にあるか、データバッファ５お
よび６にあるかによって、それぞれアドレスバス３１ま
たは３３へ結合される。ポート１は、制御バス１６へ結
合される。ポートＳは、アドレスバス４７によってＲＡ
Ｍ４０へ結合される。ポートＣは、ＲＡＭ４０がヘッダ
バッファ３およびデータバッファ５にあるか、ヘッダバ
ッファ４およびデータバッファ６にあるかによって、そ
れぞれトグル信号ライン１５および１５′へ結合され
る。
第２図の装置の動作において、論理０がマルチプレクサ
４１、４２、および４３のポートＣへ与えられると、バ
ッファＲＡＭ４０は、ディスクデータ制御装置７の制御
バス、アドレスバス、およびデータバスへ結合される。
他方、論理１がマルチプレクサ４１、４２、および４３
の制御ポートＣに与えられると、バツファＲＡＭ４０
は、ＣＰＵ２の制御バス、アドレスバス、およびデータ
バスへ結合される。
４１、４２、および４３のポートＣへ与えられると、バ
ッファＲＡＭ４０は、ディスクデータ制御装置７の制御
バス、アドレスバス、およびデータバスへ結合される。
他方、論理１がマルチプレクサ４１、４２、および４３
の制御ポートＣに与えられると、バツファＲＡＭ４０
は、ＣＰＵ２の制御バス、アドレスバス、およびデータ
バスへ結合される。
前述の説明に鑑み、かつインバータ９および１０の存在
により、以下のことが理解できるであろう。すなわち、
ヘッダバッファＡおよびデータバッファＡが、ディスク
データ制御装置７の制御バス、アドレスバスおよびデー
タバスへ結合されるときにはいつも、ヘッダバッファＢ
およびデータバッファＢは、ＣＰＵ２の制御バス、アド
レスバスおよびデータバスに結合される。逆も同様であ
る。
により、以下のことが理解できるであろう。すなわち、
ヘッダバッファＡおよびデータバッファＡが、ディスク
データ制御装置７の制御バス、アドレスバスおよびデー
タバスへ結合されるときにはいつも、ヘッダバッファＢ
およびデータバッファＢは、ＣＰＵ２の制御バス、アド
レスバスおよびデータバスに結合される。逆も同様であ
る。
第２図の装置の動作の前述の説明とともに、第１図の装
置１の動作を、ディスクからＣＰＵへのデータの転送に
関して説明する。この際、ＣＰＵからディスクへのデー
タの転送は、同じ処理を伴うが、ただ方向は逆であるこ
とが理解されているものとする。以下の説明では、ＣＰ
Ｕ２およびディスクデータ制御装置７が特定のバッファ
へ結合すると述べた場合、それは、ＣＰＵ２およびディ
スクデータ制御装置７の制御バス、アドレスバス、およ
びデータバスをバッファへ結合することを意味するもの
とする。
置１の動作を、ディスクからＣＰＵへのデータの転送に
関して説明する。この際、ＣＰＵからディスクへのデー
タの転送は、同じ処理を伴うが、ただ方向は逆であるこ
とが理解されているものとする。以下の説明では、ＣＰ
Ｕ２およびディスクデータ制御装置７が特定のバッファ
へ結合すると述べた場合、それは、ＣＰＵ２およびディ
スクデータ制御装置７の制御バス、アドレスバス、およ
びデータバスをバッファへ結合することを意味するもの
とする。
第１セクタの内容をディスク８からデータバッファＡへ
転送しようとする場合を考えると、ＣＰＵ２は、論理１
をトグル信号ライン１５上へ与える。トグル信号ライン
１５上に論理１があると、ヘッダバッファＡおよびデー
タバッファＡはＣＰＵ２へ結合され、ヘッダバッファＢ
およびデータバッファＢはディスクデータ制御装置へ結
合される。ヘッダバッファＡおよびデータバッファＡが
ＣＰＵ２へ結合されると、ＣＰＵ２はディスク８上の第
１セクタのヘッダをヘッダバッファＡへ転送し、次にト
グル信号ライン１５上へ論理０を与えることによってバ
ッファをトグルさせ、かつＲＥＡＤ指令をライン２１上
のディスク制御装置７へ送る。トグル信号ライン１５上
に論理０があると、ヘッダバッファＡおよびデータバッ
ファＡがディスクデータ制御装置７へ接続される一方、
ヘッダバッファＢおよびデータバッファＢはＣＰＵ２へ
接続される。
転送しようとする場合を考えると、ＣＰＵ２は、論理１
をトグル信号ライン１５上へ与える。トグル信号ライン
１５上に論理１があると、ヘッダバッファＡおよびデー
タバッファＡはＣＰＵ２へ結合され、ヘッダバッファＢ
およびデータバッファＢはディスクデータ制御装置へ結
合される。ヘッダバッファＡおよびデータバッファＡが
ＣＰＵ２へ結合されると、ＣＰＵ２はディスク８上の第
１セクタのヘッダをヘッダバッファＡへ転送し、次にト
グル信号ライン１５上へ論理０を与えることによってバ
ッファをトグルさせ、かつＲＥＡＤ指令をライン２１上
のディスク制御装置７へ送る。トグル信号ライン１５上
に論理０があると、ヘッダバッファＡおよびデータバッ
ファＡがディスクデータ制御装置７へ接続される一方、
ヘッダバッファＢおよびデータバッファＢはＣＰＵ２へ
接続される。
ヘッダバッファＡがディスクデータ制御装置７へ結合さ
れ、かつＲＥＡＤ指令の制御下にあると、第１セクタの
内容は、ディスク８からデータバッファＡへ転送され
る。ディスク８上の第１セクタの内容がデータバッファ
Ａへ転送されている時間中、ＣＰＵ２は、ヘッダバッフ
ァＢへ接続されているが、物理的に隣接する第２セクタ
のヘッダをヘッダバッファＢへ転送する。ディスク８か
らデータバッファＡへの第１セクタの内容の転送が完了
すると、ＣＰＵ２は論理１をトグル信号ライン１５上へ
与え、ヘッダバッファおよびデータバッファをトグルさ
せ、かつ他のＲＥＡＤ指令をディスク制御装置７へ送
る。ヘッダバッファＡおよデータバッファＡがＣＰＵに
結合され、かつヘッダバッファＢおよびデータバッファ
Ｂがディスクデータ制御装置７へ結合されると、データ
バッファＡの内容がＣＰＵ２へ転送される一方、ディス
ク８上の第２セクタの内容が、ＲＥＡＤ指令の制御の下
で、データバッファＢへ転送される。
れ、かつＲＥＡＤ指令の制御下にあると、第１セクタの
内容は、ディスク８からデータバッファＡへ転送され
る。ディスク８上の第１セクタの内容がデータバッファ
Ａへ転送されている時間中、ＣＰＵ２は、ヘッダバッフ
ァＢへ接続されているが、物理的に隣接する第２セクタ
のヘッダをヘッダバッファＢへ転送する。ディスク８か
らデータバッファＡへの第１セクタの内容の転送が完了
すると、ＣＰＵ２は論理１をトグル信号ライン１５上へ
与え、ヘッダバッファおよびデータバッファをトグルさ
せ、かつ他のＲＥＡＤ指令をディスク制御装置７へ送
る。ヘッダバッファＡおよデータバッファＡがＣＰＵに
結合され、かつヘッダバッファＢおよびデータバッファ
Ｂがディスクデータ制御装置７へ結合されると、データ
バッファＡの内容がＣＰＵ２へ転送される一方、ディス
ク８上の第２セクタの内容が、ＲＥＡＤ指令の制御の下
で、データバッファＢへ転送される。
この発明の重要な特徴は、データバッファの内容のＣＰ
Ｕ２への転送は、ディスク８上のセクタの内容のデータ
バッファへの転送よりも高い速度であるということであ
る。実際に、データバッファからＣＰＵ２へのデータの
転送の速度は、ＣＰＵ２が、転送されたデータに誤り検
出処理を受けさせることができるほど十分高く、（その
結果はステータスライン２１上に示される）、かつディ
スク８からデータバッファＢへのデータの転送が完了す
る前に、ＣＰＵが、新しいヘッダをヘッダバッファＡへ
転送することができるほど十分高い。これが生じると、
上で説明したように、ディスク８上のトラックの全セク
タは、ディスクの１回転内に、データバッファＡおよび
データバッファＢへ交互に転送されることが理解されよ
う。
Ｕ２への転送は、ディスク８上のセクタの内容のデータ
バッファへの転送よりも高い速度であるということであ
る。実際に、データバッファからＣＰＵ２へのデータの
転送の速度は、ＣＰＵ２が、転送されたデータに誤り検
出処理を受けさせることができるほど十分高く、（その
結果はステータスライン２１上に示される）、かつディ
スク８からデータバッファＢへのデータの転送が完了す
る前に、ＣＰＵが、新しいヘッダをヘッダバッファＡへ
転送することができるほど十分高い。これが生じると、
上で説明したように、ディスク８上のトラックの全セク
タは、ディスクの１回転内に、データバッファＡおよび
データバッファＢへ交互に転送されることが理解されよ
う。
この発明の好ましい実施例を説明してきたが、この発明
の精神および範囲から逸脱することなく、様々な変更を
加えてもよい。したがって、説明した実施例がこの発明
の実例とみなされ、かつこの発明の範囲が前掲の特許請
求の範囲によって定められるように意図している。
の精神および範囲から逸脱することなく、様々な変更を
加えてもよい。したがって、説明した実施例がこの発明
の実例とみなされ、かつこの発明の範囲が前掲の特許請
求の範囲によって定められるように意図している。
第１図は、この発明に従って、トグルヘッダバッファお
よびトグルデータバッファを含む装置のブロック図であ
る。 第２図は、第１図のヘッダバッファおよびデータバッフ
ァの１つのより詳細なブロック図である。 図において、１はデータ転送装置、２はＣＰＵ、３はヘ
ッダバッファＡ、４はヘッダバッファＢ、５はデータバ
ッファＡ、６はデータバッファＢ、７はディスクデータ
制御装置、８はディスク、９および１０はインバータ、
１５はトグル信号ライン、１６，３２，および４６は制
御バス、１７，３１，３３および４７はアドレスバス、
１８，１９，３４，３５および４５はデータバス、２０
はステータスバス、２１および３０はコマンドバス、４
０はＲＡＭ、４１，４２および４３はマルチプレクサ、
０，１，Ｓ，Ｃはポートである。
よびトグルデータバッファを含む装置のブロック図であ
る。 第２図は、第１図のヘッダバッファおよびデータバッフ
ァの１つのより詳細なブロック図である。 図において、１はデータ転送装置、２はＣＰＵ、３はヘ
ッダバッファＡ、４はヘッダバッファＢ、５はデータバ
ッファＡ、６はデータバッファＢ、７はディスクデータ
制御装置、８はディスク、９および１０はインバータ、
１５はトグル信号ライン、１６，３２，および４６は制
御バス、１７，３１，３３および４７はアドレスバス、
１８，１９，３４，３５および４５はデータバス、２０
はステータスバス、２１および３０はコマンドバス、４
０はＲＡＭ、４１，４２および４３はマルチプレクサ、
０，１，Ｓ，Ｃはポートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・シー・シエバナウ アメリカ合衆国、カリフオルニア州、バー クレイ ボイントン・アベニユー、418 (56)参考文献 特開 昭53−116050（ＪＰ，Ａ)
Claims (12)
- 【請求項１】ディスクと中央演算処理装置（ＣＰＵ）と
の間でデータを転送する方法であって、 ａ） 前記ディスク上の第１のセクタをアドレスするた
めの第１のヘッダを、前記ＣＰＵからヘッダバッファＡ
へ転送し、 ｂ） 前記ヘッダバッファＡ内の前記第１のヘッダによ
ってアドレスされた前記ディスク上の前記第１のセクタ
と、データバッファＡとの間で前記第１のデータを転送
し、 ｃ） 前記第１のデータが前記ディスク上の前記第１の
セクタと前記データバッファＡとの間で転送されている
間に、前記ディスク上の前記第１のセクタと物理的に隣
接した第２のセクタをアドレスするための第２のヘッダ
を、前記ＣＰＵからヘッダバッファＢへ転送し、 ｄ） 前記ディスク上の前記第１のセクタと前記データ
バッファＡとの間で前記第１のデータの前記転送が完了
した後、前記ヘッダバッファＢ内の前記第２のヘッダに
よってアドレスされた前記ディスク上の前記第２のセク
タと、データバッファＢとの間で第２のデータを転送
し、 ｅ） 前記ディスク上の前記第２のセクタと前記データ
バッファＢとの間で前記第２のデータの転送が完了する
前に、前記データバッファＡと前記ＣＰＵとの間で前記
第１のデータを転送し、かつ前記第１のデータの前記転
送を完了し、 ｆ） 前記データバッファＡと前記ＣＰＵとの間で前記
第１のデータの前記転送が完了した後、かつ前記ディス
ク上の前記第２のセクタと前記データバッファＢとの間
の前記第２のデータの前記転送が完了する前に、前記デ
ィスク上の前記第２のセクタと物理的に隣接した第３の
セクタをアドレスするための第３のヘッダを、前記ＣＰ
Ｕから前記ヘッダバッファＡへ転送し、 ｇ） 前記ディスク上の前記第２のセクタと前記データ
バッファＢとの間で前記第２のデータの前記転送が完了
した後、前記ヘッダバッファＡ内の前記第３のヘッダに
よってアドレスされた前記ディスク上の前記第３のセク
タと前記データバッファＡとの間で第３のデータを転送
し、 ｈ） 前記ディスク上の前記第３のセクタと前記データ
バッファＡとの間で前記第３のデータの前記転送が完了
する前に、前記データバッファＢと前記ＣＰＵとの間で
前記第２のデータを転送し、かつ前記第２のデータの前
記転送を完了し、 ｉ） 前記データバッファＢと前記ＣＰＵとの間で前記
第２のデータの前記転送が完了した後、かつ前記ディス
ク上の前記第３のセクタと前記データバッファＡとの間
で前記第３のデータの前記転送が完了する前に、前記デ
ィスク上の前記第３のセクタと物理的に隣接した第４の
セクタをアドレスするための第４のヘッダを、前記ＣＰ
Ｕから前記ヘッダバッファＢへ転送し、 ｊ） 前記ＣＰＵから前記ヘッダバッファＡおよびＢへ
転送される全ヘッダに対して、ステップｄ）ないしｉ）
を繰り返す 順次的ステップを含む方法。 - 【請求項２】前記セクタは物理的に隣接するセクタを含
み、かつ前記転送ステップのすべては前記ディスクの１
回転内に生じる、特許請求の範囲第１項記載の方法。 - 【請求項３】前記転送ステップは、データバッファと前
記ＣＰＵとの間での前記データの各転送後、前記ヘッダ
バッファならびにデータバッファＡおよびＢをトグルさ
せるステップを含む、特許請求の範囲第１項記載の方
法。 - 【請求項４】前記データバッファＡおよびＢへの、なら
びにデータバッファＡおよびＢからの前記転送ステップ
は、前記データが前記ディスクと前記データバッファと
の間で転送される速度よりも高い予め定められる速度
で、前記データを前記データバッファと前記ＣＰＵとの
間で転送するステップを含む、特許請求の範囲第１項記
載の方法。 - 【請求項５】前記予め定められる速度は、ＣＰＵがヘッ
ダをヘッダバッファへ転送し、データバッファとＣＰＵ
との間で転送されたデータの誤りをチェックし、かつデ
ィスクの現回転内に、前記ディスク上の物理的に隣接す
る次のセクタとデータバッファとの間でデータの転送を
開始するために、前記ヘッダバッファおよびデータバッ
ファをトグルさせることができる、そのような速度であ
る、特許請求の範囲第４項記載の方法。 - 【請求項６】前記トグルステップは、前記ヘッダバッフ
ァＡを前記ＣＰＵからディスク制御装置へ、および前記
ヘッダバッファＢを前記ディスク制御装置から前記ＣＰ
Ｕへ切換える一方、同時に、前記データバッファＡを前
記ＣＰＵから前記ディスク制御装置へ、および前記デー
タバッファＢを前記ディスク制御装置から前記ＣＰＵへ
切換え、つづいてその逆を行なうステップを含む、特許
請求の範囲第３項記載の方法。 - 【請求項７】ディスクと中央演算処理装置（ＣＰＵ）と
の間でデータを転送する装置であって、 ａ） 前記ディスク上の第１のセクタをアドレスするた
めの第１のヘッダを、前記ＣＰＵからヘッダバッファＡ
へ転送するための手段、 ｂ） 前記ヘッダバッファＡ内の前記第１のヘッダによ
ってアドレスされた前記ディスク上の前記第１のセクタ
と、データバッファＡとの間で第１のデータを転送する
ための手段、 ｃ） 前記第１のデータが前記第１のセクタと前記デー
タバッファＡとの間で転送されている間に、前記ディス
ク上の前記第１のセクタと物理的に隣接する第２のセク
タをアドレスするための第２のヘッダを、前記ＣＰＵか
らヘッダバッファＢへ転送する手段、 ｄ） 前記第１のセクタと前記データバッファとの間で
前記第１のデータの転送が完了した後、前記ヘッダバッ
ファＢ内の前記第２のヘッダによってアドレスされた前
記ディスク上の前記第２のセクタとデータバッファＢと
の間で第２のデータを転送するための手段、 ｅ） 前記第２のセクタと前記データバッファＢとの間
で前記第２のデータの転送が完了する前に、前記データ
バッファＡと前記ＣＰＵとの間で前記第１のデータを転
送し、かつ前記第１のデータの前記転送を完了する手
段、 ｆ） 前記データバッファＡと前記ＣＰＵとの間で前記
第１のデータの前記転送が完了した後、かつ前記第２の
セクタと前記データバッファＢとの間の前記第２のデー
タの前記転送が完了する前に、前記ディスク上の前記第
２のセクタと物理的に隣接する第３のセクタをアドレス
するための第３のヘッダを、前記ＣＰＵから前記ヘッダ
バッファＡへ転送するための手段、 ｇ） 前記ディスク上の前記第２のセクタと前記データ
バッファＢとの間で前記第２のデータの前記転送が完了
した後、前記ヘッダバッファＡ内の前記第３のヘッダに
よってアドレスされた前記ディスク上の前記第３のセク
タと、前記データバッファＡとの間で第３のデータを転
送するための手段、 ｈ） 前記ディスク上の前記第３のセクタと前記データ
バッファＡとの間で前記第３のデータの転送が完了する
前に、前記データバッファＢと前記ＣＰＵとの間で前記
第２のデータを転送し、かつ前記第２のデータの前記転
送を完了するための手段、 ｉ） 前記データバッファＢと前記ＣＰＵとの間で前記
第２のデータの前記転送が完了した後、かつ前記ディス
ク上の前記第３のセクタと前記データバッファＡとの間
で前記第３のデータの転送が完了する前に、前記ディス
ク上の前記第３のセクタと隣接する第４のセクタをアド
レスするための第４のヘッダを、前記ＣＰＵから前記ヘ
ッダバッファＢへ転送するための手段、および ｊ） 前記ＣＰＵから前記ヘッダバッファＡおよびＢへ
転送される全ヘッダに対して、転送動作ｄ）ないしｉ）
を繰り返すための手段、 を備えた装置。 - 【請求項８】前記セクタは、物理的に隣接するセクタを
含み、かつ前記転送手段は、前記ディスクの１回転内に
前記セクタのすべてを転送するための手段を含む、特許
請求の範囲第７項記載の装置。 - 【請求項９】前記転送手段は、データバッファと前記Ｃ
ＰＵとの間での前記データの各転送後、前記ヘッダなら
びにデータバッファＡおよびＢをトグルさせるための手
段を含む、特許請求の範囲第７項記載の装置。 - 【請求項１０】前記データバッファＡおよびＢへ、なら
びにデータバッファＡおよびＢからデータを転送するた
めの前記転送手段は、前記データが前記ディスクと前記
データバッファとの間で転送される速度よりも高い予め
定められた速度で、前記データバッファと前記ＣＰＵと
の間で前記データを転送するための手段を含む、特許請
求の範囲第７項記載の装置。 - 【請求項１１】前記予め定められる速度は、ＣＰＵがヘ
ッダをヘッダバッファへ転送し、データバッファとＣＰ
Ｕとの間で転送されたデータの誤りをチェックし、かつ
ディスクの現回転内に、前記ディスク上の隣接する次の
セクタとデータバッファとの間でデータの転送を開始す
るために前記ヘッダバッファおよびデータバッファをト
グルさせることができる、そのような速度である、特許
請求の範囲第１０項記載の装置。 - 【請求項１２】前記トグル手段は、前記ヘッダバッファ
Ａを前記ＣＰＵからディスク制御装置へ、および前記ヘ
ッダバッファＢを前記ディスク制御装置から前記ＣＰＵ
へ切換える一方、同時に、前記データバッファＡを前記
ＣＰＵから前記ディスク制御装置へ、および前記データ
バッファＢを前記ディスク制御装置から前記ＣＰＵへ切
換え、続いてその逆を行なうための手段を含む、特許請
求の範囲第９項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US684769 | 1984-12-20 | ||
| US06/684,769 US4667286A (en) | 1984-12-20 | 1984-12-20 | Method and apparatus for transferring data between a disk and a central processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161541A JPS61161541A (ja) | 1986-07-22 |
| JPH0618033B2 true JPH0618033B2 (ja) | 1994-03-09 |
Family
ID=24749497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287636A Expired - Lifetime JPH0618033B2 (ja) | 1984-12-20 | 1985-12-19 | デイスクと中央演算処理装置との間でデータを転送するための方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4667286A (ja) |
| EP (1) | EP0187027B1 (ja) |
| JP (1) | JPH0618033B2 (ja) |
| AT (1) | ATE95329T1 (ja) |
| DE (1) | DE3587604T2 (ja) |
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1985
- 1985-12-19 DE DE85309263T patent/DE3587604T2/de not_active Expired - Fee Related
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