JPS5936782B2 - 誤り訂正装置 - Google Patents
誤り訂正装置Info
- Publication number
- JPS5936782B2 JPS5936782B2 JP52030967A JP3096777A JPS5936782B2 JP S5936782 B2 JPS5936782 B2 JP S5936782B2 JP 52030967 A JP52030967 A JP 52030967A JP 3096777 A JP3096777 A JP 3096777A JP S5936782 B2 JPS5936782 B2 JP S5936782B2
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- JP
- Japan
- Prior art keywords
- error correction
- circuit
- data
- buffer memory
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はデジタル記憶装置のビット誤りの訂正を行う装
置に関する。
置に関する。
デジタル信号を磁気ディスク装置や磁気テープ装置等の
記憶装置に記憶させておき、必要に応じてその内容を取
り出そうとする場合、記憶装置内部あるいは信号の入出
力の段階でビット誤りを発生することがある。
記憶装置に記憶させておき、必要に応じてその内容を取
り出そうとする場合、記憶装置内部あるいは信号の入出
力の段階でビット誤りを発生することがある。
このビット誤りを検出し、あるいは訂正する方式は種々
提案されているが、そのいずれもデータを複数のブロッ
クに区切つて、その１ブロック分のバッファを持ち、１
ブロック毎に誤りを訂正しつつデータを出力するもので
あつた。
提案されているが、そのいずれもデータを複数のブロッ
クに区切つて、その１ブロック分のバッファを持ち、１
ブロック毎に誤りを訂正しつつデータを出力するもので
あつた。
本発明は記憶装置と、これよりもデータ転送速度の遅い
他装置間においてデータを転送する場合においてその２
者間に速度変換用のバッファメモリを２個もうけ、この
バッファメモリを利用して誤りの訂正を行うもので、外
部装置の側から見れば、データがとぎれなしに連続的に
出力され、また速度変換用のバッファメモリを誤り訂正
用のメモリとして利用するので、別の誤り訂正用メモリ
を必要としない特徴をもつものである。
他装置間においてデータを転送する場合においてその２
者間に速度変換用のバッファメモリを２個もうけ、この
バッファメモリを利用して誤りの訂正を行うもので、外
部装置の側から見れば、データがとぎれなしに連続的に
出力され、また速度変換用のバッファメモリを誤り訂正
用のメモリとして利用するので、別の誤り訂正用メモリ
を必要としない特徴をもつものである。
本発明の説明を行うに先だち、第１図に示した誤り訂正
符号発生用符号器、第２図に示した復号器について説明
する。
符号発生用符号器、第２図に示した復号器について説明
する。
ここに示したものは従来から知られたもので、生成多項
式Ｇ閃が、Ｇ閃＝（Ｘ５＋Ｘ２＋１） ＝ｘ１４＋ｘ１１＋Ｘ９＋Ｘ５＋Ｘ２＋１ ・・・・・
・（１）で表わされる、符号長２７９、情報ビット数２
６５、検査ビット数１４で長さ５ビット以下のバースト
誤りを訂正する能力をもつ２進のファイヤコードの符号
化、復号化器である。
式Ｇ閃が、Ｇ閃＝（Ｘ５＋Ｘ２＋１） ＝ｘ１４＋ｘ１１＋Ｘ９＋Ｘ５＋Ｘ２＋１ ・・・・・
・（１）で表わされる、符号長２７９、情報ビット数２
６５、検査ビット数１４で長さ５ビット以下のバースト
誤りを訂正する能力をもつ２進のファイヤコードの符号
化、復号化器である。
シフトレジスタ並びにＥｘｃｌｕｓｉｖｅＯＲ回路でＧ
閃による割算回路２１が構成されている。
閃による割算回路２１が構成されている。
記憶されるべき原情報は入力端子２２よりゲート２３を
介して割算回路２１に入る。情報ビットがすべて割算回
路２１に入力されると、この割算回路には情報ビットを
１式なる生成多項式で割つた剰余が残ることになる。こ
の時、ゲート２３を閉じて割算回路のシフトレジスタの
内容を出力端子２４より出力することにより誤り訂正符
号が実現できる〇この出力端子２４からの出力符号は伝
送路あるいは記憶装置等を通つてビツト誤りの正じた状
態で復号器の入力端子２５，２６に入る。
介して割算回路２１に入る。情報ビットがすべて割算回
路２１に入力されると、この割算回路には情報ビットを
１式なる生成多項式で割つた剰余が残ることになる。こ
の時、ゲート２３を閉じて割算回路のシフトレジスタの
内容を出力端子２４より出力することにより誤り訂正符
号が実現できる〇この出力端子２４からの出力符号は伝
送路あるいは記憶装置等を通つてビツト誤りの正じた状
態で復号器の入力端子２５，２６に入る。
このときゲート２７は開いており、２１と同様の割算回
路２８へ順次入力されると共にバツフアストレージ２９
に蓄積される０このバツフアストレージ２９は符号長２
７９と同じ長さを持つており、符号がここへ入力された
時点でゲート２７を閉じる０この時点までゲート３０は
閉じているものとする〇この後、バツフアストレージ２
９の内容を１ビツトずつＥｘｃＩｕｓｉｖｅＯＲ回路３
１を通じて出力端子３２に１ビツトずつ出力し、同時に
割算回路２８も１ビツトずつシフトさせる。この手順を
順次くり返して、もしすべての入力がＯであることを検
出する検出回路３３でシフトレジスタの出力がすべてＯ
であることを検出した時、ゲート２７を閉じゲート３０
を開いて割算回路のビツトパターンとバツフアストレー
ジ２９の内容を１ビツトづつ回路３１によつてＥｘｃＩ
ｕｓｉｖｅＯＲとることによつて５ビツトまでのバース
ト誤りが訂正された出力が得られることになる。第３図
は本発明による誤り訂正装置の実施例である０図中１は
外部記憶装置、２，５，６，９はそれぞれ電子式の切換
スイツチで、それぞれ連動し、状態１，Ｕのいずれかを
とる。
路２８へ順次入力されると共にバツフアストレージ２９
に蓄積される０このバツフアストレージ２９は符号長２
７９と同じ長さを持つており、符号がここへ入力された
時点でゲート２７を閉じる０この時点までゲート３０は
閉じているものとする〇この後、バツフアストレージ２
９の内容を１ビツトずつＥｘｃＩｕｓｉｖｅＯＲ回路３
１を通じて出力端子３２に１ビツトずつ出力し、同時に
割算回路２８も１ビツトずつシフトさせる。この手順を
順次くり返して、もしすべての入力がＯであることを検
出する検出回路３３でシフトレジスタの出力がすべてＯ
であることを検出した時、ゲート２７を閉じゲート３０
を開いて割算回路のビツトパターンとバツフアストレー
ジ２９の内容を１ビツトづつ回路３１によつてＥｘｃＩ
ｕｓｉｖｅＯＲとることによつて５ビツトまでのバース
ト誤りが訂正された出力が得られることになる。第３図
は本発明による誤り訂正装置の実施例である０図中１は
外部記憶装置、２，５，６，９はそれぞれ電子式の切換
スイツチで、それぞれ連動し、状態１，Ｕのいずれかを
とる。
３，４は第２図にその一例をあげたような誤り訂正符号
の復号回路、７，８は外部記憶装置１と出力端子１２よ
り出力する出力データの速度変換を行うためのバツフア
メモリ、１０はＥｘｃＩｕｓｉｖｅＯＲ回路、１１は電
子スイツチで、第２図におけるゲート２７に相当するも
のである〇次にこの実施例の動作を説明する。
の復号回路、７，８は外部記憶装置１と出力端子１２よ
り出力する出力データの速度変換を行うためのバツフア
メモリ、１０はＥｘｃＩｕｓｉｖｅＯＲ回路、１１は電
子スイツチで、第２図におけるゲート２７に相当するも
のである〇次にこの実施例の動作を説明する。
先づ切換スイツチ２，５，６，９がＩの状態で記憶装置
１から読み出したデータは復号回路３の割算回路に入り
、ここで割算を行いながら同時にデータは切換スイツチ
５を通つてバツフアメモリ７に入る０データがバツフア
メモリ７に入り終つた時点で、割算回路内のレジスタに
はもしデータに誤りがあれば、あるビツトパターンが残
つていることになる。次に切換スイツチ２，５，６，９
を状態に切換え、記憶装置１からのデータを復号回路４
の割算回路に入れると同時にバツフアメモリ８に入力す
る。同時に先ほどバツフアメモリ７に入力したデータは
切換スイツチ９よりＥｘｃｌｕｓｉｖｅＯＲ回路１０を
通して出力端子１２に出力される。この時、復号回路３
の割算回路では先に説明した要領でシフトレジスタのシ
フトが行われ、ビツト誤りがあれば検出回路３３によつ
て全てＯであることが検出される〇この時点で切換スイ
ツチ１１が閉じ誤り訂正用のビツトパターンがＥｘｃｌ
ｕｓｉｖｅＯＲ回路１０に入力され、出力端子１２に誤
りの訂正された符号パターンが出力されることになるｏ
このように切換スイツチ２，５，６，９の状態，１，山
の切換え、バツフアメモリ７，８を交互に動作させるこ
とによつて出力端子１２には連続したデータ出力が得ら
れることになる〇上記実施例より明らかなように本発明
によれば速度変換用のバツフアメモリを用いて誤り訂正
を行なうようにしているため、簡単な構成で装置を実現
することができる〇
１から読み出したデータは復号回路３の割算回路に入り
、ここで割算を行いながら同時にデータは切換スイツチ
５を通つてバツフアメモリ７に入る０データがバツフア
メモリ７に入り終つた時点で、割算回路内のレジスタに
はもしデータに誤りがあれば、あるビツトパターンが残
つていることになる。次に切換スイツチ２，５，６，９
を状態に切換え、記憶装置１からのデータを復号回路４
の割算回路に入れると同時にバツフアメモリ８に入力す
る。同時に先ほどバツフアメモリ７に入力したデータは
切換スイツチ９よりＥｘｃｌｕｓｉｖｅＯＲ回路１０を
通して出力端子１２に出力される。この時、復号回路３
の割算回路では先に説明した要領でシフトレジスタのシ
フトが行われ、ビツト誤りがあれば検出回路３３によつ
て全てＯであることが検出される〇この時点で切換スイ
ツチ１１が閉じ誤り訂正用のビツトパターンがＥｘｃｌ
ｕｓｉｖｅＯＲ回路１０に入力され、出力端子１２に誤
りの訂正された符号パターンが出力されることになるｏ
このように切換スイツチ２，５，６，９の状態，１，山
の切換え、バツフアメモリ７，８を交互に動作させるこ
とによつて出力端子１２には連続したデータ出力が得ら
れることになる〇上記実施例より明らかなように本発明
によれば速度変換用のバツフアメモリを用いて誤り訂正
を行なうようにしているため、簡単な構成で装置を実現
することができる〇
第１図は誤り訂正符号の符号化器のプロツク図、第２図
は誤り訂正符号の復号化器のプロツク図、第３図は本発
明の一実施例の一実施例による誤り訂正装置のプロツク
図である。
は誤り訂正符号の復号化器のプロツク図、第３図は本発
明の一実施例の一実施例による誤り訂正装置のプロツク
図である。
Claims (1)
- １ 記憶装置より読出されたデータの速度変換を行う複
数個のバッファメモリ、その各々のバッファメモリに対
して誤り訂正を行うために設けた割算器、および１つの
バッファメモリに対し上記記憶装置よりデータを転送す
る間に上記割算器により誤りビットパターンを計算し、
同時に他のバッファメモリから、先に計算された誤りビ
ットパターンに従つて誤りを訂正しつつデータを出力す
る手段を有する誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52030967A JPS5936782B2 (ja) | 1977-03-18 | 1977-03-18 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52030967A JPS5936782B2 (ja) | 1977-03-18 | 1977-03-18 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53116050A JPS53116050A (en) | 1978-10-11 |
| JPS5936782B2 true JPS5936782B2 (ja) | 1984-09-05 |
Family
ID=12318430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030967A Expired JPS5936782B2 (ja) | 1977-03-18 | 1977-03-18 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116087U (ja) * | 1984-06-30 | 1986-01-30 | 美津濃株式会社 | 神棚 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567986A (en) * | 1978-11-17 | 1980-05-22 | Nec Corp | Memory unit |
| JPS5884354A (ja) * | 1981-11-16 | 1983-05-20 | Nec Corp | デ−タ処理装置 |
| JPS6029071A (ja) * | 1983-07-14 | 1985-02-14 | Matsushita Electric Ind Co Ltd | 誤り訂正装置 |
| US4667286A (en) * | 1984-12-20 | 1987-05-19 | Advanced Micro Devices, Inc. | Method and apparatus for transferring data between a disk and a central processing unit |
-
1977
- 1977-03-18 JP JP52030967A patent/JPS5936782B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116087U (ja) * | 1984-06-30 | 1986-01-30 | 美津濃株式会社 | 神棚 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53116050A (en) | 1978-10-11 |
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