JP2507772B2 - バスタイミング制御方式 - Google Patents
バスタイミング制御方式Info
- Publication number
- JP2507772B2 JP2507772B2 JP63062799A JP6279988A JP2507772B2 JP 2507772 B2 JP2507772 B2 JP 2507772B2 JP 63062799 A JP63062799 A JP 63062799A JP 6279988 A JP6279988 A JP 6279988A JP 2507772 B2 JP2507772 B2 JP 2507772B2
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- JP
- Japan
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- signal
- data
- bus
- processor
- address
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- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概 要〕 本発明は、プロセッサバスとは別に増設されたバスを
独立したタイミングで処理するバスタイミング制御方式
に関し、 タイミングずれによる誤動作を防止する方式を提供す
ることを目的とし、 プロセッサに接続されたプロセッサバスと、別に設け
られた増設バスと、それぞれのバスに接続された接続ア
ダプタとで構成され、該接続アダプタ間が接続されて前
記プロセッサが両バスに跨がって処理するシステムにあ
って、前記増設バスの接続アダプタに該増設バスを独自
の処理タイミングで制御するタイミング制御回路を具備
してなることを特徴とする。
独立したタイミングで処理するバスタイミング制御方式
に関し、 タイミングずれによる誤動作を防止する方式を提供す
ることを目的とし、 プロセッサに接続されたプロセッサバスと、別に設け
られた増設バスと、それぞれのバスに接続された接続ア
ダプタとで構成され、該接続アダプタ間が接続されて前
記プロセッサが両バスに跨がって処理するシステムにあ
って、前記増設バスの接続アダプタに該増設バスを独自
の処理タイミングで制御するタイミング制御回路を具備
してなることを特徴とする。
本発明は、プロセッサバスとは別に増設されたバスを
独立したタイミングで処理するバスタイミング制御方式
に関するものである。
独立したタイミングで処理するバスタイミング制御方式
に関するものである。
プロセッサの処理範囲を拡大するために増設バスが設
置されるが、既存のプロセッサバスと増設バス間を接続
するケーブルが長いと両バスの処理タイミングのずれが
生じる。
置されるが、既存のプロセッサバスと増設バス間を接続
するケーブルが長いと両バスの処理タイミングのずれが
生じる。
この処理タイミングのずれによる処理上の不具合を解
決する方式が要望される。
決する方式が要望される。
第４図は従来のプロセッサバスと増設バスとを接続す
る構成を示すブロック図、 第５図は第４図のフローチャート図、 第６図は第４図のタイムチャート図である。
る構成を示すブロック図、 第５図は第４図のフローチャート図、 第６図は第４図のタイムチャート図である。
第４図において、プロセッサ１はプロセッサバス２を
介して各種周辺機器、例えばメモリ６を制御し、増設バ
ス３は、プロセッサバス２、増設バス３それぞれにバス
接続アダプタ4,5を設けてその間をケーブル６で接続す
る。
介して各種周辺機器、例えばメモリ６を制御し、増設バ
ス３は、プロセッサバス２、増設バス３それぞれにバス
接続アダプタ4,5を設けてその間をケーブル６で接続す
る。
そして、プロセッサ１は両バス2,3にまたがって、そ
れぞれのバスに接続された周辺機器、例えば、メモリ６
を制御する。
れぞれのバスに接続された周辺機器、例えば、メモリ６
を制御する。
以下、増設バス３に接続されたメモリ６にプロセッサ
１からデータを書き込む場合を例にして第５図と第６図
を用いて説明する。
１からデータを書き込む場合を例にして第５図と第６図
を用いて説明する。
プロセッサ１は処理データのアドレスＡを出力し、次
いでデータＤを送出する。
いでデータＤを送出する。
そして、データセンド信号DS1によってアドレスとデ
ータが増設バス３に渡され、増設バス３のデータセンド
信号DS2を生起して、このデータセンド信号DS2はデータ
アック信号DC2を生起し、プロセッサバス２のデータア
ック信号DC1を生起する。
ータが増設バス３に渡され、増設バス３のデータセンド
信号DS2を生起して、このデータセンド信号DS2はデータ
アック信号DC2を生起し、プロセッサバス２のデータア
ック信号DC1を生起する。
プロセッサバス２側は、このデータアック信号DC1の
生起によってデータセンド信号DC1を落とし、データ
Ｄ、アドレスＡの信号を落とす。
生起によってデータセンド信号DC1を落とし、データ
Ｄ、アドレスＡの信号を落とす。
一方、増設バス３側はデータアック信号DC2を落と
し、プロセッサバス２側のデータＤ、アドレスＡが落ち
ると増設バス３側のアドレスＡ、データＤは自然に落ち
る。
し、プロセッサバス２側のデータＤ、アドレスＡが落ち
ると増設バス３側のアドレスＡ、データＤは自然に落ち
る。
この従来の方式では、プロセッサバスと増設バスとを
ケーブルで接続する接続アダプタ4,5は送受信回路、即
ち、ドライバとレシーバ素子で構成され、送受信信号が
ケーブルを経由するために生じる波形崩れを整形してい
る。
ケーブルで接続する接続アダプタ4,5は送受信回路、即
ち、ドライバとレシーバ素子で構成され、送受信信号が
ケーブルを経由するために生じる波形崩れを整形してい
る。
しかし、プロセッサのクロックが20MHzで、ケーブル
が1.5m〜2mを越えると、プロセッサバスの信号を直接増
設バスに送出した時、信号タイミングがずれ、データと
アドレスの削滅時間が保障できない（第６図）。
が1.5m〜2mを越えると、プロセッサバスの信号を直接増
設バスに送出した時、信号タイミングがずれ、データと
アドレスの削滅時間が保障できない（第６図）。
即ち、異なるデータ、あるいは異なるアドレスに誤認
することになる。
することになる。
本発明はこのような点に鑑みて創作されたものであっ
て、増設バスの接続アダプタはタイミング制御回路をも
ち、独自のタイミングでシーケンスを終了させることに
よって、タイミングずれによる誤動作を防止する方式を
提供することを目的としている。
て、増設バスの接続アダプタはタイミング制御回路をも
ち、独自のタイミングでシーケンスを終了させることに
よって、タイミングずれによる誤動作を防止する方式を
提供することを目的としている。
上記した目的を達成するため、プロセッサに接続され
たプロセッサバスと、別に設けられた増設バスと、それ
ぞれのバスに接続された接続アダプタとで構成され、接
続アダプタ間が接続されてプロセッサが両バスに跨がっ
て処理するシステムの増設バスの接続アダプタに増設バ
ス独自の処理タイミングで制御するタイミング制御回路
を具備する。
たプロセッサバスと、別に設けられた増設バスと、それ
ぞれのバスに接続された接続アダプタとで構成され、接
続アダプタ間が接続されてプロセッサが両バスに跨がっ
て処理するシステムの増設バスの接続アダプタに増設バ
ス独自の処理タイミングで制御するタイミング制御回路
を具備する。
増設バスは独自のタイミング制御回路を具備すること
によって、データアック信号の生起によってデータセン
ド信号を落とし、データセンド信号を落とすことによっ
てプロセッサバスのデータアック信号を生成するととも
に、増設バス側のアドレス信号とデータ信号とデータア
ック信号を落とす。
によって、データアック信号の生起によってデータセン
ド信号を落とし、データセンド信号を落とすことによっ
てプロセッサバスのデータアック信号を生成するととも
に、増設バス側のアドレス信号とデータ信号とデータア
ック信号を落とす。
一方、プロセッサバス側ではデータアック信号の生起
によってデータセンド信号を落とし、ついでアドレスと
データを落とす。
によってデータセンド信号を落とし、ついでアドレスと
データを落とす。
即ち、増設バス側はプロセッサバス側の処理シーケン
スとは無関係に独自のシーケンスで処理することがで
き、タイミングのずれの影響を被ることがなくなる。
スとは無関係に独自のシーケンスで処理することがで
き、タイミングのずれの影響を被ることがなくなる。
第１図は本発明のバスタイミング制御方式の一実施例
の構成を示すブロック図、 第２図は第１図のフローチャート図、 第３図は第１図のタイムチャート図である。
の構成を示すブロック図、 第２図は第１図のフローチャート図、 第３図は第１図のタイムチャート図である。
なお、全図を通じて同一符号は同一対象物を示す。
第１図において、増設バス３側の接続アダプタ５には
タイミング制御回路７が接続され、このタイミング制御
回路７は、独自のクロックによって増設バスにおける信
号を制御する。
タイミング制御回路７が接続され、このタイミング制御
回路７は、独自のクロックによって増設バスにおける信
号を制御する。
以下、本発明の方式を上述の〔従来の技術〕の例に
し、第２図、第３図を用いて説明する。
し、第２図、第３図を用いて説明する。
プロセッサ１は処理データのアドレスＡを出力し、次
いでデータＤを送出する。
いでデータＤを送出する。
そして、データセンド信号DS1によってアドレスＡと
データＤが増設バス３に渡され、増設バス３のデータセ
ンド信号DS2を生起する。
データＤが増設バス３に渡され、増設バス３のデータセ
ンド信号DS2を生起する。
このデータセンド信号DS2はデータアック信号DC2を生
起し、このデータアック信号DC2が生起するとデータセ
ンド信号DS2を落とし、データセンド信号DS2が落ちる
と、プロセッサバス２のデータアック信号DC1を生起す
るとともに、増設バス３側のデータアック信号DC2、ア
ドレスＡ、データＤを落とす。
起し、このデータアック信号DC2が生起するとデータセ
ンド信号DS2を落とし、データセンド信号DS2が落ちる
と、プロセッサバス２のデータアック信号DC1を生起す
るとともに、増設バス３側のデータアック信号DC2、ア
ドレスＡ、データＤを落とす。
プロセッサバス２側は、このデータアック信号DC1の
生起によってデータセンド信号DS1を落とし、データ
Ｄ、アドレスＡ信号を落とす。
生起によってデータセンド信号DS1を落とし、データ
Ｄ、アドレスＡ信号を落とす。
このように、ケーブルＫを経由して受信した信号の処
理を増設バス３においては、タイミング制御回路７が独
自のタイミングによって制御する。
理を増設バス３においては、タイミング制御回路７が独
自のタイミングによって制御する。
そのため、処理シーケンスの終了も増設バス３側で保
障して終結させることができる。
障して終結させることができる。
第７図は接続アダプタ４の具体的なブロック図を示す
図である。
図である。
図において、41はアドレスレシーバ、42はアドレスド
ライバ、43はデータトライバ・レシーバ、44はバス開閉
回路、45はデータセンド信号レシーバ、46はアドレスデ
コーダ、47は選択信号ドライバ、48はデータセンド信号
ドライバ、49はデータアック信号レシーバ、50はデータ
アック信号切断回路、51はデータアック信号ドライバで
ある。
ライバ、43はデータトライバ・レシーバ、44はバス開閉
回路、45はデータセンド信号レシーバ、46はアドレスデ
コーダ、47は選択信号ドライバ、48はデータセンド信号
ドライバ、49はデータアック信号レシーバ、50はデータ
アック信号切断回路、51はデータアック信号ドライバで
ある。
動作について説明すると、プロセッサ１からのアトレ
ス信号Ａとライト信号WRTをアドレスレシーバ41で、続
いて送られるデータセンド信号レシーバ45で受信する
と、アトレスデコーダ46からは信号が出力され、これ
によりバス開閉回路44からはバス解放信号をデータド
ライバ・レシーバ43に入力し、データＤを受信し、接続
アダプタ５のインターフェース5aに送出する。
ス信号Ａとライト信号WRTをアドレスレシーバ41で、続
いて送られるデータセンド信号レシーバ45で受信する
と、アトレスデコーダ46からは信号が出力され、これ
によりバス開閉回路44からはバス解放信号をデータド
ライバ・レシーバ43に入力し、データＤを受信し、接続
アダプタ５のインターフェース5aに送出する。
また、アドレスＡとライト信号WRTをアドレスドライ
バ42を介し、データセンド信号DSをデータセンド信号ド
ライバ48をかいして、それぞれ接続アダプタ５のインタ
ィフェース5aに送出する。
バ42を介し、データセンド信号DSをデータセンド信号ド
ライバ48をかいして、それぞれ接続アダプタ５のインタ
ィフェース5aに送出する。
第８図は接続アダプタ５およびタイミング制御回路７
の具体的なブロック図である。
の具体的なブロック図である。
図において52ハアドレスドライバ、53はデータドライ
バ・レシーバ、56はデータセンド信号レシーバ、57はデ
ータセンド信号ドライバ、58は選択信号レシーバ、59は
選択信号合成回路、60はデータアック信号ドライバ、4A
は接続アダプタ４のインターフェース、71は選択制御回
路、72は増設バス開閉回路、73は出力制御回路、74はデ
ータセンド信号送出回路、75は動作許可回路、76はライ
ト時データアック信号送出回路、77はリード時データア
ック信号送出回路、78はデータアック信号合成回路、79
はデータアック信号切断回路である。
バ・レシーバ、56はデータセンド信号レシーバ、57はデ
ータセンド信号ドライバ、58は選択信号レシーバ、59は
選択信号合成回路、60はデータアック信号ドライバ、4A
は接続アダプタ４のインターフェース、71は選択制御回
路、72は増設バス開閉回路、73は出力制御回路、74はデ
ータセンド信号送出回路、75は動作許可回路、76はライ
ト時データアック信号送出回路、77はリード時データア
ック信号送出回路、78はデータアック信号合成回路、79
はデータアック信号切断回路である。
動作について説明すると、接続アダプタ４からのアド
レス信号Ａとデータ信号Ｄはそれぞれアドレスドライバ
52とデータドライバ・レシーバ53で受信し、増設バス開
閉回路72からの開放信号RROPNが入力されるとアドレス
信号Ａを増設バス３に送出するとともに、ライト信号WR
TによりデータＤを増設バスに送出する。
レス信号Ａとデータ信号Ｄはそれぞれアドレスドライバ
52とデータドライバ・レシーバ53で受信し、増設バス開
閉回路72からの開放信号RROPNが入力されるとアドレス
信号Ａを増設バス３に送出するとともに、ライト信号WR
TによりデータＤを増設バスに送出する。
ここで、開放信号RROPNは以下のようにして生成され
る。
る。
即ち、第７図の選択信号ドライバ47からの選択信号SE
Lを選択信号レシーバ56が受信することにより出力され
る信号iEREG,iRAMとデータセンド信号レシーバからの信
号DS2′を動作許可回路75が受信することにより出力さ
れる信号と選択信号合成回路59からの出力信号RARGEN
が選択制御回路71が受信すると信号を出力する。
Lを選択信号レシーバ56が受信することにより出力され
る信号iEREG,iRAMとデータセンド信号レシーバからの信
号DS2′を動作許可回路75が受信することにより出力さ
れる信号と選択信号合成回路59からの出力信号RARGEN
が選択制御回路71が受信すると信号を出力する。
この信号と信号が出力制御回路73に入力すること
により信号が生成される。
により信号が生成される。
そして、信号とを増設バス開閉回路が受信するこ
とにより解放信号RROPNを出力するのである。
とにより解放信号RROPNを出力するのである。
この解放信号RROPNを出力する動作により、接続アダ
プタ４と５のタイミングのズレを吸収することができ
る。
プタ４と５のタイミングのズレを吸収することができ
る。
また、データセンド信号ドライバ57は信号DS2′とデ
ータセンド信号送出回路74からの信号SDTSDが与えられ
ることによりデータセンド信号DS2を増設バス３に出力
する。
ータセンド信号送出回路74からの信号SDTSDが与えられ
ることによりデータセンド信号DS2を増設バス３に出力
する。
このデータセンド信号DS2に対し、増設バス３を介し
てデータアック信号DC2が選択制御回路71に入力する。
てデータアック信号DC2が選択制御回路71に入力する。
選択制御回路71は、データアック信号DC2が入力する
と出力、出力、そして＊SDTSDをオフにする。
と出力、出力、そして＊SDTSDをオフにする。
これにより、データセンド信号送出回路74からの信号
＊SDTSDもオフとなることから、データセンド信号DS2も
オフとなり、データセンド信号ドライバ57からのデータ
アック信号DC2もオフになると共に、＊SDTSDがオフにな
ることにより、少しの時間をおいて増設バス開閉回路72
からの開放信号RROPNもオフとなるので、アドレスドラ
イバ52からのアドレス信号Ａ及びデータドライバ・レシ
ーバ53からのデータＤもオフとなる。
＊SDTSDもオフとなることから、データセンド信号DS2も
オフとなり、データセンド信号ドライバ57からのデータ
アック信号DC2もオフになると共に、＊SDTSDがオフにな
ることにより、少しの時間をおいて増設バス開閉回路72
からの開放信号RROPNもオフとなるので、アドレスドラ
イバ52からのアドレス信号Ａ及びデータドライバ・レシ
ーバ53からのデータＤもオフとなる。
以上の動作により、増設バス側で独自にタイミング制
御が可能となる。
御が可能となる。
一方、プロセッサ側へのデータアック信号の送出は以
下のようにして行われる。
下のようにして行われる。
ライト時は信号SDTSDと出力とiWRTを受信するとラ
イト時データアック信号送出回路76から信号を出力
し、リード時は、信号SDTSDとiWRTがない時データアッ
ク信号DC2を受信するとリード時データアック信号送出
回路77から信号を出力する。
イト時データアック信号送出回路76から信号を出力
し、リード時は、信号SDTSDとiWRTがない時データアッ
ク信号DC2を受信するとリード時データアック信号送出
回路77から信号を出力する。
データアック信号合成回路78は信号またはを受信
すると信号を出力する。
すると信号を出力する。
データアック信号切断回路79は信号と信号DS2′を
受信するとデータアック信号＊DTAKOをドライバ60に出
力する。
受信するとデータアック信号＊DTAKOをドライバ60に出
力する。
プロセッサ側ではレシーバ49でデータアック信号＊DT
AKOを受信して、データアック信号切断回路50に入力す
る。
AKOを受信して、データアック信号切断回路50に入力す
る。
データアック信号切断回路50は信号とデータアック
信号＊DTAKOを受信すると信号を送出する。
信号＊DTAKOを受信すると信号を送出する。
データアック信号ドライバ51は信号を受信するとデ
ータアック信号DC1をプロセッサバス２に送出する。
ータアック信号DC1をプロセッサバス２に送出する。
プロセッサ１はデータアック信号DC1を受け取るとデ
ータセンド信号DS1,アドレス信号A,データＤをオフにす
る。
ータセンド信号DS1,アドレス信号A,データＤをオフにす
る。
以上述べてきたように、本発明によれば、増設バスの
タイミングがプロセッサバスのタイミングに影響される
ことなく、プロセッサが増設バスを円滑に制御すること
になり、工業的には極めて有用である。
タイミングがプロセッサバスのタイミングに影響される
ことなく、プロセッサが増設バスを円滑に制御すること
になり、工業的には極めて有用である。
第１図は本発明のバスタイミング制御方式の一実施例の
構成を示すブロック図、 第２図は第１図のフローチャート図、 第３図は第１図のタイムチャート図、 第４図は従来の構成を示すブロック図、 第５図は第４図のフローチャート図、 第６図は第４図のタイムチャート図、 第７図は接続アダプタ４のブロック図、 第８図は接続アダプタ５及びタイミング制御回路７のブ
ロック図である。 図において、 １はプロセッサ、 ２はプロセッサバス、 ３は増設バス、 4,5は接続アダプタ、 ６はメモリ、 ７はタイミング制御回路、 Ｋはケーブルを示す。
構成を示すブロック図、 第２図は第１図のフローチャート図、 第３図は第１図のタイムチャート図、 第４図は従来の構成を示すブロック図、 第５図は第４図のフローチャート図、 第６図は第４図のタイムチャート図、 第７図は接続アダプタ４のブロック図、 第８図は接続アダプタ５及びタイミング制御回路７のブ
ロック図である。 図において、 １はプロセッサ、 ２はプロセッサバス、 ３は増設バス、 4,5は接続アダプタ、 ６はメモリ、 ７はタイミング制御回路、 Ｋはケーブルを示す。
Claims (1)
- 【請求項１】プロセッサ（１）に接続されたプロセッサ
バス（２）と、別に設けられた増設バス（３）と、それ
ぞれのバスに接続された接続アダプタ（４、５）とで構
成され、該接続アダプタ（４、５）間が接続線で接続さ
れて前記プロセッサ（１）が両バス（２、３）に跨がっ
て処理するシステムであって、前記増設バス（３）の接
続アダプタ（５）に該増設バス（３）を独自の処理タイ
ミングで制御するタイミング制御回路（７）を具備して
なることを特徴とするバスタイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062799A JP2507772B2 (ja) | 1988-03-16 | 1988-03-16 | バスタイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062799A JP2507772B2 (ja) | 1988-03-16 | 1988-03-16 | バスタイミング制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01234958A JPH01234958A (ja) | 1989-09-20 |
| JP2507772B2 true JP2507772B2 (ja) | 1996-06-19 |
Family
ID=13210755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062799A Expired - Lifetime JP2507772B2 (ja) | 1988-03-16 | 1988-03-16 | バスタイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507772B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178518A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | バス延長方式 |
-
1988
- 1988-03-16 JP JP63062799A patent/JP2507772B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01234958A (ja) | 1989-09-20 |
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