JP2848738B2 - データの時分割転送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムを
構成する各モジュール間を共通のデータバスで接続し、
このデータバスを各モジュールが時分割で利用すること
によって、各モジュール間でデータを転送するデータの
時分割転送装置に関する。

【０００２】

【従来の技術】従来、共通のデータバスを時分割で利用
して、システムを構成する各モジュール間でデータ転送
を行う装置として、次のようなものが知られている。こ
の装置は、共通のバスラインに接続される複数個のモジ
ュールに関連して、各モジュール間のデータの時分割転
送を制御するバスコントローラと、データ転送を行おう
とするモジュールからの要求に応じて、データ転送に使
用するバススロットを決定するシステム制御部とを備え
ている。ここで、バススロットとは、モジュール間のデ
ータ転送のために予め設定される最小時間単位である。
複数個のモジュール間でデータ転送を時分割で行う場
合、各々のデータ転送に応じたバススロットが設定さ
れ、これら一群のバススロットが繰り返し出現する。一
群のバススロットの繰り返し時間を、本明細書ではバス
サイクルと呼ぶ。

【０００３】以下、具体的に説明する。例えば、モジュ
ールＡからモジュールＢへのデータ転送Ｘと、モジュー
ルＢからモジュールＣへのデータ転送Ｙと、モジュール
ＣからモジュールＤへのデータ転送Ｚとを、共通のバス
ラインを時分割で利用して行おうとする。データ転送を
行おうとする各モジュールは、システム制御部に対して
データ転送を要求する。これに応えてシステム制御部
は、データ転送Ｘ，Ｙ，Ｚに使用するバススロット＃
Ｘ、＃Ｙ、＃Ｚを設定する。バススロット＃Ｘ、＃Ｙ、
＃Ｚは、複数ビットのデータで構成されている。システ
ム制御部は、設定したバススロット＃Ｘ、＃Ｙ、＃Ｚ
を、該当モジュールにそれぞれ転送して、各々のデータ
転送に使用するスロット番号を知らせるとともに、バス
コントローラに対してバススロット＃Ｘ、＃Ｙ、＃Ｚを
発生させるための指令を出す。バスコントローラは、こ
の指令に基づき、バススロット＃Ｘ、＃Ｙ、＃Ｚに対応
した制御信号（以下、スロットイネーブル信号という）
を、一定の時間間隔でバスライン中の制御バスに繰り返
し出力する。したがって、各バススロット＃Ｘ、＃Ｙ、
＃Ｚに割り当てられた時間、すなわち、各々のスロット
イネーブル信号が制御バスに出力されている時間が、例
えば２００ｎsec であるとすると、この場合のバスサイ
クルは６００ｎsec になる。

【０００４】データ転送の要求を出した各モジュール
は、システム制御部から与えられたスロット番号と、制
御バス中に出現するスロットイネーブル信号とを比較し
ており、両者が一致すると、バスライン中のデータバス
にデータを出力し、あるいはデータバス上のデータを取
り込む。このようにして、各モジュールからの要求に応
じて個別に設定されたバススロットを、各モジュールが
識別してデータの授受を行うことにより、共通のバスラ
インを使って複数個のモジュール間でデータが時分割転
送される。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来装置には、次のような問題点がある。すなわち、
従来装置において、各バススロットに割り当てられる時
間幅、すなわち、各バススロットに対応したスロットイ
ネーブル信号が制御バスに出力される時間幅（以下、バ
ススロット時間という）は、常に一定であるので、各モ
ジュール間のデータ転送を円滑に行うためには、バスス
ロット時間を、アクセスタイムの最も遅いモジュールに
合わせて設定しておく必要がある。例えば、モジュール
Ａのアクセスタイムが２００ｎsec 、モジュールＢのア
クセスタイムが２５０ｎsec 、モジュールＣのアクセス
タイムが２００ｎsec である場合、バススロット時間は
２５０ｎsec に設定されるので、モジュールＢ以外のモ
ジュールＡ，Ｃについては、１データ転送当たり５０ｎ
sec の時間的ロスが生じていることになる。このよう
に、従来装置では、複数個のモジュールの内、一つでも
アクセスタイムの遅いモジュールがあると、そのモジュ
ールに合わせてバススロット時間が設定されるので、ア
クセスタイムの速い他のモジュールの性能が充分発揮さ
れなくなり、全体としてはデータ転送効率の低いシステ
ムになるという問題点がある。

【０００６】また、上述のようなシステム全体の転送効
率の低下を防止しようとすれば、アクセスタイムの遅い
既存のモジュールを、アクセスタイムの速い新たなモジ
ュールに置き換えればよいのであるが、そうすると既存
のモジュールを有効に利用することができなくなるの
で、システムの開発期間が不当に長くなり、システムの
実現に要する費用も嵩むという別異の問題点が生じる。

【０００７】本発明は、このような事情に鑑みてなされ
たものであって、各モジュール間の時分割データ転送を
比較的効率よく行うことができるとともに、既存のモジ
ュールを有効に利用することができるデータの時分割転
送装置を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、次のような構成をとる。すなわち、請求
項１に記載の発明は、データ転送の最小時間単位である
バススロットを設定し、データ転送の要求数に応じた複
数のバススロットで構成されたバスサイクルを繰り返す
ことによって、データを時分割転送する装置であって、
共通のデータバスに接続され、前記データバスを通じて
データの授受を行う複数のモジュールと、前記データ授
受の時分割転送を制御するバス制御手段と、前記各モジ
ュールおよび前記バス制御手段に関連して設けられたシ
ステム制御手段とを含み、前記システム制御手段は、各
モジュールからデータ転送の要求を受けることにより、
前記バス制御手段に対して、当該データ転送に必要なバ
ススロットの設定指令と、データ転送に係るモジュール
のアクセスタイムに応じたバススロット時間の設定指令
とを出すとともに、前記データ転送に係るモジュールに
データ転送に使用するスロット番号を知らせ、前記バス
制御手段は、前記システム制御手段からのバススロット
設定指令に基づき、データ転送に使用する各バススロッ
トに固有のスロットイネーブル信号を繰り返し送出する
とともに、前記システム制御手段からのバススロット時
間設定指令に基づき、前記各スロットイネーブル信号を
送出する時間を制御し、前記各モジュールは、前記バス
制御手段から送られてくる一連のスロットイネーブル信
号を、前記システム制御手段によって予め与えられたス
ロット番号と逐次比較し、両者が一致したことに基づい
て、データバスに対してデータの授受を行う。また、請
求項２に記載の発明は、請求項１に記載の発明における
各モジュールが、各々のモジュールに備えられた第１ハ
ンドシェイク処理部の出力線である１本のデータバリッ
ドラインを介して相互に接続されており、かつ、前記バ
ス制御手段から送られてくる一連のスロットイネーブル
信号を、前記システム制御手段によって予め与えられた
スロット番号と逐次比較し、両者が一致したこと、およ
び前記データバリッドラインがイネーブルであることに
基づいて、データバスに 対してデータの授受を行う。

【０００９】

【作用】請求項１に記載の発明の作用は次のとおりであ
る。各モジュールからデータ転送の要求があると、シス
テム制御手段は、バス制御手段に対して、当該データ転
送に使用するバススロットの設定指令を出すとともに、
そのバススロットを発生させる期間（バススロット時
間）を設定するための指令を出す。システム制御手段
は、各モジュールのアクセスタイムを予め把握してお
り、前記バススロット時間は、データ転送の要求のあっ
たモジュールのアクセスタイムに応じて設定される。ま
た、システム制御手段は、データ転送に係るモジュール
にデータ転送に使用するスロット番号を知らせる。シス
テム制御手段からの指令に基づき、バス制御手段は、指
定されたバススロットに固有のスロットイネーブル信号
を、指定されたバススロット時間にわたって送出する。
一方、データ転送に係るモジュールは、バス制御手段か
ら送られてくる一連のスロットイネーブル信号を、シス
テム制御手段によって予め設定されたスロット番号と比
較し、両者が一致したことに基づいて、データバスに対
してデータの授受を行う。また、請求項２に記載の発明
によれば、各モジュール間でデータ転送を行う場合に、
スロット番号の一致の有無を判別する他に、各モジュー
ル間を接続している１本のデータバリッドラインがイネ
ーブルになっていることを確認することにより、データ
転送の同期を確保する。例えば、あるモジュールから、
他の２つのモジュールＡ，Ｂへデータを転送する場合
に、受信側の１つのモジュールＡの受信準備ができてい
ても、他のモジュールＢの受信準備ができていない場合
は、データバリッドラインはイネーブルにならないの
で、送信側のモジュールは、割り当てスロットが来ても
データ転送を行わない。つまり、送信側モジュールある
いは受信側モジュールの中のいずれか１つのモジュール
の処理速度が遅い場合にも、そのモジュールの処理速度
に合わせてデータ転送が行われる。

【００１０】

【実施例】以下、図面を参照して本発明に係るデータの
時分割転送装置の一実施例を説明する。図１は、データ
の時分割転送装置の概略構成を示したブロック図であ
る。本実施例に係る装置は、次のような各要素によって
構成されている。

【００１１】バスライン１は、複数個の外部データ処理
装置２（２₁ ，…，２_i ，…，２_n）に対応して設けら
れた各インターフェース回路３（３₁ ，…，３_i ，…，
３_n）間でデータ転送を時分割で行うことによって、各
インターフェース回路３が共通使用するものである。本
実施例において、バスライン１は、３２本の信号線から
なるデータバスと、５本の信号線からなる制御バスとか
ら構成されている。それぞれ対になっている外部データ
処理装置２およびインターフェース回路３は、本発明に
おけるモジュールに相当している。

【００１２】外部データ処理装置２の種類は特に限定し
ないが、例えば製版工程で使用される電子集版システム
の場合、原画像を読み取るための読み取り用スキャナ
や、前記スキャナで読み取られた画像データを格納する
ための光ディスク等の外部画像記憶装置や、前記外部記
憶装置から読み出した画像データから特定の絵柄を切り
抜いたり、各絵柄をレイアウト処理したりする画像処理
装置や、レイアウト処理された画像を表示するモニタ
や、レイアウト処理済みの画像をフィルムに露光記録す
る記録用スキャナ等である。

【００１３】インターフェース回路３は、それに接続さ
れる外部データ処理装置２の機能との関連で、バスライ
ン１に対してデータを出力する機能だけを持つものや、
データを入力する機能だけを持つものや、前記両機能を
もつものがある。外部データ処理装置２とインターフェ
ース回路３とは、３２本のデータラインと２本のハンド
シェイクラインとからなる外部接続ライン６によって接
続されている。

【００１４】バスコントローラ４は、バスライン１に接
続された各インターフェース回路３の相互間で、データ
を時分割転送するのに必要なバス制御データを出力す
る。バス制御データの詳細は後述するとして、ここでは
データの時分割転送のためにバスコントローラ４によっ
て設定される『バスサイクル』および『バススロット』
の概念を、図２および図３を参照して説明する。

【００１５】図２は、バスライン１に接続された外部デ
ータ処理装置２の一例であり、同図ではインターフェー
ス回路３やバスコントローラ４を省略して示してある。
図３は、バススロットとバスサイクルの関係を示してい
る。バスコントローラ４は、バスライン１中の３２ビッ
トのデータバスによる転送時間軸を、外部データ処理装
置２のアクセスタイムに応じて予め定められたデータ転
送の最小時間単位（バススロット）で時分割する機能を
もつている。一つのバススロットにより、所定の外部デ
ータ処理装置２の相互間で１回のデータ転送が行われ
る。

【００１６】バススロットは、データバスに対するデー
タ転送の要求数と同じ数だけ発生される。例えば、図２
に示すように、外部データ処理装置２としてのディスク
２₁から画像処理装置２₂ へのデータ転送Ａの要求と、
画像処理装置２₂ からカラーモニタ２₃ へのデータ転送
Ｂの要求と、スキャナ２₅ からディスク２₄ へのデータ
転送Ｃの要求とが同時に存在していたとすると、バスコ
ントローラ４は、図３の（ａ）に示すように、３つのバ
ススロット＃１，＃２，＃３を設定し、例えば、前記転
送Ａはバススロット＃１により、転送Ｂはバススロット
＃２により、転送Ｃはバススロット＃３により行われ
る。これらのバススロット＃１〜＃３は、データ転送が
完了するまで繰り返し生成される。このような一群のバ
ススロットの繰り返し時間をバスサイクルと呼ぶ。

【００１７】したがって、バスサイクルは、データ転送
の要求数に応じて増減する。上記の例で言えば、転送Ｂ
が先に終了すれば、バスサイクルは図３の（ｂ）に示す
ように、スロット＃１と＃３とで構成される。また、別
のデータ転送の要求があれば、図３の（ｃ）に示すよう
に、４つ以上のバススロットでバスサイクルが構成され
ることもある。バススロット時間は、必ずしも一定では
なく、上述したようにデータ転送に係わる外部データ処
理装置２のアクセスタイムに応じて設定される。例え
ば、図２において、ディスク２₄ のアクセスタイムが２
５０ｎsec で、他の外部データ処理装置のアクセスタイ
ムが２００ｎsec である場合、図３の（ｄ）に示すよう
に、転送Ａ，Ｂに使用するバススロット＃１，＃２のバ
ススロット時間ｔは２００ｎsec に設定されるが、アク
セスタイムの遅いディスク２₄ に係る転送Ｃに使用する
バススロット＃３のバススロット時間Ｔは２５０ｎsec
に設定される。後に詳述するように、バスコントローラ
４は、このようなバススロットの生成およびバススロッ
ト時間の制御処理を行う。

【００１８】バスコントローラ４は、生成したバススロ
ットに対応した信号（スロットイネーブル信号）をバス
ライン１中の制御バスに出力することによって、時分割
転送のタイミングを各インターフェース回路３に知らせ
る。

【００１９】図１に戻って、システム制御部５は、デー
タの時分割転送装置全体の制御を司るもので、双方向の
コマンドライン７を介して、各インターフェース回路３
およびバスコントローラ４に接続されている。システム
制御部５は、バスコントローラ４が発生しているバスス
ロットの番号（以下、『スロット番号』という）を監視
している。そして、インターフェース回路３を介して外
部データ処理装置２からデータ転送要求を受け取ること
により、バスコントローラ４に対して、現在使用されて
いないバススロットの内から適当なスロット番号を指定
して、そのバススロットを生成するように要求を出すと
ともに、そのスロット番号をデータ転送に係る外部デー
タ処理装置２の各インターフェース回路３へ送る。ま
た、システム制御部５は、バスライン１に接続されてい
る各外部データ処理装置２のアクセスタイムを予め把握
しており、ある外部データ処理装置２からデータ転送要
求があった場合に、上述のスロット番号の指定に加え
て、その外部データ処理装置２のアクセスタイムに応じ
たバススロット時間をバスコントローラ４に対して指定
する。インターフェース回路３は、システム制御部５か
ら送られきたスロット番号と、バスコントローラ４によ
って制御バスを介して順に転送されてくる各スロットイ
ネーブル信号とを逐次比較し、両者が一致したことに基
づいて、データ授受のタイミングを知る。

【００２０】次に、図４を参照して、バスライン１とイ
ンターフェース回路３との接続構造、およびインターフ
ェース回路３と外部データ処理装置２との接続構造を説
明する。バスライン１とインターフェース回路３とは、
３２本の信号線からなるデータバスＤＢと、５本の信号
線からなる制御バスとで接続されている。制御バスの構
成は次のとおりである。 基本クロックライン：バスの基本クロックＣＬを伝
送するための一本の信号線である。この基本クロックＣ
Ｌはバスコントローラ４から送られる。この基本クロッ
クＣＬは、設定されるバススロット時間に応じて、その
周期が制御される。 バスクロックライン：前記基本クロックの２倍の周
期をもつバスクロックＢＣＬを伝送するための一本の信
号線である。このバスクロックＢＣＬはバスコントロー
ラ４から送られる。 スロットイネーブルライン：バスコントローラ４で
発生させたスロットイネーブル信号ＳＥを伝送するため
のもので、本実施例では２本の信号線から構成されてい
る。スロットイネーブル信号ＳＥは２ビットで構成され
ているので、バスコントローラ４は４種類のバススロッ
ト＃０〜＃３を発生させることができる。なお、スロッ
トイネーブル信号ＳＥを構成するビット数を増やすこと
により、さらに多くのバススロットを発生させることが
可能である。 データバリッドライン：データを転送するインター
フェース回路３の間でハンドシェイクをとるための１本
の信号線である。このデータバリッドラインは、そのラ
イン上の１箇所で図示しないプルアップ抵抗を介して論
理〔１〕（通常、５Ｖ）にプルアップされることによ
り、このライン自身がワイアードアンド（Wired-AND ）
を形成している。以下、データバリッドライン上の信号
をデータバリッド（ＤＶ）信号という。

【００２１】上述したように、図４に示したデータ受信
専用のインターフェース回路３ａと外部データ処理装置
２ａとは、データ転送用の３２本のデータラインと、ハ
ンドシェイク用の２本のハンドシェイクラインとで接続
されている。ハンドシェイク用の信号としては、データ
転送ができる状態になったときにインターフェース回路
３ａから外部データ処理装置２ａへ送られるデータ出力
準備完了信号ＯＲと、外部データ処理装置２ａがデータ
を受け取る際にインターフェース回路３ａへ送られるデ
ータ受取信号ＤＧとがある。データ送信専用のインター
フェース回路３ｂと外部データ処理装置２ｂとの間も、
同様にデータ転送用の３２本のデータラインと、２本の
ハンドシェイクラインとで接続されている。ハンドシェ
イク用の信号としては、データを受け入れできる状態に
なったときにインターフェース回路３ｂから外部データ
処理装置２ｂへ送られるデータ入力準備完了信号ＩＲ
と、外部データ処理装置２ｂがデータを転送するときに
インターフェース回路３ｂへ送られるデータ転送信号Ｄ
Ｔとがある。

【００２２】次に、図５を参照してバスコントローラ４
に備えられたスロットイネーブル信号出力部の構成を説
明する。バスコントローラ４は、システム制御部５から
のスロット発生要求に基づきスロット番号等を発生する
ためのＣＰＵ４１と、スロット番号をラッチするための
ラッチ回路Ｌ３ａ，Ｌ２ａ，Ｌ１ａ，Ｌ０ａと、これら
のラッチ回路Ｌ３ａ〜Ｌ０ａにそれぞれ対応したラッチ
回路Ｌ３ｂ，Ｌ２ｂ，Ｌ１ｂ，Ｌ０ｂと、現在発生して
いるスロットの数をラッチするためのラッチ回路ＬＮ１
およびＬＮ２と、ラッチ回路Ｌ３ｂ〜Ｌ０ｂのいずれか
の出力を選択するための選択回路４２と、選択回路４２
へ選択信号を与えるカウンタ４３と、バッファ４４と、
発振器ＯＳＣと、タイミング信号発生回路４５と、バス
クロック発生回路４６と、基準パルス発生回路４７と、
ＮＡＮＤゲート４８と、ＳＲフリップ・フロップ４９
と、単安定マルチバイブレータ５０と、ラッチ回路５１
とを備えている。

【００２３】発振器ＯＳＣ、タイミング信号発生回路４
５、バスクロック発生回路４６、および基準パルス発生
回路４７は、図６に示したような基本クロックＣＬ、こ
の基本クロックＣＬの２倍の周期をもったバスクロック
ＢＣＬ、および基準パルスＰ１〜Ｐ４を発生する。この
うち、基本クロックＣＬとバスクロックＢＣＬは、上述
したように、バスライン１を介して各インターフェース
回路３にも送られる。基本クロックＣＬは、設定される
バススロット時間に応じて、その周期が制御される。本
実施例では、バススロット時間Ｔの１／２が基本クロッ
クＣＬの周期Ｔ_CLになるようにしている。

【００２４】タイミング信号発生回路４５は、システム
制御部５から指定されたバススロット時間情報ＢＴと、
スロットイネーブルラインに出力されたスロットイネー
ブル信号ＳＥとに基づいて、発振器ＯＳＣの出力を分周
することにより、指定されたバススロット時間に対応し
た基本クロックＣＬを発生するように構成されている。
ここでは、４種類のバススロット＃０〜＃３に対して、
２００ｎsec または２５０ｎsec の何れかのバススロッ
ト時間が設定される。以下、図７を参照して、タイミン
グ信号発生回路４５の構成例を説明する。

【００２５】図７に示すように、タイミング信号発生回
路４５は、バススロット＃０〜＃３のバススロット時間
を判定するための４対のＡＮＤゲートを備えている。Ａ
ＮＤゲートＧ００，Ｇ０１は、バススロット＃０のバス
スロット時間を判定する。ＡＮＤゲートＧ１０，Ｇ１１
は、バススロット＃１のバススロット時間を判定する。
ＡＮＤゲートＧ２０，Ｇ２１は、バススロット＃２のバ
ススロット時間を判定する。ＡＮＤゲートＧ３０，Ｇ３
１は、バススロット＃３のバススロット時間を判定す
る。ＡＮＤゲートＧ００，Ｇ１０，Ｇ２０，Ｇ３０の各
出力はＮＯＲゲトＧ２００に与えられる。一方、ＡＮＤ
ゲートＧ０１，Ｇ１１，Ｇ２１，Ｇ３１の各出力はＮＯ
ＲゲートＧ２５０に与えられる。タイミング信号発生回
路４５は、発振器ＯＳＣの出力パルスを計数するカウン
タ４５１を備え、このカウンタ４５１の計数値は、ＡＮ
ＤゲートＧ２０１およびＧ２５１に与えられる。また、
ＡＮＤゲートＧ２０１にはＮＯＲゲートＧ２００の出力
が与えられ、ＡＮＤゲートＧ２５１にはＮＯＲゲートＧ
２５０の出力が与えられる。ＡＮＤゲートＧ２０１およ
びＧ２５１の各出力はＮＯＲゲートＧ３００を介して、
フリップ・フロップ４５２のクロック端子およびカウン
タ４５１のリセット端子Ｒに与えられる。フリップ・フ
ロップ４５２のＱ出力が、基本クロックＣＬとして出力
される。

【００２６】以下、上述した構成のタイミング信号発生
回路４５の動作を説明する。スロットイネーブルライン
から取り込まれるスロットイネーブル信号ＳＥは、２ビ
ットのデータで構成され、

〔００〕がバススロット＃０
に、〔０１〕がバススロット＃１に、〔１０〕がバスス
ロット＃２に、〔１１〕がバススロット＃３にそれぞれ
対応している。システム制御部５から与えられるバスス
ロット時間情報ＢＴは、各バススロット＃０〜＃３にそ
れぞれ対応したバススロット時間情報ＢＴ０，ＢＴ１，
ＢＴ２，ＢＴ３からなり、

〔０〕が２００ｎsec 、
〔１〕が２５０ｎsec に対応する。

【００２７】いま、スロットイネーブルラインにバスス
ロット＃０のスロットイネーブル信号ＳＥ

〔００〕が出
力され、このときシステム制御部５から２００ｎsec の
バススロット時間が指定されたとしよう。その結果、バ
ススロット時間判定用の４対のＡＮＤゲートのうち、Ａ
ＮＤゲートＧ００の出力のみが『Ｈ』レベルになり、他
のＡＮＤゲートの出力は『Ｌ』レベルになる。したがっ
て、ＮＯＲゲートＧ２００の出力は『Ｌ』レベルにな
り、ＮＯＲゲートＧ２５０の出力は『Ｈ』レベルにな
る。

【００２８】一方、カウンタ４５１は発振器ＯＳＣの出
力パルスを計数している。本実施例では、８０ＭＨｚの
発振器を使用しているので、カウンタ４５１の計数値
は、１２．５ｎsec ごとに、その状態が変化する。カウ
ンタ４５１の計数値が０→１→２→３と変化したとき、
すなわち、カウンタ４５１の出力〔Ｃ２，Ｃ１，Ｃ０〕
が〔０１１〕になったとき、ＡＮＤゲートＧ２０１の出
力が『Ｈ』レベルになる。これにより、ＮＯＲゲートＧ
３００の出力が『Ｌ』レベルになり、この出力がカウン
タ４５１のリセット端子Ｒに与えられる。その結果、カ
ウンタ４５１は、次のクロックパルスでリセットされ、
その出力が

〔０００〕に戻る。以下、同様にカウンタ４
５１の計数値が０→１→２→３と変化するごとに、ＮＯ
ＲゲートＧ３００が『Ｌ』レベルを出力する。つまり、
ＮＯＲゲートＧ３００の出力は、５０ｎsec ごとに
『Ｌ』レベルになる。ＮＯＲゲートＧ３００の出力は、
フリップ・フロップ４５２のクロックとしても使用され
る。フリップ・フロップ４５２のＤ端子には反転信号Ｑ
バーが入力されているので、フリップ・フロップ４５２
は、ＮＯＲゲートＧ３００から『Ｌ』レベルが出力され
るごと、すなわち、５０ｎsec ごとにその状態が変化す
る。したがって、フリップ・フロップ４５２のＱ端子か
らは、周期が１００ｎsec の基本クロックパルスＣＬが
出力されることになる。上述したように、バススロット
時間は、基本クロックパルスＣＬの倍周期に等しいの
で、結局、２００ｎsec のバススロット時間が設定され
たことになる。図８は、上述した２００ｎsec のバスス
ロット時間を設定する場合のタイミング信号発生回路４
５の動作タイミングを示している。

【００２９】次に、スロットイネーブル信号ＳＥが〔０
０〕（すなわち、バススロット＃０）で、システム制御
部５から２５０ｎsec のバススロット時間が指定された
場合を説明する。このときのバススロット時間情報ＢＴ
０は〔１〕である。その結果、バススロット時間判定用
の４対のＡＮＤゲートのうち、ＡＮＤゲートＧ０１の出
力のみが『Ｈ』レベルになるので、ＮＯＲゲートＧ２０
０は『Ｈ』レベルを出力し、ＮＯＲゲートＧ２５０は
『Ｌ』レベルを出力する。

【００３０】一方、カウンタ４５１の計数値が０→１→
２→３→４と変化したとき、すなわち、カウンタ４５１
の出力〔Ｃ２，Ｃ１，Ｃ０〕が〔１００〕になったと
き、ＡＮＤゲートＧ２５１の出力が『Ｈ』レベルにな
る。これにより、ＮＯＲゲートＧ３００が『Ｌ』レベル
を出力するので、カウンタ４５１は、次のクロックパル
スでリセットされる。以下、同様にカウンタ４５１の計
数値が０→１→２→３→４と変化するごとに、ＮＯＲゲ
ートＧ３００は『Ｌ』レベルを出力する。ＮＯＲゲート
Ｇ３００は、６２．５ｎsec ごとに『Ｌ』レベルを出力
することになるので、フリップ・フロップ４５２のＱ端
子からは、周期が１２５ｎsec の基本クロックパルスＣ
Ｌが出力される。したがって、バススロット時間は、基
本クロックパルスＣＬの倍周期である２５０ｎsec に設
定される。図９は、上述した２５０ｎsec のバススロッ
ト時間を設定する場合のタイミング信号発生回路４５の
動作タイミングを示している。

【００３１】次に、バスコントローラ４において、任意
個数のバススロットを発生させる場合の動作を説明す
る。図１０のタイミングチャートを参照する。例えば、
システム制御部５から二つのバススロット＃０，＃１を
設定する要求と、バススロット＃０についてはバススロ
ット時間を２００ｎsec に、バススロット＃１について
はバススロット時間を２５０ｎsec に設定する要求とが
バスコントローラ４へ出されたとする。

【００３２】システム制御部５からのバススロット設定
要求に基づき、バスコントローラ４のＣＰＵ４１は、そ
のスロットセット出力ポート＜２＞にデータ出力パルス
を発すると同時に、ＣＰＵバスにバススロット＃０に対
応した２ビットデータ

〔００〕を出力する。このデータ
は、出力ポート＜２＞に出力されたデータ出力パルスの
立ち上がりのタイミング（図１０のタイミングＴ₁ ）で
ラッチ回路Ｌ２ａにラッチされる。

【００３３】続いて、ＣＰＵ４１は、スロットセット出
力ポート＜３＞にデータ出力パルスを発するとともに、
ＣＰＵバスにバススロット＃１に対応したデータ〔０
１〕を出力する。このデータは、出力ポート＜２＞に前
記と同様に出力されたデータ出力パルス（図示せず）の
立ち上がりのタイミング（図１０のタイミングＴ₂ ）で
ラッチ回路Ｌ３ａにラッチされる。

【００３４】バススロット＃０，＃１に対応したデータ
がラッチされると、ＣＰＵ４１は、スロット番号セット
出力ポート＜Ｎ＞にデータ出力パルスを発すると同時
に、現在発生しているバススロットの数の、２ビット構
成における２の補数値をＣＰＵバスに出力する。例え
ば、１バスサイクルにおけるバススロットの数が『１』
であれば『３』、『２』であれば『２』、『３』であれ
ば『１』、『４』であれば『０』を出力する。ここで
は、設定バススロット数は『２』であるから、ＣＰＵバ
ス上には『２』（すなわち、２ビットデータ〔１０〕）
が出力される。このデータは、出力ポート＜Ｎ＞に出力
されたデータ出力パルスの立ち上がりのタイミング（図
１０のタイミングＴ₃ ）でラッチ回路ＬＮ１にラッチさ
れる。このデータは次の基準パルスＰ３の立ち上がりで
ラッチ回路ＬＮ２にラッチされる。

【００３５】全てのラッチ回路Ｌ_Xa（添字Ｘは『３』〜
『０』を表す）へのデータ設定が終了すると、ＣＰＵ４
１はこれらのデータを対応するラッチ回路Ｌ_Xbに移すた
めに、出力ポート＜Ｌ-end＞に制御パルスを発行する。
この制御パルスはＲＳフリップ・フロップ４９へのリセ
ット信号となり、そのＱ端子出力信号ＬＥを『Ｌ』レベ
ルに設定する（図１０のタイミングＴ₄ に対応する）。
ＲＳフリップ・フロップ４９の『Ｌ』レベルの出力信号
ＬＥはラッチ回路５１のＤ入力端子に与えられる。その
結果、ラッチ回路５１のクロック端子ＣＫに入力する基
準パルスＰ２の立ち上がりタイミングで、ラッチ回路５
１のＱバー端子出力信号ＬＥ’が『Ｈ』レベルになるこ
とにより、ＮＡＮＤゲート４８のゲートが解除され、カ
ウンタ４３のキャリー端子信号Ｃを出力側信号Load−ｂ
として通過させる状態とする。

【００３６】カウンタ４３は、入力されるクロックＣＫ
（基準パルスＰ１）が立ち上がる毎に出力データ（２ビ
ット）がカウントアップされる。一方、ロード・クロッ
ク端子ＬＤＥが『Ｈ』レベルであるとき、クロックＣＫ
の立ち上がりで、ロード・データ端子ＬＤＤに入力して
いるデータをプリセットするように構成されている。キ
ャリー端子Ｃは、カウンタ４３の計数値が『３』になっ
たときに『Ｈ』レベルを出力するものである。カウンタ
４３に『２』がプリセットされると同時に、キャリー端
子Ｃは『Ｌ』レベルになる。

【００３７】図１０のタイミング図の初期状態におい
て、ラッチ回路ＬＮ２に値『１』が設定されていたと仮
定する。このときカウンタ４３は、タイミングＴ₅ でキ
ャリー端子Ｃを『Ｈ』レベルにすることにより、ＮＡＮ
Ｄゲート４８を介してそのキャリー端子信号Ｃを出力側
信号Load−ｂとして通過させる。そして、出力信号Load
−ｂの立ち上がりタイミングＴ₆ で、ラッチ回路Ｌ_Xaの
内容をラッチ回路Ｌ_Xbに移すとともに、単安定マルチバ
イブレータ５０にトリガを与える。単安定マルチバイブ
レータ５０は、このトリガ信号により一定時間幅（例え
ば、２００ｎsec）のパルスを発生する。このパルス
（ＳＥＴ信号）によりＲＳフリップ・フロップ４９がセ
ットされ、その結果、ラッチ回路５１のＱバー端子出力
信号ＬＥ’が『Ｌ』レベルになってＮＡＮＤゲート４８
がゲートされることにより、以後に発生するカウンタ４
３のキャリー信号によってラッチ回路Ｌ_Xaの出力データ
がラッチ回路Ｌ_Xbへラッチされないようにしている。

【００３８】これにより、選択回路４２の入力端子＜２
＞に２ビットデータ

〔００〕が、入力端子＜３＞に２ビ
ットデータ〔０１〕がそれぞれ入力される。一方、同じ
タイミングＴ₆ の時点でカウンタ４３はラッチ回路ＬＮ
２のデータ（ここでは『２』）をＬＤＤ入力端子より取
り込み、プリセットデータとする。

【００３９】このときのカウンタ４３の計数値は『２』
であり、この出力データが選択回路４２の選択端子ＳＥ
Ｌに与えられることにより、選択回路４２の入力端子＜
２＞に入力している２ビットデータ

〔００〕が選択さ
れ、バッファ４４を介して、バスライン１中のスロット
イネーブルラインに出力される。この２ビットデータ
が、バススロット＃０に対応したスロットイネーブル信
号ＳＥ＃０である。スロットイネーブルラインにスロッ
トイネーブル信号ＳＥ＃０が出力されると、上述したタ
イミング信号発生回路４５が作動し、バススロット時間
（図１０のタイミングＴ₆ からＴ₇ までの時間）を２０
０ｎsec に設定するのは上述したとおりである。なお、
本実施例では、初期状態において、スロットイネーブル
ライン上に例えば、スロットイネーブル信号ＳＥ＃０
（すなわち、データ

〔００〕）を出力するようにしてい
るので、図１０のタイミングＴ₆ 以前の基準パルスＰ１
の周期も２００ｎsec になっている。

【００４０】そして、次の基準パルスＰ１（図１０のタ
イミングＴ₇ ）により、カウンタ４３がインクリメント
されて、その計数値が『３』になる。この出力データが
選択回路４２の選択端子ＳＥＬに与えられることによ
り、選択回路４２の入力端子＜３＞に入力している２ビ
ットデータ〔０１〕が選択され、スロットイネーブルラ
インに出力される。この出力データが、スロット＃１に
対応したスロットイネーブル信号ＳＥ＃１である。スロ
ットイネーブルラインにスロットイネーブル信号ＳＥ＃
１が出力されると、タイミング信号発生回路４５が作動
し、そのときのバススロット時間（図１０のタイミング
Ｔ₇ からＴ₈ までの時間）を２５０ｎsecに設定する。

【００４１】カウンタ４３の計数値が『３』になると同
時に、キャリー端子Ｃから再び『Ｈ』レベルが出力され
る。そして、次の基準パルスＰ₁ の立ち上がりのタイミ
ング（図１０のタイミングＴ₈ ）で、ラッチ回路ＬＮ２
のデータ『２』がカウンタ４３に再びプリセットされ
る。これにより、カウンタ４３の出力データが『２』に
なり、選択回路４２からスロット＃０に対応したスロッ
トイネーブル信号ＳＥ＃０が出力されるとともに、タイ
ミング信号発生回路４５によりバススロット時間が２０
０ｎsec に設定される。

【００４２】さらに次の基準パルスＰ１（図１０のタイ
ミングＴ₉ ）によりカウンタ４３がインクリメントされ
て、その出力データが『３』になると、選択回路４２か
らスロットイネーブル信号ＳＥ＃１が出力されるととも
に、バススロット時間が２５０ｎsec に設定される。

【００４３】以下、同様に、基準パルスＰ１の立ち上が
りのタイミングに同期して、バススロット時間が２００
ｎsec のバススロット＃０と、バススロット時間が２５
０ｎsec のバススロット＃１とで構成されたバスサイク
ルが繰り返される。

【００４４】本実施例に係る装置では、１バスサイクル
を構成するバススロットの数を最大４個までの範囲で任
意に増減することが可能である。バススロットの増減
は、本発明の要旨であるバススロット時間の制御とは直
接関係がないので、ここでは簡単な説明に止める。例え
ば、現在の使用スロットが＃０，＃１である場合に、シ
ステム制御部５は外部データ処理装置２から新たなデー
タ転送要求を受け取ると、現在使用されていない空きス
ロットの内から適宜なスロット（例えば、スロット＃
２）を指定して、そのスロットの発生要求と、データ転
送要求を出した外部データ処理装置２のアクセスタイム
に対応したバススロット時間情報をバスコントローラ４
に出力することにより、新たなバススロットが設定され
る。また、ある外部データ処理装置２の間でデータ転送
が完了すると、システム制御部５は、それらの外部デー
タ処理装置２からデータ転送完了の通知を受けるので、
この通知に基づいてバスコントローラ４へ、前記データ
転送に使用していたスロットの消滅指令を出すことによ
り、そのスロットを消滅させる。

【００４５】以上で、バスコントローラ４の動作説明を
終り、次に、図４に示したデータ受信専用のインターフ
ェース回路３ａおよびデータ送信専用のインターフェー
ス回路３ｂの具体的な構成を説明する。なお、データの
送受信が可能なインターフェース回路３の場合は、後述
するインターフェース回路３ａおよび３ｂの各構成を兼
ね備える構成であるので、その説明は省略する。まず、
図１１を参照して送信専用のインターフェース回路３ｂ
の構成を説明する。

【００４６】インターフェース回路３ｂは、システム制
御部５からコマンドライン７を介してスロット設定指令
を受けてスロット番号（ＳＬ０Ｔ＃）を設定する制御コ
マンド処理部３１と、前記スロット番号とバスコントロ
ーラ４から順に送られてくるスロットイネーブル信号Ｓ
Ｅ＃とを比較する比較器３２と、バスライン１のデータ
バリッドラインを介した送信先との間のハンドシェイク
に基づき比較器３２の出力を有効なものにする第１ハン
ドシェイク処理部３３と、外部データ処理装置２ｂとの
間でハンドシェイクをとるための第２ハンドシェイク処
理部３４と、外部データ処理装置２ｂから送られてきた
データをラッチするためのラッチ回路３５等を備えてい
る。なお、図示していないが、インターフェース回路３
ｂはバスコントローラ４から送られてきた基準クロック
ＣＫおよびバスクロックＢＣＬに基づいて、図６に示し
たような基準パルスＰ１〜Ｐ４を生成する内部回路をも
備えている。

【００４７】以下、図１２のタイミングチャートを参照
して、インターフェース回路３ｂの動作を説明する。な
お、図中の斜線領域は、そのデータあるいはレベルがど
のような状態であってもよいことを意味する。ここで
は、スロット＃１を使ってデータを転送するものとす
る。制御コマンド処理部３１は、システム制御部５から
スロット＃１の設定指令を受けることにより、スロット
＃１に対応したデータ（ここでは、２ビットデータ〔０
１〕）を生成して、これを比較器３２の一方への入力と
して与える。比較器３２は、制御コマンド処理部３１で
設定されたスロット番号と、バスコントローラ４から順
に送られてくるスロットイネーブル信号ＳＥ＃とを比較
し、バススロット＃１に対応したスロットイネーブル信
号ＳＥ＃１が送られてきたときに、一致信号ＥＱを第１
ハンドシェイク処理部３３に出力する（図１２のタイミ
ングＴ₁ ）。

【００４８】このとき、送信先のインターフェース回路
３がデータを受け入れられる状態であって、データバリ
ッドライン上に『Ｈ』レベルのＤＶ_OUT 信号が乗ってい
ると、このＤＶ_OUT 信号がバッファＢ１を介してＡＮＤ
ゲートＧ１の一方への入力として与えられている。その
結果、比較器３２の一致信号ＥＱがＡＮＤゲートＧ１を
通過して、フリップ・フロップＦＦ１のＤ端子に入力す
る。この一致信号ＥＱは、フリップ・フロップＦＦ１の
Ｔ端子に与えられた基準パルスＰ４の立ち上がりのタイ
ミング（図１２のタイミングＴ₂ ）でラッチされる。

【００４９】フリップ・フロップＦＦ１の出力信号ＳＬ
ＴＥは、ＮＡＮＤゲートＧ２およびＡＮＤゲートＧ３の
それぞれ一方への入力として与えられる。いま、ラッチ
回路３５に転送されるデータがラッチされているとす
る。そうすると、ＡＮＤゲートＧ３の出力が、基準パル
スＰ４が出ていない期間（すなわち、基準パルスＰ１か
らＰ３までの期間）、『Ｈ』レベルになることによっ
て、バッファＢ３が開かれ、ラッチ回路３５の出力デー
タがデータバスに出力される。ここで、基準パルスＰ４
の期間を避けてデータを転送するのは、隣接するバスロ
ットで転送されるデータ同士がデータバス上で緩衝する
のを防止するためである。

【００５０】一方、ＮＡＮＤゲートＧ２は、フリップ・
フロップＦＦ１の出力信号ＳＬＴＥが与えられている状
態で、他方入力として次の基準パルスＰ３を与えられる
と（図１２のタイミングＴ₃ ）、ＮＡＮＤゲートＧ２の
出力が立ち下がり、第２ハンドシェイク処理部３４のフ
リップ・フロップＦＦ２のリセット端子ＲＳバーをアク
ティブにする。その結果、フリップ・フロップＦＦ２の
Ｑバー出力が『Ｈ』レベルになり、この出力が外部デー
タ処理装置２ｂにデータ入力準備完了信号ＩＲとして与
えられる。なお、このときフリップ・フロップＦＦ２の
Ｑ端子の出力信号ＤＶ_INが『Ｌ』レベルになる。この出
力信号ＤＶ_INは、第１ハンドシェイク処理部３３のバッ
ファＢ２を介してデータバリッドラインを出力され、転
送先のインターフェース回路３にデータが出力されない
状態であることを知らせる。

【００５１】外部データ処理装置２ｂの図示しないＣＰ
Ｕが、前記データ入力準備完了信号ＩＲが『Ｈ』レベル
になったことを確認すると、インターフェース回路３ｂ
のフリップ・フロップＦＦ３にデータ転送信号ＤＴを出
力する（図１２のタイミングＴ₄ ）。これにより、第２
ハンドシェイク処理部３４のフリップ・フロップＦＦ３
は、次の基準パルスＰ１の立ち上がりタイミング（図１
２のタイミングＴ₅ ）で、前記データ転送信号ＤＴをラ
ッチし、『Ｈ』レベルを出力する。この出力信号ＩＤＧ
がラッチ回路３５に与えられることにより、外部データ
処理装置２ｂ内のラッチ回路２１から出力されている次
の転送データが、ラッチ回路３５にラッチされる。な
お、この例では、データ転送信号ＤＴのパルス幅は基準
パルスＰ１の周期よりも長いものとし、ラッチ回路３５
に入力されるデータも充分安定に確定しているものとす
る。

【００５２】ＩＤＧ信号が『Ｈ』レベルになると、フリ
ップ・フロップＦＦ２の出力が反転し、ハンドシェイク
用のＤＶ_IN信号が『Ｈ』レベルになり、データを送信で
きる状態であることを転送先に知らせる。

【００５３】以下、上述したと同様に、バスコントロー
ラ４からスロットイネーブル信号ＳＥ＃１が転送される
とともに、ハンドシェイク用のＤＶ_OUT 信号が『Ｈ』レ
ベルになることに基づき、ラッチ回路３５のデータが転
送される。

【００５４】次に、図４に示した受信専用のインターフ
ェース回路３ａの構成を図１３を参照して説明する。受
信専用のインターフェース回路３ａも、上述した送信専
用のインターフェース回路３ｂと同様の制御コマンド処
理部３１、比較器３２、第１ハンドシェイク処理部３３
と、インターフェース回路３ａ固有の第２ハンドシェイ
ク処理部３６を備えている。

【００５５】以下、図１４のタイミングチャートを参照
してインターフェース回路３ａの動作を説明する。ここ
ではスロット＃１を使ってデータ転送を行う場合を説明
する。

【００５６】上述したインターフェース回路３ｂの場合
と同様に、バスライン１内のデータバリットラインのＤ
Ｖ_OUT 信号が『Ｈ』レベルになっている状態で、バスコ
ントローラ４からスロットイネーブル信号ＳＥ＃１が送
られてくると、比較器３２が一致信号ＥＱを出力するこ
とにより、第１ハンドシェイク処理部３３から『Ｈ』レ
ベルのＳＬＴＥ信号が出力される（図１４のタイミング
Ｔ₁ ）。このＳＬＴＥ信号が第２ハンドシェイク処理部
３６のフリップ・フロップＦＦ４のＤ端子に入力され
る。

【００５７】フリップ・フロップＦＦ４のＱ端子の出力
信号（ＢＤＧ信号）は、Ｔ端子に入力する基準パルスＰ
３の立ち上がりのタイミング（図１４のタイミング
Ｔ₂ ）で、『Ｈ』レベルになる。このＢＤＧ信号により
バスライン１上の転送データがラッチ回路３５にラッチ
される。

【００５８】ＢＤＧ信号が『Ｈ』レベルになるととも
に、フリップ・フロップＦＦ５のＱ端子の出力が『Ｈ』
レベルに、Ｑバー端子の出力が『Ｌ』レベルに反転す
る。Ｑ出力はデータ出力準備完了信号ＯＲとして、外部
データ処理装置２ａの図示しないＣＰＵに送られる。ま
た、Ｑバー出力（ＤＶ_IN信号）は第１ハンドシェイク処
理部３３のバッファＢ２を介してデータバリッドライン
に出力され、このデータバリッドラインを『Ｌ』レベル
にすることにより、データが受け入れられない状態であ
ることを送信先に知らせる。

【００５９】前記データ出力準備完了信号ＯＲを受け取
った外部データ処理装置２ａのＣＰＵは、データ受取信
号ＤＧを第２ハンドシェイク処理部３６へ返送するとと
もに（図１４のタイミングＴ₃ ）、外部データ処理装置
２内のラッチ回路２１にラッチ回路３５の出力データを
ラッチする。ここで、ＤＧ信号のパルス幅は基準パルス
Ｐ１の周期よりも長いものと仮定する。

【００６０】ＤＧ信号を受け取った第２ハンドシェイク
処理部３６のフリップ・フロップＦＦ６は、次の基準パ
ルスＰ１の立ち上がりのタイミング（図１４のタイミン
グＴ₄ ）で、そのＱ出力が『Ｈ』レベルに反転し、この
Ｑ出力がＮＡＮＤゲートＧ４の一方入力として与えられ
る。そして、さらに次の基準パルスＰ１の立ち上がりの
タイミング（図１４のタイミングＴ₅ ）でＮＡＮＤゲー
トＧ４の出力がアクティブになることにより、フリップ
・フロップＦＦ５がリセットされてＱ，Ｑバー出力が反
転し、データ出力準備完了信号ＯＲが立ち下がるととも
に、ＤＶ_IN信号が立ち上がる。データ出力準備完了信号
ＯＲが『Ｌ』レベルになることによって、外部データ処
理装置２ａへデータ出力の準備が完了してないこを知ら
せる。また、ＤＶ_IN信号が立ち上がることにより、デー
タの受け入れ準備が完了したことを転送先に知らせる。

【００６１】以下、上述したと同様にバスライン１のデ
ータバリッドラインのＤＶ_OUT 信号が『Ｈ』レベルの状
態でスロットイネーブル信号ＳＥ＃１が送られてくる
と、比較器３２が一致信号ＥＱを出力することにより、
第１ハンドシェイク処理部３３からＳＬＴＥ信号が出さ
れ、データバス上のデータがラッチ回路３５にラッチさ
れる。そして、外部データ処理装置２ａとの間でハンド
シェイクを取ることによって、ラッチ回路３５のデータ
が外部データ処理装置２ａに転送される。

【００６２】なお、上述した実施例では、２００ｎsec
と２５０ｎsec の２種類のバススロット時間を設定でき
るようにしたが、本発明はこれに限定されず、設定され
るバススロット時間の種類や、各々の時間は任意であ
る。例えば、図１５は、４種類のバススロット＃０〜＃
３に対して、４種類のバススロット時間１００ｎsec ，
１５０ｎsec ，２００ｎsec ，２５０ｎsec を設定する
場合に使用されるタイミング信号発生回路４５の構成例
を示している。時分割転送装置の他の構成は、上述の実
施例と同様である。

【００６３】この例では、４種類のバススロット時間を
設定するために、バススロット時間情報ＢＴは、各バス
スロット＃０〜＃３について、それぞれ２ビットのデー
タで構成されている。ここでは、バススロット時間情報
ＢＴ_X0，ＢＴ_X1（添字Ｘは、バススロット＃０〜＃３に
対応した『０』〜『３』の何れかである）が、

〔００〕
のときは１００ｎsec 、〔０１〕のときは１５０ｎsec
、〔１０〕のときは２００ｎsec 、〔１１〕のときは
２５０ｎsec に、バススロット時間が設定されるように
なっている。

【００６４】このタイミング信号発生回路４５は、バス
スロット＃０〜＃３に対応して４つのＡＮＤゲート群Ｇ
００〜Ｇ０３、Ｇ１０〜Ｇ１３、Ｇ２０〜Ｇ２３、Ｇ３
０〜Ｇ３３を備え、各ＡＮＤゲート群は４種類のバスス
ロット時間に対応して４つのＡＮＤゲートで構成されて
いる。また、４種類のバススロット時間に対応して４つ
のＮＯＲゲートＧ１００，Ｇ１５０，Ｇ２００，Ｇ２５
０と、４つのＡＮＤゲートＧ１０１，Ｇ１５１，Ｇ２０
１，Ｇ２５１を備えている。

【００６５】例えば、スロットイネーブルライン上に、
バススロット＃１に対応したスロットイネーブル信号
〔０１〕が出現すると、ＡＮＤゲート群Ｇ１０〜Ｇ１３
が選択される。このときバススロット＃１に対応したバ
ススロット時間情報ＢＴ₁₀，ＢＴ₁₁が〔０１〕であった
とすると、ＡＮＤゲート群Ｇ１０〜Ｇ１３の内のＡＮＤ
ゲートＧ１１が選択されて『Ｈ』レベルを出力する。そ
の結果、ＮＯＲゲートＧ１５０が『Ｌ』レベルを出力
し、ＡＮＤゲートＧ１５１が選択される。ＡＮＤゲート
Ｇ１５１は、カウンタ４５１が〔０１０〕を出力するご
とに『Ｈ』レベルを出力し、これに伴いＮＯＲゲート３
００が『Ｌ』レベルを出力する。その結果、カウンタ４
５１がクリアされるとともに、フリップ・フロップ４５
２のＱ出力が反転する。カウンタ４５１は３７．５ｎse
c ごとに〔０１０〕を出力するので、フリップ・フロッ
プ４５２は７５ｎsec の基本クロックＣＬを出力する。
すなわち、バススロット時間は、基本クロックの２倍周
期である１５０ｎsec に設定される。

【００６６】なお、バススロットの種類も４種類に限定
されない。例えば、スロットイネーブル信号を４ビット
構成にすれば、１６種類のバススロットを発生させるこ
とができる。これに伴い、図１５に示したタイミング信
号発生回路４５のバススロット判定用のＡＮＤゲート群
を１６個に増設し、各ＡＮＤゲート群に各々のバススロ
ットに対応したバススロット時間情報（４種類であれば
２ビットデータ）を与える。ＡＮＤゲート群の増設に伴
い、ＮＯＲゲートＧ１００〜Ｇ２５０には、各々１６本
の信号線が接続されるのは言うまでもない。

【００６７】また、バス制御手段としてのバスコントロ
ーラ４や、モジュールとしてのインターフェース回路３
ａ，３ｂの構成は、上述した実施例のものに限定され
ず、適宜に変更実施することが可能である。要するに、
バスコントローラ４は、システム制御部５からの指令に
基づき、各外部データ処理装置２の間でデータ転送する
のに必要にして十分なバススロットを発生させるととも
に、各バススロットについて外部データ処理装置２のア
クセスタイムに応じたバススロット時間を設定できれば
よい。さらに、インターフェース回路３は、バスコント
ローラ４から送られてくる一連のスロットイネーブル信
号と、システム制御部５によって予め与えられたスロッ
ト番号とを比較し、両者が一致したことに基づいて、デ
ータバスに対してデータの授受を行うようなものであれ
ばよい。

【００６８】

【発明の効果】以上の説明から明らかなように、請求項
１に記載の発明に係るデータの時分割転送装置によれ
ば、データ転送の要求のあったモジュールのアクセスタ
イムに応じて、バススロット時間、すなわち、当該デー
タ転送に使用するバススロットに固有のスロットイネー
ブル信号を送出する時間を制御しているので、従来装置
のように、アクセスタイムの遅いモジュールに合わせて
バススロット時間を一律に長く設定しておくものに比
べ、システム全体のデータ転送効率を向上することがで
きる。また、請求項１に記載の発明によれば、複数個の
モジュールの中にアクセスタイムの遅いモジュールが存
在しても、システム全体のデータ転送効率を著しく低下
させることがないので、アクセスタイムの遅い既存のモ
ジュールを使用することができ、それだけシステムの開
発期間の短縮および開発費用の低減を図ることもでき
る。また、請求項２に記載の発明に係るデータの時分割
転送装置によれば、各モジュール間を接続している１本
のデータバリッドラインがイネーブル状態のときにだけ
データ転送を行うようにしているので、送信側または受
信側のいずれかのモジュールの処理速度が遅い場合や、
あるいは、１つの送信データを処理速度の異なる複数の
モジュールに送る場合でも、モジュール間の同期を確保
しながらデータ転送を行うことができる。

【図面の簡単な説明】

【図１】本発明に係るデータの時分割転送装置の一実施
例の概略構成を示したブロック図である。

【図２】外部データ処理装置間の転送例の説明図であ
る。

【図３】複数のバススロットから構成されるバスサイク
ルの説明図である。

【図４】インターフェース回路の接続構造の説明図であ
る。

【図５】バスコントローラの具体的構成を示したブロッ
ク図である。

【図６】時分割伝送の制御のために使用されるパルスの
波形図である。

【図７】タイミング信号発生回路の具体的構成を示した
ブロック図である。

【図８】タイミング信号発生回路の動作説明に供するタ
イミング図である。

【図９】タイミング信号発生回路の動作説明に供するタ
イミング図である。

【図１０】複数のバススロットを発生させる場合のバス
コントローラの動作に係るタイミング図である。

【図１１】データ送信専用のインターフェース回路の具
体的構成を示したブロック図である。

【図１２】データ送信専用のインターフェース回路の動
作説明に係るタイミング図である。

【図１３】データ受信専用のインターフェース回路の具
体的構成を示したブロック図である。

【図１４】データ受信専用のインターフェース回路の動
作説明に係るタイミング図である。

【図１５】タイミング信号発生回路の別実施例の構成を
示したブロック図である。

【符号の説明】

１…バスライン ２（２₁ ，…，２_i ，…，２_n ）…外部データ処理装置 ３（３₁ ，…，３_i ，…，３_n ）…インターフェース回
路 ３ａ…データ受信専用インターフェース回路 ３ｂ…データ送信専用インターフェース回路 （２，３…モジュール） ４…バスコントローラ（バス制御手段） ５…システム制御部（システム制御手段） ４５…タイミング信号発生回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 データ転送の最小時間単位であるバスス
   ロットを設定し、データ転送の要求数に応じた複数のバ
   ススロットで構成されたバスサイクルを繰り返すことに
   よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
   データの授受を行う複数のモジュールと、前記データ授
   受の時分割転送を制御するバス制御手段と、前記各モジ
   ュールおよび前記バス制御手段に関連して設けられたシ
   ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
   の要求を受けることにより、前記バス制御手段に対し
   て、当該データ転送に必要なバススロットの設定指令
   と、データ転送に係るモジュールのアクセスタイムに応
   じたバススロット時間の設定指令とを出すとともに、前
   記データ転送に係るモジュールにデータ転送に使用する
   スロット番号を知らせ、 前記バス制御手段は、前記システム制御手段からのバス
   スロット設定指令に基づき、データ転送に使用する各バ
   ススロットに固有のスロットイネーブル信号を繰り返し
   送出するとともに、前記システム制御手段からのバスス
   ロット時間設定指令に基づき、前記各スロットイネーブ
   ル信号を送出する時間を制御し、 前記各モジュールは、前記バス制御手段から送られてく
   る一連のスロットイネーブル信号を、前記システム制御
   手段によって予め与えられたスロット番号と逐次比較
   し、両者が一致したことに基づいて、データバスに対し
   てデータの授受を行うこと、 を特徴とするデータの時分割転送装置。
2. 【請求項２】 データ転送の最小時間単位であるバスス
   ロットを設定し、データ転送の要求数に応じた複数のバ
   ススロットで構成されたバスサイクルを繰り返すことに
   よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
   データの授受を行う複数のモジュールと、前記データ授
   受の時分割転送を制御するバス制御手段と、前記各モジ
   ュールおよび前記バス制御手段に関連して設けられたシ
   ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
   の要求を受けることにより、前記バス制御手段に対し
   て、当該データ転送に必要なバススロットの設定指令
   と、データ転送に係るモジュールのアクセスタイムに応
   じたバススロット時間の設定指令とを出すとともに、前
   記データ転送に係るモジュールにデータ転送に使用する
   スロット番号を知らせ、 前記バス制御手段は、前記システム制御手段からのバス
   スロット設定指令に基づき、データ転送に使用する各バ
   ススロットに固有のスロットイネーブル信号を繰り返し
   送出するとともに、前記システム制御手段からのバスス
   ロット時間設定指令に基づき、前記各スロットイネーブ
   ル信号を送出する時間を制御し、 前記各モジュールは、各々のモジュールに備えられた第
   １ハンドシェイク処理部の出力線である１本のデータバ
   リッドラインを介して相互に接続されており、かつ、前
   記バス制御手段から送られてくる一連のスロットイネー
   ブル信号を、前記システム制御手段によって予め与えら
   れたスロット番号と逐次比較し、両者が一致したこと、
   および前記データバリッドラインがイネーブルであるこ
   とに基づいて、データバスに対してデータの授受を行う
   こと、 を特徴とするデータの時分割転送装置。