JPS61211756A - 情報処理システム - Google Patents

情報処理システム

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JPS61211756A
JPS61211756A JP61013622A JP1362286A JPS61211756A JP S61211756 A JPS61211756 A JP S61211756A JP 61013622 A JP61013622 A JP 61013622A JP 1362286 A JP1362286 A JP 1362286A JP S61211756 A JPS61211756 A JP S61211756A
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    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 （１）発明の分野 本発明は、情報処理システムに用いられるバス構造に関
し、より詳細には、システムバスに接続された処理エレ
メント間におけるプロセッサ間連絡のだめのシステムバ
スに関する。
それぞれがデータ処理オペレーション及ヒデータハント
９リングオ投レーションを独立に実施することのできる
複数の処理エレメンと、例えば、メモリ及び入力／出力
制御装置を相互接続するために共通の／ステムノぐスを
用いることである。このシステムバスは、これらの処理
エレメントがそれらのオペレーションを通信、即ち、調
整し情報、例えばデータを交換する時に用いる手段を提
供する。
従って、システムバスの構造及びオはレーション自体が
、このシステムの第２レーシヨン及ヒ・ξフオーマンス
にとって主要なものであり、斯かるシステムバスの設計
には幾つかの繰返し生ずる問題が見られる。例えば、シ
ステムの種々の機能的要求を達成するためにシステムを
拡張又は再構成することが必要なときがある。更に、処
理エレメントに対して変更を要求することなくシステム
バスを再構成できることが望ましく、バス自体から見て
できるたけ簡単に達成されなければならない。
更に、システムバスの構造における変更は本質的にシス
テム又ハ処理エレメントのオペレーションを変更しては
ならない。
別の問題は、処理エレメントがシステムバスに対するア
クセスの陽先度を決定する時の方法である。多くのシス
テムでは、処理エレメントのシステムバスへのアクセス
の相対的優先度ハ、システムにおける処理エレメントの
物理位置によってハードワイヤード（配線）的な方法等
でもって求められる。処理エレメンと、例えば、別の入
力／出力制御装置の簡単な付加は、システムに対する実
質的な物理的再構成を必要とする。物理的バスアクセス
決定方法は、これらの処理エレメントの（全部とはかぎ
らないとしても）、多くが基本的にシステムバスへの等
しいアクセスを必要とする場合多重プロセッサシステム
においても好ましいものではない。
システムバスアクセスを決定する別の共通方法の場合、
処理エレメントにはノぐスに対するアクセスの優先度を
競うだめの手段が与えられている。
この方法は、競合プロセスによって必要とされるオーバ
ーヘッドのためシステムバスのオペレーションの可能な
速度を減じ、幾つかの処理エレメントがあ捷りにも長い
期間にわたってバスに対するアクセスからしめ出される
という結果を生じ得る。
更に別の問題は、ノロセッサ間連絡が実際に行なわれる
時の方法である。多くのシステムの場合、頻ばんに用い
られる種類の連絡が加速度的に実施されないようにして
、これによりシステムバスの速度を再び制限できるよう
にするために全ての連絡は同一の方法でもって取り扱わ
れる。
更に、多くのシステムの場合、処理エレメント間の連絡
の種類は、固定されている。その結果、連絡の任意の追
加又は拡大が現存の連絡の種類に適合され々ければなら
ないようにするため新しい種類の連絡に備えることある
いは初めに与えられた連絡を拡大することがむずかしく
なる。乙のことによって、新しい又は拡大された機能に
適合すルトいうシステムのフレキシビリティが限定され
、その結果、システムパフォーマンスが低下スルことに
もなる。
本発明は、上記の問題及び制限に対する改善及び特徴を
有するシステムバス構造及びオはレーションを提供する
ものである。
発明の概要 本発明は、各々が特定の情報処理又は取り扱いオはレー
ションを独立に実施できる複数の処理エレメントを組み
込む情報処理システムにおけるプロセッサ間連絡用シス
テムバス構造及びオペレーションに関する。
本明細書に示されたシステムバス構造は、プロセッサ間
連絡の発生を表示するバスアクセス信号を伝えるための
アクセス制御バスと及びプロセッサ間連絡が第１のクラ
スの連絡の特定の１つあるいは第２のクラスの連絡の１
メンバであることを表示する信号を伝えるための第１の
バス並びに連絡の情報内容を通信するための第２のバス
を含む通信バスを含んでいる。
第１のクラスの連絡は、メモリ関連連絡を含み、第１の
クラスの連絡の情報内容は、ソース又は転送先メモリア
ドレスフィールドを含み、このフィールドが転送先アト
゛レスを含む場合、通信されるべき情報を含むデータフ
ィールドを含んでいる。
第２のクラスの連絡は、非メモリ関連連絡を含み、第２
のクラスの連絡の情報内容は、転送先エレメントを示す
第１フィールド、連絡の種類を示す第２フィールド゛、
及びメツセージを含む第３フイール１〜゛を含んでいる
。第２クラスの連絡の情報内容は、更に、通信されるべ
き情報を含むチータフィールドを含み得る。
本実施例において、第２のバスは、第１のクラスの連絡
のアドレスフィールドと第２のクラスの連絡の第１フィ
ールド゛、第２フィールド及び第３フィールドを通信す
るためのアドレスバス手段及び第１及び第２のクラスの
連絡のデータフィールドを通信するためのデータバスを
含んでいる。
アクセス制御ハスは、フロセノザエレメントカアクセス
制御バス手段ループに沿って直列に接続されているルー
プを含んでおり、プロセッサエレメントは通信バスに対
して並列に接続されている。
バスアクセス信号がアクセス制御バスルーズの回りに伝
播する時に、通信バスに対するプロセッサエレメントの
アクセスの相対的慶先度がアクセス制御バスルーズの回
りを循環するようにするだメニ、バスアクセス信号は、
アクセス制御、バス）ｌｙ−プを通ってアクセス制御バ
スルーズに沿った各プロセッサエレメントに送られる。
バスアクセス信号の通常の状態は、通信バスがプロセッ
サエレメントによるアクセスに対して使用可能であるこ
とを示す。プロセッサエレメントは、バスアクセス信号
の伝播を阻止することにより通信バスに対するアクセス
を行い、これにより、アクセス制御バスループに接続さ
れた他の全てのプロセッサエレメントに伝播されたバス
アクセス信号を、通信バス手段がアクセスに対して得ら
れないことを示す状態に強制する。
従って、本発明の目的は、プロセッサ間連絡が第１クラ
スの連絡の特定の１つあるいは第２クラスの連絡の１メ
ンバであるかを示す信号を伝えるための第１のバス手段
及び上記連絡の情報内容を伝えるための第２のバス手段
が存在するエレメント間の通信を行うための改良された
システムバス手段を提供することにある。
奸才しい実施例の説明 以下の説明は先ず、本発明に係る好ましい実施例を組み
込んでいるシステム全体の構造を表わしており、次に、
本発明に係るバス構造体の説明が続く。次に、バス構造
体のオにレーノヨンのＮＱ　明がフローチャートによっ
て行なわれ、さらにこのシステムの諸エレメントがこの
システムに相互接続される時に用いられるインターフェ
ースロジックについて説明する。
ここで銘記すべきことは、これらの図面及び以下の説明
に現われる参照数字は３桁からなることである。最小二
桁（右から二桁）は、特定の図に現われる特定のエレメ
ントを表わしており、最大桁（一番左の桁）は、そのエ
レメントが最初に現われる図を表わしている。例えば、
エレメント１２４け、第１図に現われる２４番目のエレ
メントであり最初に第１図に現われる。参照数字は、そ
の参照エレメントが説明の中に現われる時に初めて割り
当てられ、それに続く説明と図面にわたってそのエレメ
ントに言及するのに用いられる。
第１図について説明する。第１図には、本発明に係るプ
ロセッサ間バス構造体を組み込んでいる例示システム１
０２のブロック図が示されている。
この図に示されているように、このレベルにおいテ見よ
るシステムバス構造体の２つの主々エレメントハ、シス
テムバス１０４及びノステムバス慶先（ＳＥＰ）　バス
１０６である。システムバス１０４はその詳細な構造に
ついて以下に詳しく述べられているが、システム１０２
の諸エレメントが互いに通信する時に用いられる手段で
ある。
ＳＥＰバス１０６も以下に詳細に説明されるが、システ
ムバス１０４から接続された諸エレメントがシステムバ
ス１０４へのアクセスを決定する時に用いられるリンク
である。
第１図に示すように、システム１０２を構成する諸エレ
メントは２つのクラスに分類される。即チ、システムバ
ス１０４及びＳＢＰパス１０６に直接接続されたクラス
及びシステムバス１．０４　Ｋ間接的に、即ち、システ
ム・ミス１０４及びＳＢＰバス１．０６に直接接続され
た別のエレメントを介して接続されたクラスである。以
下に更に説明されているように、ンステムノζス１０４
及（ｊＳＢＰバス１０６に直接接続されているエレメン
トハ、基本的にはシステムバス１０４へのアクセスに関
する等価物として見なされる。即ち、各斯かるエレメン
トは、全ての他の斯かるエレメントに対してシステムバ
ス１０４へのアクセスについての等しい優先度を有して
いる。間接的に接続された諸エレメントのアクセス優先
度は、それらがシステムバス１０４に接続される時に通
る関連の諸エレメントのアクセス擾先度によって決定さ
れる。
先ずシステムバス１０４に直接的に接続されている諸エ
レメントを考えると、各斯かるエレメントは、少なくと
もシステム１０２の他のエレメントに無関係の専門機能
を実行するために、例えば、マイクロコード制御の形式
にある十分な内部インテリジェンスを含んでいる。第１
図に示されるような斯かるエレメントの例は、メモリユ
ニット（ＭＥＭ）（１からｎ＋２）１０８、中央演算処
理装置（ＣＰＵ）（１からｎ＋１）１．１０、局所シス
テム制御装置（Ｌ　Ｓ　Ｃ）　　１．１．２、遠隔シス
テム制御装置（Ｒ２Ｏ）　　１．１４．、及びシステム
バスインター７エース（ＳＢＩ）（１からｎ＋１）１１
６を含んでいる。
ＭＥＭ　１０８及びＣＰＵｌｌ０等の諸エレメントの設
計及びこれらのエレメントによって実行される機能は、
当技術においては公知であり、従って、これ以上の説明
を必要とし々い。例えば、ＬＳＣ１１２及びＲ８Ｃ１１
４は、ユーザ制御インターフェース、即ち、「ソフト制
御パネル」を供給するといったような特定のシステム制
御機能を実行するように適合されたパーソナルあるいは
プロフエツンヨナルクラスの小型コンピュータでよい。
この点に関して述べると、Ｒ８Ｃ１１は、通信リンク　
（ＴＣ）を介して、例えば、診断の目的で遠隔ユーザ／
制御装置に接続されているという点でＬＳＣ１１２と異
なる。
５Ｂ１１］、６は、サテライト（衛星）演算処理装置（
ＳＰＵ）１．１８等の間接的に接続されたエレメントに
７ステムバス１０４へのアクセスカ与えられる時に通る
上に述べた諸エレメントである。
第１図に示すように、ＳＰＵ］、］８は、互いに相互接
続されており且つ５ＰＬＩバス１２０＆介して関連のＳ
ｆ３工１１６に相互接続されている。関連のＳ　Ｐ　Ｕ
　ハス１２０、従ってそこから接続されだ５ＰＵ１１８
とシステムバス１０４の間のリンクは、関連の５Ｂ１１
．１６を通して与えられる。ここで銘記すべきことは、
ＳＰＵ　１１８及びδＰＵバス１２０が、システムバス
１０４及びＳＢＰバス１０６の説明の所で以下に述べら
れるような同一の構造及びオＲレーンヨンを用いること
ができることであり、即ち、主システムバスに同等な局
所システムバスとして構成されることである。
ＳＰＵ］、］、８及びＳＰＵバス１２０は、ンステムオ
はレーンヨンのために他の任意の適当な設計を有するこ
ともできる。
ＳＰＵ　１１８は基本的に、例えば、データ率即ち機能
のだめに、それらの機能を実行するためリンステムバス
１０４に対する直接的アクセスを必要としない全てのデ
バイス又はシステムエレメントを含んでいる。５ＰＵ１
］８の例は、ディスクドライブ、ディスプレイ、プリン
タ、通信リンク、テープストリーマ及びユーザ端末装置
等の入力／出力デバイスである。ＳＰＵ］Ｉ８は更に、
他の汎用コンピュータあるいは、スキャナ及び特殊演算
あるいは信号プロセッサ等の特殊処理デバイス等の独立
あるいは関連処理ユニットを含み得る。
システムバス１０４の説明に戻る。上記のように、シス
テムバス］０４は、システム１０２の諸エレメントが通
信する時に通る手段である。システム１０２０本実施 うに、システムバス１０４は、そこから接続されたシス
テム１０２の対等諸エレメントの各々を有する線形ノミ
スである。システムバス１０４に対する接続は、エレメ
ントの機能に応じて単一方向あるいは双方向である。シ
ステムバス１０４Ｕ、システム１０２の特定の構造に応
じて拡大、即ち、システムの諸エレメントを追加するか
あるいは減じるかあるいは２つ又はそれ以上のシステム
］、　０２を１つのシステムに接続する。
ここで銘記すべきことは、以下に説明するように、シス
テムバス１０４のロジック構成が、ＳＥＰバス１０６に
よって定められ且つシステム１０２０機能によって要求
される任意のトポロジー構造を取り得ることである。例
えば、システムバス１０４は、それぞれ第１八図及び第
１Ｂ図に示すようなループ構造及び星形構造に物理的に
構成され得る。ループ構造の場合、システムバス１０４
の端部が結合されており、これにより閉ループを形成し
ており、この閉ループからンステムエレメン）　（ＳＥ
）］　２２が接続されている。星形構造の場合、システ
ムバス１０４は、共運の接合点から放射状になっている
幾つかのバスセグメントから構成されており、５Ｅ１２
２は、／ステム構造に応じて放射セグメントから接続さ
れている。
Ｃ，ンステムバス慶先バス１０６　（第１図）再び第１
図について説明する。以下に更に詳しく述べるように、
ＳＢＰバス１０６は、／ステムバス１０４に接続された
システム１０２の諸エレメントがシステムバス１０４に
対するアクセスを決定する時に用いられる手段である。
第１図に示すように、ＳＢＰパス１０６は、／ステムバ
ス１０４に接続された諸エレメントの全てがＳＢＰバス
１０６ループにおいて直列に接続されているループを形
成している。本明細書に与えられている例示システム１
０２において以下のように仮定スル。即チ、システムバ
ス１０４に接続された全ての処理エレメントＨ、プロセ
ッサ間連絡を独立的に開始する能力を有することであり
、従って、システムバス１０４に接続された全ての諸ニ
レメン）　Ｉｄ　Ｓ　Ｂ　Ｐバス１０６ルーゾにおいて
接続されているように示されている。特定の場合、例え
ば、メモリエレメンと、即ち処理エレメントは、プロセ
ッサ間連絡を開始せずただ斯かる連絡を受は且つ応答す
るエレメントであり得る。斯かるエレメントは、例えば
、メモリエレメントからＣＰＵエレメントにデータを読
み出すことにより斯かる連絡を受は且つ斯かる連絡に応
答するためにシステムバス１０４へのアクセスを必要と
するが、システムバス１．０４に対するアクセスを要求
するのには必要とされない。即ち、システムバス１０４
に対するアクセスは、応答されている連絡を送るエレメ
ントによって与えられる。斯かる場合、これらの「応答
専用」エレメントは、ＳＢＰバス１０６ループに接続さ
れる必要はないが、システムバス１０４に接続される。
以下に説明されるように、／ステムバス１０４に対する
アクセスの優先度は、システム１０２のあるエレメント
から「回転ティジ−チェイン」に、ｌ、、るＳＢＰバス
１０６ループにおける次のエレメントに送られる。即ち
、任意のエレメントがシステムバス１０４に現在アクセ
スしている場合、現在のエレメントに続＜　ＳＢＰバス
１．０６ループにｆＦＪ　ツｋ　次のエレメントはシス
テムバス１０４に対する次のアクセスに対する最高優先
度を有しており、このエレメントの後にはＳＢＰバス１
０６に沿った次のエレメントが続き、現在のエレメント
に再び達する丑でＳＢＰバス１０６ループに沿つて同様
に行なわれる。アクセスを現在しているエレメントが７
ステムバス１０４を解放すると、次のアクセスを得る機
会は、ＳＢＰバス１０６を介１、てＳＢＰバス１０６に
沿った次のエレメントに送られる。この次のエレメント
は、システムバス１０４にアクセスし得るが、それをし
ない場合、アクセスの機会をＳＥＰバス１０６に沿った
その次のエレメントに送り、初めにアクセスしていたエ
レメントに再び達するかあるいはＳＥＰバス１０６に沿
ったあるエレメントがシステムバス１０４にアクセスす
るまで同様に行なわれる。
これにより、システムバス１０４に対するアクセスの優
先度の順序は、ＳＥＰバス１０６０回すを循環する。尚
、各エレメントはシステムバス１０４にアクセスする機
会を有している。斯くして、これに接続された全ての諸
エレメントのシステムバス１０４に対するアクセスの平
均擾先度は、等しくなる。尚、特定の時点における諸エ
レメントの相対的優先度は、システムバス１０４への実
際のアクセスあるいけシステムバス１０４へのアり名ス
の権利を現在性しているエレメントに対する、ＳＥＰバ
ス１０６に沿ったそれらの相対的な位置によって求めら
れる。
ＳＥＰバス１０６から接続されたンステム１０２の諸エ
レメント間のンステムバス１０４に対するアクセス優先
度の循環／フトのために、ンステムバス１０４に接続さ
れたエレメントはンステムバス１０４に対するアクセス
を争うことはない。そられたであろうシステムバス１０
４オーバーヘツト９を減少させることにより、／ステム
バス１０４に接続された諸エレメントの間の連絡の速度
が増大する。更に、ンステムバス１０６及びＳＢＰバス
１０６に接続された各エレメントがンステム・ミス１０
４に対するアクセスを得る等しい機会を有しているため
、長い期間にわたってエレメントがンステムバス１０４
に対するアクセスからしめ出されることがない。
更に、再び、ノステム１０２の諸エレメント間のンステ
ム１０４に対するアクセス優先度の循環ンフトのために
、ＳＢＰバス１０６あるいはンステムバス１０４のどち
らかに沿つだンステム１０２のエレメントの位置は、ン
ステムバス１０４に７クセスするこのエレメントの平均
優先度には何ら関係がない。即ち、上記のように、ンス
テムバス１０４とＳＢＰバス］０６ルーゾとに接続され
た全ての諸エレメントは、／ステムバス１０４に対する
等しいアクセス権を平均して有している等個物である。
従って、あるエレメントあるいｉ１２／ステムバス１０
４に接続された他の任意のエレメントのンステムバス１
０４に対するアクセスの平均相対優先度を与えなくても
、このエレメントをンステム１０２に追加できあるいは
ンステムバス１０４及びＳＢＰバス１０６に沿ったある
点から別の点に移動することができる。
この点に関して述べると、ＳＢＰバス１０６は、ンステ
ム１０２の各エレメントがループの回りに直列に接続さ
れた状態で簡単な時計方向ループを構成しているように
第１図に示されている。しかしながら、ここで銘記すべ
きように、この図は、表示の簡潔を期すだけの目的で選
ばれている。実際、／ステムバス１０４から接続された
ンステム１０２の諸エレメントは、所望の順序でもって
ＳＥＰバス１０６に沿って直列に接続され得る。
ＳＥＰバス１０６に沿った諸エレメントの順序は、例え
ば、特定のエレメントがンステムバス１０４に対するア
クセスを有する時は必ず有効なアクセスの上記の一時的
優先度によって与えられ得る。即ち、任意のエレメント
がンステムパス１０４にアクセスする時は必ず、ＳＢＰ
バス１０６に沿った次のエレメントが次のアクセスの最
高優先度を有し、以下、５１３Ｐバス１０６ループに沿
って同様に行なわれる。例えば、第１エレメントによる
ンステムバス１０４に対するアクセスを伴つ特定のオペ
レーションが、第２エレメントによるンステムバス１０
４に対するアクセスを伴う関連のオはレーンヨンによっ
て頻ばんに追従されることが知られていた場合、この第
２エレメントは、第１エレメントの後にＳＢＰバス１０
６に接続され得る。斯くして、第１エレメントがそのオ
ペレーションを実施すると必ず、第２エレメントがンス
テムバス１０４への次のアクセスの最高優先度を有する
ことが知られる。
第１図に基づいて説明を行うために以下のように仮定す
る。即ち、５ＢＩＩ　　］−１６は、ＣＰＵ１１１０に
よって作動が行なわれている情報の入力／出力オペレー
ション、例えば、テキスト処理に主に係わっていると仮
定する。斯かる場合、ユーザオはレー／ヨンに対する応
答の速度を高めるために、ＳＢＢ１０１．１６がユーザ
、即ち、５ＰＵ１１８からＭＥＭＩ−ｎ　　１０８の１
つに情報を転送するたびに７ステムバス１０４へのＣＰ
ＵＩ　　１１０の次のアクセスを行なわしめることが望
ましい。
最後に、ＳＢＰバス１０６の第２エレメントが第１図に
示されており、このエレメントは局所優先リンク　（Ｌ
ＰＬ）１２４と呼ばれる。ＬＰＬ。
１２４は、基本的には、ＬＰＬ１２４を介して相互接続
されたエレメントの相対優先度が、Ｓ、ＢＰバス１０６
によって求められた循環曖先度に対するものとして固定
される時に用いられる手段である。ＳＥＰバス１０６に
接続された各エレメントに存在するＳＥＰバス１０６エ
レメントについての以下の説明において詳細に説明され
るように、ＬＰＬ１２４は、あるエレメントによるシス
テムバス１０４に対するアクセスのＲンテイング（ｐｅ
ｎａｌｎｇ）　　中の要求があるという事実をＬＰＬ１
２４に沿って接続された別のエレメントに送り、これに
より第２エレメントにおけるシステムバス１０４に対す
る如何なるはンテイングのアクセスも禁止する。
第２図について説明する。この図には、システム１０２
のバス構造の線図が示されている。上記の毎く及び第１
図に示すように、この構造は、／ステムバス１０４．８
ＢＰバス１０６及び、特定の場合では、関連のＬＰＬｌ
、２４を含んでいる。
第２図に示すように、システムバス１０４は、複数の多
重ラインサブバス及び単一ラインザブバスを含んでいる
。これらのサブバスの最初のバスは、システムバス１０
４のアクセスを得るシステム１０２エレメントの発生の
際に、実行される予定のシステムバス１０４オＲレーン
ヨンの型式を連絡するのに用いられるメモリ制御（ＭＣ
）バス２０２である。
即チ、アルエレメントがンステムノミス１０４Ｃ＋制御
をとるとき、このエレメントはＳＥＰバス１０６をこの
事実を示す状態に駆動することによりとのアクセスを合
図し且つ実行されるシステムバス１０４オはレーション
の種類を示すコードヲＭＣバス２０２の上に置り。シス
テムバス１０４に接続された／ステム１０２の諸エレメ
ントは、ＳＥＰパス１０６の状態をモニタすることによ
りシステムバス１０４アクセスの発生を検出し、アクセ
スが示されると、システムバス］、　０４に対するアク
セスを有するエレメントによってＭＣバス２０２の上に
置かれたコート９を読み出すことにより実行される予定
のシステムバス１０４オ深レーンヨンの種類を決定する
。
大抵のンステムバス］０４オＲレーンヨンはメモリに関
連がある、即ち、ＭＥＭ］０８からの読出しあるいはＭ
ＥＭ１０８への書込みである。従って、且つＭＣバス２
０２コート９の説明の所で判るように、非メモリ関連オ
はレーションのクラス全体が、「プロセッサ間」連絡、
即ち、２つの非メモリエレメンと、例えば、８Ｂ工１１
６バンド及びＣＰＵｌｌ０間の連絡が実施される予定で
あることを示す単一コードによって示される。以下に説
明されるように、システムバス１０４に接続された諸エ
レメントは、プロセッサ間連絡を決定し且つ実施するた
めに、斯かる場合システムバス１０４サノバスの他のザ
ブバスを参照しなければならない。
本実施例に与えられているシステム１０２のＭＣバス２
０２コート９は、以下のものを含む。
コート９　　オはレーンヨンの種類 １　　　オＲレーンヨン無し ３　　　　ＭＭｉ０８制御レジスタの内容を読み出せ４
　　　指定されたＭＭ１０８アドレス位置から４重ワー
ド（１６バイト）の情報を読み出せ５　　　指定された
ＭＭ１０８アト９レス位置から８重ワード（３２バイト
）の情報を読み出せ６　　　指定されたＭＭｌ、０８ア
ト９レス位置から２重ワードｓ（８バイト）の情報を読
み出せ７　　　指定されたＭＭ１０８アドレス位置から
１ワー１〜゛（４バイト）の情報を読み出せ８　　　プ
ロセッサ間連絡を実行せよ り　　　ＭＭ１０８制御レジスタに書き込め０　　１バ
イトを指定されたＭＭ１０８ア＋−’レス位置に書き込
め Ｄ　　　ハーフワード″′（２バイト）を指定されたＭ
Ｍ１０８アト９レス位置に書き込め Ｅ　　　　グアと一ドを指定されたＭＭ１０８アト゛レ
ス位置に書き込め Ｆ　　　１ワードを指定されたＭＭ１０８アドレス位置
に書き込め ここで銘記すべきことは、上記のコードが１６進の形で
与えられており且つコードｌ、２．９及び八が将来用い
られるために保留されることである。
これにより、プロセッサ間連絡がメモリ関連オペレーン
ヨンのディフォルトケースとして実施される。即ち、短
い「決定分岐」、即ち、ＭＣバス２０２のコードに対す
る参照が行なわれ、これによりメモリ関連オペレーショ
ンを識別し且つこれを開始する。これに対して、長い「
決定分岐」、即チ、システムバス１０４の他のサブバス
１０４の他のサブバス上にあるそれ以上の情報に対する
参照が非メモリ関連オはレーンヨンのために必要となる
。これにより、この方法は、システムバス１０４オペレ
ーシヨンの大部分、即ち、メモリ関連オペレーンヨンが
斯かるオペレーションのために短い決定径路を与え一方
ンステムバス１０４オベレーンヨンの全ての帥類を定め
且つ実施する上での７レキンビリテイを保持することに
より開始され且つ実施される時の速度を増加させる。
システムバス１０４の次の主なサブバスは、システムア
ト９レス（ＳＡ）バス２０４及びシステムデータ（ＳＤ
）バス２０６である。先ずメモリ関連オペレーンヨンを
考えると、８にバス２０４け、読出しアドレス及び書込
みアドレスがオペレーションを要求するエレメントとこ
れらのオはレーションを実施するＭＥＭ１０８との間で
通信される時に用いられる手段であり、これに対して、
ＳＤババス０６は、情報がＭＥＭ１０８とシステム１０
２の他のエレメントとの間に通信される時に用いられる
手段である。
Ｄ、２．メモリオはレーンヨン メ％　ＩＪオ啄レしンヨンにおいて、上記のように、メ
モリオペレーションを要求するシステム１０２は、先ず
、以下により詳細に説明されるＳ　’Ｂ　Ｐバス１０６
のオペレーションによってシステムバス１０４に対する
アクセスを得、適当なＭＣバス２０２コードをＭＣバス
２０２に置き、これにより実行されるオ啄し−ンヨンの
種類を示す。要求エレメントは次に、読出しアドレス又
は書込みアト９レスをＳＡババス０４に置キ、このオペ
レーションが書込みの場合、書き込丑れるケースをＳＤ
ババス０６の上に置く。アドレス指定されたＭＥＭ１０
８は次に、このケースをその中の対応する記憶位置に書
き込む。このオはレーンヨンが読出しの場合、アドレス
指定されたＭＥＭ１０８は、アドレス指定された記憶位
置からこの情報を読み出し、この情報をＳＤ、Ｓス２０
６の上に置く。このバス２０６からこの情報は要求エレ
メントによって読み出される。例えば、システム１０２
の本実施例の場合、Ｓへバスは３１ビツトに拡大可能な
２４ビツト幅であり、一方Ｓ１１バス２０６は、６４ビ
ット即ちダブルワード（倍長語）幅である。
Ｓへバス２０４及びＳＤババス０６に関連しているのは
、その主機能がメモリオはレーンヨンに関連している３
つの別の単一ラインサブバスである。これらのバスのう
ち最初のバスはＷＮ１Ｔ２Ｏ８である。この信号は、要
求された情報が得られず且つ要求エレメントによって監
視されている場合メモリ読出しオペレーションの期間中
にアドレス指定されたＭＥＭ１０８によって出され、こ
の状態は、この情報が得られるまで時期モードに置かれ
る。
第２メモリオ啄レーンヨン制御は、ＢＵＳＹ２１０であ
る。これは、メモリオペレーションの間に且つシステム
バス１０４伝送が開始される前にアドレス指定されたＭ
ＥＭｌ、０８によって出される。ＢＵＳＹ２１０は、シ
ステムバス１０４が得られず且つシステム１０２のエレ
メントによって監視されていることを示す。
第３メモリオＲレーンヨン制御は、有効メモリアクセス
（ＶＭ八）２１２である。このアクセス２１２は、要求
されたメモリオベレーンヨンカ有効であること、即ち、
アドレス即ちケースが有効であることを示すために、ア
ドレス指定されたＭＥＭ１０８によってなされる。ＶＭ
八は、要求が成功、即ち有効であるあったか否かを決定
するためにメモリオはレーンヨンを要求するエレメント
によって監視される。
ここで、非メモリ関連オはレーンヨン、即ち、プロセッ
サ間連絡を考慮すると、ＳＡババス０６及びＳＤババス
０６は、プロセツザ間オＲレー／ヨンが実行される予定
の時は、特定の点においては上記とは異なって作動する
。上記のように、プロセッサ間オ深し−／ヨンはメモリ
関連オはレーンヨンからのディフォルトとして取り扱わ
れる。
即ち、単−ＭＣバス２０２コードは、非メモリ型オペレ
ーンヨンのクラス全体を示している。上記にも説明され
ているように、ＭＣバス２０２にブロセツザ間連絡コー
ドが現われると、システムバス１０４に接続された諸エ
レメントは、実施されるべきプロセッサ間オはレーンヨ
・ンの種類を求めるために要求エレメントによってＳへ
バス２０４及びＳＤババス０６に与えられている情報を
参照しなければならない。
第２八図について説明する。この図には、プロセツザ間
オはレーンヨンにおいてＳＡババス０４及びＳＤババス
０６に与えられ得る情報が示されている。この図に示さ
れるように、Ｓへバス２０４に現われる情報は、目的を
識別する４ビツト目的アト９レス（Ｔ八）フィールド″
２１４即ちメツセージの意図された受納器（ｒｅｃｉｐ
ｉｅｎｔ）　、目的に送られるべきメツセージの種類を
識別する４ビツトメツセージ型（ＭＴ）フィール）”２
１６、及びメツセージを含み得る１６ビツトメツセージ
（ＭＥ）フィールド″′２１８を含んでいる。データが
あるエレメントから別のエレメントに伝送される場合の
特定のプロセッサ間連絡オＲレーンヨンにおいて、ＳＤ
ババス０６は、８バイトまでのデータフィールド″′を
含み得る。
ここで、ＳＡババス０４に現われる梗々のプロセッサ間
連絡フィールドを考慮すると、ＴＡフィール）’２１４
は、例えば、次の目的識別コードを含み得る。
Ｏ支持制御ユニット（例えば、ＬＳＣｌｌ、２又はＲ８
Ｃ１１４） １　　　全てのＣＰＵｌｌ０へ同時に伝達される２　　
　　　ＣＰＵＩ　　　１１０ ３　　　　　ＣＰＵ２　１１０ ４　　　　ＣＰＵ３１１０ ５　　　　　ＣＰＵ４　　１１０ ６　　　　　ＣＰＵ５　　１１０ ７　　　　　ＣＰＵ６　　１１０ ８　　　　ＣＰＵ７１］０ ９　　　　０ＰＵ８　１１０ 八　　　将来の使用のために保留されるＢ　　　　　５
ＢＩＩ　　　１１６ Ｃ５ＢＩ２　１１６ Ｄ　　　　５ＢＩ３　１１６ Ｅ　　　　ＳＢ工４　１１６ Ｐ　　　全てのＳＢ工］１６に同時に伝送される ここで銘記すべきことは、上記のコードは１６進の形で
与えられていることである。
上記のコードフォーマットから明らかなように、」二足
のコード割当てにおいて意図されている例示システムは
、１つのサポート制御ユニット１１２又は１１４．８個
寸でのＣＰＵ　１１０及び４個までのＳＢＢ１２Ｏ３含
んでいる。目的コードの割当ては、特定のシステム１０
２の意図された構造に応じて任意に変えることができる
。
ここで銘記すべきことは、５ＰＵ１１８が目的になって
おり、ここにメツセージが５ＰＵ１１８の関連ＳＢ工１
１６を介して伝送されることである。ここでまた銘記す
べきことは、プロセッサ間連絡によって、任意の型の全
てのエレメンと、例えば、ＣＰＵ１ｌＯの全であるいは
５Ｂ１１１６の全てに対するメツセージの同時伝送が可
能であるということである。
メモリエレメンと、即ち、例示ＴＡフィールド９２１４
コードに与えられたＭＥＭ　１０８に対しては目的識別
コードが存在しない。前記で説明したように、全てのメ
モリ関連オはレーションは、ＭＣバス２０２コート９レ
ベルにおいて開始され、目的ＭＥＭ１０８は、Ｓへバス
２０４に同時に現われているアト８レスによって識別さ
れる。
Ｄ、２．ｂ、２　　ＭＴスフィールド２１６コートゝＭ
Ｔフィールド２１６の内容は、関連のＴへフィール）２
１４において識別された受納器の特定の種類、即ち、本
実施例において、目的とされた受納器がＳＢＢ１２Ｏ３
あるか、即ち、ＳＢＢ１２Ｏ３ら接続されたＳＰＵ　１
　］　８であるが、ＣＰＵ１ｌＯであるかあるいはサポ
ート制御ユニツｌ−１１，２あるいは１１４であるかに
依存する。
以下に力えられた例示ＭＴフィール）’２１６コードに
おいて現われるように、ＭＴフィールｌ−’２１６コー
ト９は、メツセージをメツセージの転送、デー′　タの
転送あるいはオ啄し−ンヨン又は受納エレメントの部分
における動作状態の変化の命令として識別する。
先ず、ＳＢＢ１０１６型のエレメントに伝送され得るＭ
Ｔコードの種類の実施例を考える。
コートゝ　　メツセージ種類 ０　　　目的５ＰＵ１１．８へのメツセージ転送 １　　　目的ＳＰＵ］、１８へのデータ転送８　　　目
的５Ｂ１１１６をリセットせより　　　目的５ＰＵ１１
８をリセットせよ八　　　入力／出力（Ｉｌｏ）保護を
オフにせよ り　　　　Ｉ１０保護をオンにせよ Ｃ指定されたメモリ深−ジに対する Ｉ１０アクセスをイネーブル （θｎａｂｌ−ｅ）せよ り　　　指定されたメモＩＪ　＜−ジに対する■１０ア
クセスヲテイスエーブル （ｄｉｓａｂｌｅ）　　せよ 再び、」−記のＭＴフィールド２１６コードは、１６進
の形で与えられており、コー１’２．　３．　４゜５．
６，７．Ｅ及びＦは将来の使用のために保留される。
目的とされた受納器がＣＰＵ　ｌ　１０の時に用いられ
得るＭＴフィールド２１６コードの実施例について考え
る。
コートゝ　　メツセージ種類 ０　　　クラス１　■１０停止 １　　　クラス２　工１０停止 ８　　　プロセッサ間連絡 ９　　　クロックを同期せよ 再び、これらのコードは１６進の形で与えられており、
コートｓ２乃至７及びＡ乃至Ｆは将来の使用のために保
留される。
ここで銘記すべきことは、上記のＣＰＬＩＩＩＯメツセ
ージ型が、２つのクラスの■／○停止、即ち、Ｉ１０オ
投レーンヨンにエラーが何も現われなかった時に対する
クラス１と工１０オはレーンヨン、例えば、データにエ
ラーが現われた時に対するクラス２に備えている。これ
ら２つのクラスは、目的とするＣＰＵ　１１０によるこ
れらの事象の取扱いが異なるために与えられる。
プロセッサ間連絡型のメツセージ、即チ、ＭＴコート″
″８の場合、Ｓへバス２０４のみが連絡に用いられ且つ
その実施例が以下に与えられているメツセージを求める
ために受納器ＣＰＵ　１１０はＳへバス２０４に現われ
る同伴のＭＥフィールド９２１８を参照する。斯かる連
絡の発生によって、割込み啄ンデイングフラグが以下に
述べる受納ＣＰＵｌｌ０に対して内部のプロセッサ間連
絡レジスタにセットされる。受納ＣＰＩＪ’ｌｌＯのマ
イクロ機械が次に、割込みＲンゲイングフラグを読出し
、次の機会においてマイクロ割込みを実施し、受けられ
たメツセージを適当に処理するためにルーチンを実施す
る。受納ＣＰＩＪＩＩＯにおけるプロセッサ間連絡側込
みフラグが既にアクティブ（活性）の場合、受納ＣＰＵ
ｌｌ０は、以下に述べるように、伝送ＣＰＵｌｌ０に肯
定応答信号及びビジー信号を送る。ここで銘記すべきこ
とは、ＳＢ工］　］、６からＣＰＵＩＩＱへの連絡にお
いて、ビジ一応答を受けるＳＢＢ１２Ｏ３、ＳＢＢ１２
Ｏ３バスゾロトコル、即ち、そのＳＰＬ＋１１８に対す
るそのプロトコルに適切な方法でもってとのビジ一応答
を処理する。
再び、ＭＴフィール）２］６に現われる特定のメツセー
ジ型コート９及びそれらの意味は、意図されるンステム
］、　０２及びその中に現われる諸エレメントの構造及
び機能に応じて意の′−１まに求められる。
ＭＥフィールｌ−２１８に現われる２バイトプロセッサ
間連絡メツセージもまた、ンステム１０２及びンステム
１０２を構成する諸エレメントの機能及び構造に依存す
る。斯かるメツセージの例は、本実施例の場合、／ステ
ムエレメントとＣＰＵ１１０において実施されているノ
ステム１０２のオベレーテイングノステムとの間の連絡
を含んでいる。斯かるオＲレーテイングンステム連絡は
、Ｉ１０デバイス、即ち、Ｓ　’Ｂ工１１６又は５ＰＩ
Ｊ１１８とオＲレーテインクンステムとの間の連絡及ヒ
第２レーティングシステムとす４−４制御ユニツト１１
２又は１１４との間の連絡を含み得る。
例、！ｔ　ハ、オペレーテイングンステムは、メツセー
ジをサポート制御ユニットに送りこれによりエラーファ
イルを読み出すかあるいは更新しあるいはこのサポート
制御ユニットにンステム】０２のオＲレーンヨンの幾つ
かの特徴を検査するように要求し、この検査の結果を例
えば、診断オＲレー／ヨンにおいてオはレーティングン
ステムに報告する。
他の実施例は、ンステム１０２の多重プロセッサ構造の
ＣＰＵｌｌ０の間の連絡を含む。例えば、特定のＣＰＵ
］、１０は、メモリの任意の啄−ジに対する排他的アク
セスを希望することができ且つ他のＣＰＵｌｌ０に対し
てそれらがこのメモＩＪ　、ｅ−ジを用いているかを問
い合わせることができる。
この要求ＣＰＵｌｌ０は次に、とのば〜ジが別のＣＰＵ
ｌｌ０によって用いられていない場合、同報通信によっ
て、それらがそのメモＩＪ　　Ｑ−ジに対する排他的ア
クセスを主張していることを全てのＣＰＵｌｌ０に知ら
せる。別の実施例の場合、ＣＰＵｌｌ０は、特定のファ
イルを開いて修正することを希望することができ、全て
の他のＣＰＵ１１０に対して、それがこの目的のために
このファイルに対する排他的アクセスを得ていることを
知らせる。更に別の実施例は、Ｃ）”ＵＩＩＯのアクテ
ィビティ（ａ、ｃ　ｔ　ｉ　ｖ　ｉ　ｔ　ｉ、　ｅ日）
を調整するメツセージである。例えは、第１ＣＰＵＩＩ
Ｏはプロセッサ間メツセージによってタスクを第２Ｃ）
’ＵＩＩＯに割り当てることができ、第２　ＣＰ　’Ｕ
　１．１０は、第１ｃｐｌＪ、ｚ、ｏにそのタスクが完
了した時を知らせる連絡を送ることができる。
ＭＥフィール）゛２１８ｉ占有するプロセッサ間メツセ
ージの更に別の実施例は１．Ｉ１０メツセージ、即ち本
質的には、これらのエレメントのオはレーションを開始
又は制御するためのＣＰＵｌｌ０からＳＢ工１１６又け
ＳＰＵ］］８への命令である。
最後に、第２図についてもう一度説明すると、メモリ関
連オペレーンヨンの説明の所で述べたよウニ、ンスチム
バス１０４の特定の単一ラインザブバスは、プロセッサ
間連絡オペレーションと関連している。これらのオ投し
−ンヨン中には肯定（八〇Ｋ）２２０及び目的ビジィ（
ＴＢ）２２２が存在している。八〇に２２０は、この目
的が存在シ、且つ送りエレメントがプロセッサ間連絡を
この目的エレメントに送ることを試みていること、をこ
の目的が肯定する時に、プロセッサ間連絡の目的エレメ
ントによって出される。この送りエレメントは、プロセ
ッサ間連絡を送るという試みが成功であったか否かを決
定するために八〇　Ｋ　２２０を監視する。
ＴＢ２２２Ｕ、プロセッサ間連絡の目的エレメントによ
って出され、これにより、目的エレメントがビジィであ
り従ってプロセッサ間連絡を受けることができないこと
を示す。この送りエレメントは、Ｔ　Ｂ、　２２２を監
視し、ＴＥ１０１が目的エレメントによって出される場
合、この送りエレメントの性質及び機能に応じてこの状
態を処理する。
プロセッサ間連絡及びメモリ関連オ破し−ンヨンの両方
に関連しているのはＬＯＣＫ２２４でもある。ＬＯＣＫ
２２４は、メモリ関連オペレーンヨン又はプロセッサ間
連絡のイニ／エイタによって出され、これによりシステ
ムバス１０４の１也の全てのユーザをロックアウトする
ことができる。
ＬＯＣＫ２２４は、例えば、エレメントが一連のズロセ
ツザ間連絡あるいけ一連のノモリオＲレーンヨンを通信
することを希望する時に表明され得る。ＬＯＣＫ２２４
は、システムバス１０４に接続された全てのエレメント
によって監視され、どのユーザも別のエレメントがＬＯ
ＣＫ２２４を出している間にシステムバス１０４に対し
てアクセスすることを試みようとし々い。
最後に、第２図に示すように、システムバス］、０４は
、システムバス１０４の全てのユーザに対して力えられ
ているンステムクロツク（ＳＹＳＣＬＫ）２２６を含ん
でおり、これにより全ての斯かるエレメントに対する共
通のタイミングを達成することができる。
システム１０２のバス構造のオはレーンヨンについて述
べてきたので、システムバス１０４に接続された諸エレ
メントの各々に存在するバスインターフェースロジック
及びそのオにレーンヨンについて以下に述べることにす
る。
び第３Ｂ図） 第３Ａ図及び第３Ｂ図について説明する。これらの図に
は、システムバス１０４に接続されたエレメントをシス
テムバス１０４にインターフェースするための各エレメ
ントに与えられたインターフェース回路の線図が示され
ている。ここで銘記すべきことは、これらの図に与えら
れたロジック及び回路は、ただの例示であり、同等の機
能を実行する任意のロジック又は回路によって置き換え
られることである。更に、これらの図に与えられたロジ
ック及び回路の設計及びオＲレーションが当業者によっ
てよく理解される場合、このロジック又は回路はそれ以
上詳細には説明し々いことにする。しかし々から、エレ
メントインターフェースのオＲレーンヨンが本発明に関
連している場合は詳細に説明することにする。
入口−） 先ず第３Ａ図について説明する。この図には、システム
バス］０４に対するアクセスを要求すること及び得るこ
とに主に関連するインターフェース回路が示されている
。前に説明したように、システムバス１０４に接続され
た各エレメントは、ＳＢＰバス］、　０６ループに沿っ
て直列に接続されている。システムバス１０４に対する
アクセスを得ることに関連するシステムバス１０４の他
のザブバスは、第３八図に示すように、ビジィ２］０及
びＬＯＣＫ２２４であり、特定の場合、ＬＰＬ１２４で
ある。
前に説明したように、現在システムバス１０４に対して
アクセスしているエレメントがシステムバス１０４を解
放すると、次のアクセスを得る機会は、ＳＥＰバス１０
６を通ってＳＥＰバス１０６に沿った次のエレメントに
送られる。この次のエレメントは、システムバス１０４
に対してアクセスでき、あるいはアクセスしない場合、
アクセスの機会をＳＥＰバス］０６に沿ったその次のエ
レメントに送り、初めにアクセスするエレメントに再び
達するまであるいはＳＥＰバス１０６に沿っタアルエレ
メントがシステムバス１０４に対してアクセスするまで
同様にして行なわれる。
第３八図に示すように、ＳＢＰバス１０６ループに沿っ
た前のエレメントからのＳＥＰバス１０６への入力はＳ
ＥＰ入力（Ｓ’ＢＰＩ）と表わされ、要求ゲート（ＲＧ
）３０２の第１人力に接続される。ここで銘記すべきこ
とは、ＳＢＰ工は、他の全ての上線を引かれた信号と同
じようにして活性低信号として示されることである。Ｒ
Ｇ　３０２の出力は、ＳＢＰバス１０６ループのＳＢＰ
バス１０６ルーゾに沿った次のエレメントへの継続に接
続されており、ＳＢＰ出力（ＳＢＰＯ）と表わされる。
ＲＧ３０２の第２人力は、要求イネーメルゲート（ＲＥ
Ｇ）３０４の要求（ＲＥＱ）出力から接続される。ＲＥ
Ｑは、関連のエレメントがシステムバス１０４に対する
アクセスを要求することを希望する時に以下に説明する
ように発生され、ＲＥＧ３０４への棟々の入力によって
決定される他の状態は、このエレメントがアクセスを要
求することを防止しない。ＲＥＱは、ＲＧ３０２及びＳ
ＢＰ工に対してイネーブル信号として作動し、即ぢ、Ｓ
ＢＰ工は、ＲＥＱが出されない場合、ＳＢ、ＰＯ及び、
従ってＳＢＰバス１０６ループに沿った次のエレメント
の５ＢＰＩとしてＲＧ３０２を介して送られる。勿論、
ＲＥＱが出される場合、５ＢＰＩは、Ｓ　’Ｂ　Ｐ　Ｏ
になるためにＲＧ３０２を介して通過することがなく、
ＳＢＰバス１０６ルーゾに沿った次のエレメントは５Ｂ
ＰＩを受けることがない。尚、現在のエレメントはシス
テムバス１０４に対するアクセスを要求している。これ
により、ＲＧ３Ｑ２は、システムバス１０４に対するア
クセスを得るだめの機会の伝播を防ぐためにゲートとし
て動作する。即ち、このエレメントけ、この機会を「獲
得」することができる。そして、ＲＧ３０２は、ＳＢＰ
バス】０６ループに沿って伝播した５ＢＰＩ／５ＥＰＯ
信号のだめの信号レベルリストアラとして作動する。
ここで銘記すべきことは、ＳＢＰバス１０６インターフ
エースロジツクの構造の故に、ＳＥＰバス１０６アクセ
ス信号は、物理ループの回りの伝播時間及びこのループ
から接続されたエレメントのＲＧ３０２を通る遅延によ
って求められる速度でもってＳＢＰノくス１０６ループ
の回りを伝播することである。従って、ＳＢＰバス１０
６のオペレーション及びこのＳＢＰバス】０６に対する
エレメントインターフェースが原因の、システムバス１
０４アクセスの獲得における遅延は、最小にナリ、シス
テム１０２のバス構造のオペレーションの全体の速度は
高められる。
ここでＲＥＧ３０４について説明する。第３Ａ図に示さ
れるように、ＲＥＧ３０４け、エレメントカシステムバ
ス１０４に対するアクセスを希望すると、以下に更に説
明されるエレメントの内部制御回路からバス要求（ＢＲ
ＥＱ）信号を受ける。
ＢＲＥＱは、前に説明した入力ＢＵＳＹ及びＬＯＣＫＫ
よるＲ　Ｅ　Ｇ　３０４．　において、それぞれＢＵＳ
Ｍ２１０及びＬＯＣＫ２２４がらゲートされる。特定の
場合、前にも説明したように、ＲＥＧ３０４には、前の
エレメントからＬＰＬＩ’２４’に介して局所優先信号
が与えられている。これにより、ＲＥＱＯ伺勢、従って
５ＢＰＩ／５ＢＰＯの獲得が、ＢＵＳＹ、ＬＯＣＫ及び
局所優先信号（もしあれば）が出され々いことを要求す
る。
３Ｂ図） 第３Ｂ図について説明する。この図には、システムバス
１０４に接続されたエレメントのシステムバス１０４に
対する一般的インターフェースの線図が示されている。
この図に示されるように、インターフェースロジックは
、示されているようなシステムバス１０４のサブバスに
接続された入力を有するプロセッサ間連絡部＋ｒ＋＋１
（１ｐｃｃ）３０６を含んでいる。とれらの入力の間に
含壕れているのは、ＭＣバス２０２０４ビツトである。
即ち、Ｗ　Ａ　Ｉ　’Ｉ’％Ｂ　’Ｕ　Ｓ　Ｙ％ＶＭＡ
％ＡＣＫＡｌｌ、ＩＤ　　ＴＢである。これらの機能は
、上記に説明されている。ＩＰＣＣ３Ｑ５の入力には壕
だ、Ｓへバス２０４からのＴへフィールド″２１４が含
まれている。
これらの入力は基本的に、プロセッサ間連絡の実施の発
生、種類及び状態を定めており、ＮＰＣ０３０６は基本
的に、これらの入力を復号し且つ対応する出力をエレメ
ントの内部制御回路、例えば、マイクロコード制御回路
に与えるための復号ロジックからなっている。斯かる内
部制御回路の且つＮＰＣ０３０６等の復号ロジックの設
計は、特にシステム１０２のバス構造のオペレーション
の前の説明及び以下の説明があるため当業者によく理解
される。
工ＰＣＣ３０６によって与えられる出力の中には、前に
説明したように、エレメント停止ハントゝラーに対する
プロセッサ開割込み（工ＰＣ工）、及びへＣＫバス２２
０及びＴＢババス２２に対するＡＣＫ及びＴＢ倍信号存
在している。
工ＰＣＣ３０６はまだ、第３Ｂ図に示すように、ＳＡバ
バス０４のＭ　Ｔフィールド’２１６及びＭＥフィール
＋−８２１８部分に接続されているレジスタであるプロ
セッサ間連絡レジスタ（ｉ）’ＣＭ）３０８へのプロセ
ッサ間連絡（ＩＰＣ）の発生を示す出力を与える。これ
により、Ｉ　Ｐ　Ｃｆ（３’０８は、Ｓへバス２０４に
現われるプロセッサ間連絡のＭＴフィールド及びＭＥフ
ィールド″全獲得し且つ記憶し、これらのフィールドヲ
入力としてエレメント内部制御ロジック（内部制御）３
１０に供給する。
当技術において公知であるように、円部制御３］Ｏは、
例えば、専用制御ロジック又はマイクロコートゝプログ
ラムト９マイクロプロセッサ制御装置からなる。内部制
御３１０け、第１に、受けられたプロセッサ間連絡に応
答してエレメントのオ投し−ションを制御するべく動作
し且つ第２に、現在のエレメントからのプロセッサ間連
絡除開始し且つ制御するように動作する。
この第２の点に関して述べると、内部側４３１．０は、
プロセッサ間連絡制御信号をプロセッサ間連絡出力制御
装置（ＩＰＣＯ）３１２に発生することができる。ＩＰ
ＣＯ３１２は、エレメントカプロセッサ間連絡を開始し
ている時にＭＴ及びＭＥフィール）゛ＩｓＡバス２０４
に発生するためのレジスタ及び復号ロジックからなり、
エレメントがプロセッサ間連絡のためにシステムバス１
０４に対するアクセスを要求することを希望すると上記
のＢＲＥＱ信号を発生することができる。
最後に、インターフェース回路は、エレメントとＳＤバ
バス０６の間でデータを通信するためにＳＤババス０６
に接続されたデータレジスタ及びドライバ（ＤＲ）３１
４を含むことができる。斯かるデータ通信は、前に述べ
たように、メモリ関連オペレーンヨンでもっであるいけ
データがプロセッサ間連絡において転送される時に生じ
得る。
エレメントとシステムバス１０４とのインターフェース
は、このエレメントがＭＥＭ　１０８等のメモリエレメ
ントである時の上記のインタルフェースとは異なる。斯
かる場合、第３図に示された回路は、これに応じて修正
することができる。即ち、メモリ関連オＲレー／ヨンに
必要な機能のみを含むことができる。
例えば、ＭＫＭ１０８　　工、ｐｅＣ３ｏ６には、ＭＣ
バス２０２からの入力のみを与えることができる。これ
らの入力は、全てのメモリ関連オ、−＝レーンヨンを定
めるのに十分であり且つ完全である。
このＭＥＭ１０８の工ＰＣＣ３０６は、従って、第３Ａ
図に示されたザブバスではなく適当な／ステムバス１０
４のサブバスに出力ＷＡＬＴ。
ＢＵＳＹ及びＶＭＡ−ｉ供給することができる。同様に
して、ＭＥＭ　１０８のＩＰＣＲ３０８は、メモリ読出
しアドレス及びメモ１ノ書込みアト８レスを受けるため
のＳＡババス０４から接続されたアト９レス入カレジス
タからなり、ＭＭ１０８はＳＤババス０６への双方向デ
ータ接続を含んでいる。
システム１０２のバス構造のバス及びインターフェース
構造並びにその中に含まれる信号の機能及びオＲレー／
ヨンについて述べてきたので、システム１０２のバス構
造のオＲレ−ションをこれらのオＲレーンヨンを説明す
るフローチャートに基づいて以下に更に述べることにす
る。
第４八図及び第４Ｂ図について説明する。これらの図に
は、システム１０２のバス”ｆｌｔ造のオにレーション
を示すフローチャートが与えられている。
第４八図は、バスリクエスタの観点から見だシステムバ
スオはレーンヨンの図であり、第４Ｂ図は、目的エレメ
ントから見た図である。
第４Ａ図について説明する。プロセッサ間パスオＲレー
ンヨン、即チ、メモリエレメンヨンあるいはプロセッサ
間連絡は、その内部制御ロジックによってアクセス要求
を発生する要求エレメントによって始められる。第１ス
テツプにおいて、リクエスタは、システムバス１０４が
得られるか否かを決定する。即ち、前に説明したように
、リクエスタは、ＢＵＳＹ％ＬＯＣＫ及びＬＰＬ１２４
（もしあれば）が出されているか否が及びＳＥＰ工が得
られるか否かを決定する。
第２ステツプにおいて、バス可用性に対する条件が達成
される場合、リクエスタはＳＢＰバス１０６信号を獲得
することによりンステムバス１０４を獲得し、適当なコ
−１・゛をＭＣバス２０２の上に置き、これにより実行
されるべきオＲレーンヨンの種類を示す。ンステムバス
１０４が利用可能でない場合、リクエスタは、そのバス
が利用可能であって且つアクセスを再試行する寸で４８
するために必要な活動を行う。
ンステムバス１０４に対するアクセスが得られた場合、
且つオ破し−ンヨンがメモｌＪ関４．ｔ−’ｌ／−ンヨ
ンである場合、リクエスタはメモリオにレーンコンアト
９レスをＳババス２０４の上に重き且つ書き込まれるべ
き情報（もしあれば）ｉｓＤバス２０６の」−におき且
つＷＡＩＴバス２０８を監視する。
応答メモリエレメントがビジィである場合、メモリはＷ
Ａ工Ｔバス２０８にＷＡ工Ｔを出し、要求エレメントｄ
この応答メモリエレメントが得られる捷で待機モート゛
に入らなければならない。
この応答メモリエレメントが得られる場合、且つメモリ
要求が有効である場合、メモリエレメントはＶＭＡＭＣ
バス２０２ＭＡを出し、オはレーションが完了する。メ
モリ要求が有効でなかった場合、ＶＭ八は出されず、リ
クエスタは、この問題を解決するためにそのエラーハン
トゝう機能に参照しなければならない。
要求オペレーションがプロセッサ間連絡であった場合、
要求エレメントは、前に述べたように、Ｓババス２０４
及びＳＤノミス２０６に適当なフィールドを置き、ＡＣ
Ｋバス２２０及びＴＢババス２２を監視する。
目的エレメントが八ＣＫを出し且っＩ’−８を出さない
場合、オペレーションは完了する。
目的エレメントがＡＣＫ及びＴＢを出す場合、リクエス
タは、目的エレメントがビジィである時に待機して、連
絡を再試行しなければならない。
目的エレメントがＴＢを出さず且つＴＢを出す場合、目
的エレメントは再びビジィであると識別され且つリクエ
スタは連絡を再試行しなければならない。目的エレメン
トが八ＧＫ又はＴＢを出さない場合、リクエスタはこの
問題を解決するためにエラーハンドラを参照しなければ
ならない。
ここで第４Ｂ図について説明する。この図には、メモリ
関連オはレーンヨンとプロセッサ間連絡オはレーンヨン
の両方に対する目的エレメントのオ深し−ンヨンの一般
的フローチャートが与えられている。
第１ステツプにおいて、目的エレメントはＳＢＰバス１
０６を監視し且つＳＥＰバス１０６の状態によってンス
テムバス１０４オイレーノヨンの開始を識別する。この
時点において、エレメントハ実施されるべきシステムバ
ス１０４オベレーンヨンの種類を決定するためにＭＣバ
ス２０２のコードを読み出す。
先ずメモリエレメンヨンを考慮し且つ目的エレメントが
メモリエレメントであると仮定すると、（６Ｉ） エレメントハンステム１０２のアドレスス投−スにおけ
る目的アドレスを決定するだめにＳババス２０４を読み
出し且つオペレーションがメモリ書込みである場合書き
込まれるべきテークを獲得するだめにＳＤババス０６を
読み出す。
目的エレメントがビジィである場合は、このエレメント
はＢＵＳＹをＢＵＳＹバス２１．０に出すことにより応
答する。目的エレメントがビジィでなく且つメモリ要求
が有効である場合、目的エレメントはＶＭ八をＶＭ八バ
バス２１２出し且つ要求オにレーションを実行する。
最後に、プロセッサ間連絡を考慮すると、以下のように
なる。即ち、目的エレメントは、プロセッサ間連絡が実
行される予定であることをＭ’　Ｃバス２０２コート９
を読出すととによって決定し且っＳＡババス０４からＴ
へフィール）Ｓ２１４を読出し、これによりこのエレメ
ントが目的エレメントであるか否かを求める。
このエレメントが目的エレメントである場合、このエレ
メントは八〇Ｋを表明し、ビジィでない場合、ＢＵＳＹ
を表明しない。
このエレメントがビジィで々く目的エレメントであると
仮定すると以下のようになる。即ち、このニレメンｌ［
：ｓ　Ａバス２０４からＭＴフィール１’　２　］　６
を読出しこれにより連絡の種類を求め、Ｓへバス２０４
からＭＥフィール）２１８’を読出し、これによりメツ
セージを獲得する。このエレメントは次に、このメツセ
ージによって要求されルオペレーンヨンを実施すること
によりこれらのフィールｌ’に応答する。尚、これらの
オＲレー／ヨンは、連絡がデータの転送を要求する場合
にＳＤババス０６からのデータの読出しを含む。
【図面の簡単な説明】
第１図は、本発明を組み込んでいるシステムのブロック
図。第１八図及び第１Ｂ図は、代替のシステムバスｌ−
ポロジーを示す図。第２図は、本発明に係るバス構造体
の図。第２Ａ図は、本発明に係るバス構造体を介して伝
送されるプロセッサ間連絡を表わす図。第３八図及び第
３Ｂ図は、本発明のシステムのエレメントに組み込まれ
たシステム・ミスインターフェースの略図。第４図は、
本発明に係るオはレーンヨンを示すフローチャート。 １０２・・・情報処理システム、１０４，１．０６・・
システムバス、１０８，１１０，１１．２．］、１．４
−。 １１６・・・プロセッサニレメンｌ−１２０２・・・Ｍ
Ｃバス、２０４・・ＳＡババス２０６・・・ＳＤババス
２０８・＝ＷＡＩＴ、２］０＝、、ＢｔＪＳ工、２１２
　・・・ＶＭ八、２２０・・・八ＣＫ、２２２・・・Ｔ
Ｖ、２２４・・・ＬＯＣＫ、２２６・・・ＳＹＳ　ＣＬ
’に１２１４・・・ＴＡフィールドゝ、２１６・・・Ｍ
Ｔフィールド９．２１８・・・ＭＥフィールド８．３０
６・・・ＩＰＣＣ。 ３０８・・・ＩＰＣＲ，３’ＩＯ・・内部制御、３１２
・・・ＩＰＣＯ１３１４・・・ＤＲｏ （外５名） ？６，３ ＦＩＧ、　２Ａ ＦＩＧ、　３Ａ ＦＩＧ、　３８

Claims (1)

  1. 【特許請求の範囲】 １）複数のプロセッサエレメントを含む情報処理システ
    ムにおけるプロセッサ間連絡用システムバス手段におい
    て、 プロセッサ間連絡の発生を示すバスアクセス信号を伝え
    るためのアクセス制御バス手段と、通信バス手段であつ
    て、上記プロセッサ間連絡が連絡の第１クラスの特定の
    １つあるいは連絡の第２クラスの１メンバであることを
    示す信号を伝えるための第１バス手段、及び上記連絡の
    情報内容を通信するための第２バス手段を含む通信バス
    手段と、 を含むことを特徴とするシステムバス手段。 ２）上記第１クラスの連絡がメモリ関連連絡を含み、且
    つ上記第１クラスの連絡の情報内容は、ソース又は転送
    先メモリアドレスフィールドと転送先アドレスである場
    合、通信されるべき情報を含むデータフィールドとを含
    んでおり、 且つ上記第２クラスの連絡が、非メモリ関連連絡を含み
    、上記第２クラスの連絡の情報内容は、転送先エレメン
    トを示す第１フィールドと、連絡の種類を示す第２フィ
    ールドと、メッセージを含む第３フィールドと、を含む
    ことを特徴とする特許請求の範囲第１項に記載のシステ
    ムバス手段。 ３）上記第２クラスの連絡の情報内容が更に、通信され
    るべき情報を含むデータフィールドを含むことを特徴と
    する特許請求の範囲第２項に記載のシステムバス手段。 ４）上記第２バス手段が、 上記第１クラスの連絡のアドレスフィールドと、上記第
    ２クラスの連絡の第１フィールド、第２フィールド及び
    第３フィールドと、の通信を行なうためのアドレスバス
    手段、及び 上記第１クラスの連絡のデータフィールドの通信を行な
    うためのデータバス手段を含むことを特徴とする特許請
    求の範囲第２項に記載のシステムバス手段。 ５）上記アクセス制御バス手段は、上記プロセッサエレ
    メントが上記アクセス制御バス手段ループに沿つて直列
    に接続されているループを含んでおり且つ上記プロセッ
    サエレメントが上記連絡バス手段に対して並列に接続さ
    れていることを特徴とし、 且つ上記バスアクセス信号は、上記アクセス制御バスル
    ープを介して上記アクセス制御バスループに沿つた各プ
    ロセッサエレメントに送られ、これにより、上記通信バ
    ス手段に対する上記プロセッサエレメントのアクセスの
    相対的優先度は、上記バスアクセス信号が上記アクセス
    制御バスループの回りに伝播する時に上記アクセス制御
    バスループの回りで循環することを特徴とする特許請求
    の範囲第１項に記載のシステムバス手段。 ６）複数のプロセッサエレメント及びプロセッサ間連絡
    用システムバス手段を含む情報処理システムであつて、
    上記システムバス手段がアクセス制御バス手段及び通信
    バス手段を含み、上記通信バス手段がプロセッサ間連絡
    の種類を示す信号を行うための第１バス手段及び上記連
    絡の情報内容を通信するための第２バス手段を含む情報
    処理システムにおける、プロセッサ間連絡を転送し且つ
    受けるためのプロセッサエレメントに含まれたバスイン
    ターフェース手段において、 上記アクセス制御バス手段に接続されたバスアクセス手
    段であつて、プロセッサ間連絡の発生を示すバスアクセ
    ス信号を出す、あるいは受けるためのバスアクセス手段
    、 上記第１バス手段に接続された連絡種類手段であつて、
    実行されるべきプロセッサ間連絡の種類を示す信号を出
    す、あるいは受けるための連絡種類手段、及び 上記第２バス手段に接続された情報手段であつて、上記
    連絡の情報内容を転送する、又は受けるための情報手段 を含むことを特徴とするバスインターフェース手段。 ７）上記連絡種類信号は、上記プロセッサ間連絡が第１
    クラスの連絡の特定の１つあるいは第２クラスの連絡の
    １メンバであるかを示すことを特徴とする特許請求の範
    囲第６項に記載のバスインターフェース手段。 ８）上記第１クラスの連絡はメモリ関連連絡を含み、且
    つ上記第１クラスの連絡の情報内容が、ソース又は転送
    先メモリアドレスフィールド、及び転送先アドレスであ
    る場合、通信されるべき情報を含むデータフィールドを
    含み、 上記第２クラスの連絡は、非メモリ関連連絡を含み、上
    記第２クラスの連絡の情報内容が、上記転送先エレメン
    トを示す第１フィールド、連絡の種類を示す第２フィー
    ルド、及びメッセージを含む第３フィールドを含むこと
    を特徴とする特許請求の範囲第７項に記載のバスインタ
    ーフェース手段。 ９）上記第２クラスの連絡の情報内容が、更に、通信さ
    れるべき情報を含むデータフィールドを含むことを特徴
    とする特許請求の範囲第８項に記載のバスインターフェ
    ース手段。 １０）上記第２バス手段は、上記第１クラスの連絡のア
    ドレスフィールドと上記第２クラスの連絡の第１フィー
    ルド、第２フィールド及び第３フィールドを通信するた
    めのアドレスバス手段、及び上記第１クラスの連絡のデ
    ータフィールドを通信するためのデータバス手段を含む
    ことを特徴とする特許請求の範囲第８項に記載のバスイ
    ンターフェース手段。
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