JPH0677248B2 - ピン数の少ない高性能バスインターフェイス - Google Patents

Description

【発明の詳細な説明】 先行技術 本発明は、一般に、コンピュータデータバスの分野に係
り、より詳細には、両方向通信を行なうことのできる高
速バスに係る、殆どのバス、特に、並列フォーマットの
データを転送するための多数のラインを含んだバスにお
いては、時間のウインドウが設けられていてその間にバ
スのデータが有効となるようになっている。同期バスに
おいては、周期的に繰り返されるサイクルがこのような
バスのタイミングを取るためのベースとなり、これらの
サイクルの各々において、バスサイクル当り一度アクテ
ィブとなる別々の信号によってウインドウが通常形成さ
れる。ウインドウとウインドウとの間の時間中に、バス
上のデータは新たなレベルに変化することができ、これ
は無効であると考えられる。

一般に、バス上のデータ通信は、データをバスに送るた
めのバスドライバと、バスからデータを検索しそして記
憶するための記憶装置とが含まれる。バスドライバは、
一般に２つの形式の１つを取ることができる。その一方
の形式は、バスラインの一方のレベル、例えば、アース
電位にしか駆動することができず、従って、他方のバス
レベルを確立するためにはプルアップ即ちプリチャージ
装置が必要となる。他方の形式は、バスラインを両方の
レベルに能動的に駆動し、プリチャージ即ちプルアップ
装置を必要としない。バスドライバを制御するドライブ
信号が一方の状態にあるとき、バスドライバがイネーブ
ルされ、バスドライバは、バスドライバの入力端子に現
われる入力データに対応するレベル（同じ又は反転）に
バスを駆動する。ドライブ信号が他方の状態にあるとき
には、バスドライバがディスエーブルされて、バスドラ
イバはバスを駆動を停止する。バスドライバがイネーブ
ルされる直後に、バス上のデータがまだ変化している間
に、データは無効であると考えられる。各々の特定のド
ライバ技術及びインターフェイス特性については、この
データ無効時間は比較的一定であり、バスの長さやバス
ドライバの伝播遅延等の状態によって左右される。バス
の周波数が増加するにつれて、バスのサイクル時間が減
少し、バスドライバのイネーブル時間が対応的に減少す
る。従って、データが有効となるところのバスドライバ
イネーブル時間の長さも減少する。

記憶装置は、ラッチ信号の作用に応答して、バスに現在
あるデータを記憶する。ラッチ信号は、バス上のデータ
が有効である間に記憶装置がデータを記憶するようにタ
イミングが取りされねばならず、従来のやり方では、バ
スドライバがまだイネーブルされている間に記憶装置が
データを記憶するようにラッチ信号がタイミング取りさ
れる。従って、従来の駆動信号は、ラッチ信号が作用さ
れた後にある“ホールド時間”中バスを駆動し続ける。
集積回路チップの組間のバスを駆動するための従来のや
り方はバスドライバをディスエーブルする前にラッチを
動作させることである。というのは、バス上の電圧レベ
ルは、バスが駆動されないときに不定であり、このよう
な時間中に、記憶装置は、バスドライバからバスを経て
転送されるべきデータを実際上記憶しないからである。

ホールド時間を得るためのバスドライバ及びラッチ信号
の発生は、２つの別々のクロック信号を必要とする。即
ち、その１つはラッチ信号に対するものでありそしても
う１つはラッチ信号を越えて延びる駆動信号に対するも
のである。しかしながら、これら２つのクロック信号
は、バスライン上の１方向通信についてしか充分でな
い。同じバスライン上の完全な両方向通信においては、
２つの記憶装置／バスドライバ対と、４つのクロック信
号（各方向に２つの信号）とが必要とされる。

更に、バス上の１方向の通信に使用されるドライブ信号
は、他方向の通信に使用されるドライブ通信とオーバー
ラップしてはならず、各方向の通信に使用されるバスド
ライバがバスを同時に駆動しないようにしなければなら
ない。例えば、クロックのスキューによってたとえほん
の僅かな時間でもバスを同時に駆動した場合には、ドラ
イバ及びバスラインが電流スパイクを受けることとな
り、第２のドライブ信号によって転送されるデータの利
用が遅れることになる。

両方向通信のための多数のクロックの発生は、その通信
を全システムクロックに対して同期しなければならない
場合に更に複雑なものとなる。例えば、それ自身のバス
のタイミングがバスの素子の１つに関連しているような
システムバスの場合、両方向通信に必要な４つのクロッ
ク信号をこのシステムバスのタイミングに同期しなけれ
ばならなくなる。このような同期は、多数の理由で困難
である。まず第１に、システムバスに使用されるクロッ
クのサイクル時間は、両方向通信の条件に合致する４つ
の別々のクロック信号を得るためにクロックサイクル時
間を更に細分化することが不可能となるほど短いもので
ある。更に、これらのクロック信号を得ることが可能な
場合でも、それらのパルス巾は、素子の論理回路がそれ
らに確実に応答できなくなるほど狭いものである。

１つの設計上の解決策は、各方向の通信に対して１つづ
つの合計２つの単一方向性バスを使用することにより４
つの別々のブロック信号の必要性をなくすことである。
しかしながら、他方の単一方向性バスに対して別の組の
ラインを追加することにより、バスラインの本数と、こ
れらラインに対して専用にしなければならないエリアと
が２倍になる。更に、このようなバスの使用により、バ
スに接続される部品におけるピンの本数が２倍になる。
従って、例えば、２つの単一方向性バスを用いて64ビッ
トのデータを並列に転送するためには、単一の両方向性
バスに比べてインターフェイス当り更に64本のピンが必
要となる。

これら全て欠点の中で、ピンの本数が増加することが最
も重大である。必要とされるピンの本数が単一の集積回
路チップに支持することのできる本数を越えた場合に
は、多数のチップを回路に対して使用しなければならな
い。これは、回路が一般に多数のチップ間で分割された
ときに低速で動作するために欠点となる。従って、高速
回路の設計には、チップの境界を横切る分割機能を回避
するようにピンの所要本数を最少にする技術の開発をし
ばしば伴うことになる。プリント基板上ではピンのため
のスペースに制約があるので、ピンの本数は回路を設計
する上でしばしば制限ファクタとなる。

専用のユーザバスとメインシステムバスのような２つの
バス間の高速バスインターフェイスに対して所望される
別の設計上の目標は、メインシステムバスの出力の中心
のコピーをユーザバスに与えることである。これによ
り、ユーザバスに接続された回路は、メインシステムバ
ス上の種々のリソースの使用状態を監視することができ
る。この要求に合致するために、システムバスの各サイ
クル中にシステムバスからユーザバスへデータを転送し
なければならない。ユーザバスが両方向通信に対して単
一のラインを使用する場合には、このバスは、システム
バスサイクルの各サイクル中に２つの通信（各方向に１
つずつ）を許すためにシステムバスの２倍の速度で動作
しなければならない。この必要性により、タイミングの
問題が更に重大なものとなる。

ユーザバスがシステムバスと同期されて、ユーザバスか
らシステムバスに出されたメッセージを含むトラフィッ
クをシステムバス上に再現できる場合には、多数の効果
が得られる。このシステムの１つの効果は、システムバ
スの１つのユーザが他の全てのユーザにシステムバスト
ランザクションを監視できることである。例えば、１つ
のユーザは、他のユーザの全てのメモリ書き込み動作を
チェックすることによりそのキャッシュメモリが有効で
あるよう確保することができる。ユーザは、他のユーザ
のシステムバストランザクションに対する関係において
それ自身のシステムバストランザクションを観察するこ
とができる。更に、ユーザはシステムバスを経てそれ自
身にメッセージを送り、システムバスを介してアクセス
できるシステムバス整流器及び状態レジスタのようなノ
ードリソースを容易に整合することができる。

そこで、本発明の目的は、ドライバがオーバーラップす
ることなく高速両方向バス転送に必要とされるクロック
信号の数を最少にすることである。

本発明の別の目的は、一方のバスが他方のバスの全ての
トラフィックのコピーを得ることができるように２つの
バス間に高速データ転送を与えることである。

本発明の別の目的は、一方のバスに、該バスが他方のバ
スに送ったメッセージの返送コピーを与えることであ
る。

本発明の更に別の目的は、高速システムバスへのインタ
ーフェイスに必要とされるピンの本数を最少にすること
である。

本発明の更に別の目的及び効果は、その１個分が以下の
説明に述べられそしてその１部分が以下の説明から明ら
かであり、或いは本発明を実施することによって学び取
ることができよう。

本発明の目的及び効果は、請求の範囲に特に指摘する手
段及びその組み合わせによって実現及び達成することが
できる。

発明の要旨 本発明は、各方向における転送のタイミングを入念に制
御することによりピン端子間の両方向転送を行なうこと
によって公知技術の問題及び欠点を解消するものであ
る。

これらの目的を達成するためそして本発明の目的によれ
ば、ここに実施して広く説明するように、本発明のイン
ターフェイスシステムは、データを処理するためのユー
ザ部分を有するノードと、繰り返しバスサイクル中にデ
ータを伝播するシステムバスとに対する両方向通信を与
える。このインターフェイスシステムは、データを並列
に転送するためにユーザ部分に接続されたノードバス
と、システムバスとノードバスとの間に両方向通信を与
えると共に、上記システムバス及びタイミング手段に伝
播される全てのデータのコピーをノードバスに与えるた
めにノードバスとシステムバスとの間に接続されたトラ
ンシーバ手段とを備えている。このトランシーバ手段
は、第１の単一方向性通信手段と、第２の単一方向性通
信手段とを備えており、第１の単一方向性通信手段は、
各システムバスサイクルに一度生じる第１のクロック信
号のアクティブな部分に応答し、そしてノードバスに接
続された入力端子と、システムバスに接続された出力端
子とを有していて、システムバスの選択されたサイクル
中にシステムバスへ後で転送するためにノードバスから
のデータを受け取るものであり、そして第２の単一方向
性通信手段は、各々のシステムバスサイクルに一度生じ
る第２のクロック信号のアクティブな部分に応答し、そ
してシステムバスに接続された入力端子と、ノードバス
に接続された出力端子とを有していて、システムバスの
各サイクルに一度システムバスを経てノードバスへ伝播
されるデータを転送するものであり、上記入力端子の各
々は、第１の単一方向性通信手段の出力端子の各々に接
続され、そして上記出力端子の各々は、第１の単一方向
性通信手段の入力端子の各々に接続されている。タイミ
ング手段は、第１及び第２の単一方向性通信手段に接続
され、そして第１及び第２のクロック信号を発生し、第
１及び第２のクロック信号のアクティブな部分が同時に
生じないようにすると共に、第２クロック信号のアクテ
ィブな部分によって第２の単一方向性通信手段がノード
バスからシステムバスへ転送されたデータのコピーをノ
ードバスへ返送するようにする。

本明細書に組み込まれてその１部分を構成する添付図面
には、本発明の実施例が示されており、これを参照して
本発明の原理を以下に説明する。

図面の簡単な説明 第１図は、本発明によるシステムバスを含むデータ処理
システムのブロック図、 第２図は、第１図のデータ処理システムにおけるノード
のブロック図、 第３図は、第１図のデータ処理システムに用いられるタ
イミング信号を示すタイミング図、 第４図は、第２図のノードのデータインターフェイスを
示すブロック図、 第５図は、第１図のデータ処理システムにおけるアービ
タを示すブロック図、 第６図は、第２図のデータインターフェイス及び第２図
のノードバスに対するインターフェイス回路の詳細なブ
ロック図、 第７図は、第２図に示すブロックデコーダ63の１部分の
ブロック図、 第８図は、CMOS出力回路を示す図、 第９図は、CMOS入力回路を示す図、そして 第10図は第２図に示されたノードバス67のためのタイミ
ング信号を示す図である。

好ましい実施例の説明 添付図面に１例として示された本発明の好ましい実施例
を以下詳細に説明する。

A.システム全体の説明 第１図は、本発明によるデータ処理システム20の一例を
示している。システム20の中心部はシステムバス25であ
り、これは、多数のプロセッサと、メモリサブシステム
と、I/Oシステムとの間で通信を行なうことのできる同
期バスである。システムバス25を介しての通信は、周期
的なバスサイクルを用いて同期的に行なわれる。システ
ムバス25に対する典型的なバスサイクルタイムは、64nS
である。

第１図において、システムバス25は、２つのプロセッサ
31及び35と、メモリ39と、１つのI/Oインターフェイス4
1と、１つのI/Oユニット51とに接続される。I/Oユニッ
ト53は、I/Oバス45及びI/Oユニットインターフェイス41
によりシステムバス25に接続される。

データ処理システム20の好ましい実施例では、中央アー
ビタ（仲裁回路）28もシステムバス25に接続されてい
る。アービタ28は、幾つかのタイミング及びバス仲裁信
号をシステムバス25上の他の装置へ直接供給し、ある信
号をこれらの装置とで共有する。

第１図に示されたものは、現在好ましいと考えられるも
のであり、必ずしも本発明をこれに限定するものではな
い。例えば、I/Oユニット53はシステムバス25に直接接
続することができるし、アービタ28は、本発明について
述べるように動作しなくてもよい。

本発明を説明する上で使用する用語として、プロセッサ
31及び33、メモリ39、I/Oインターフェイス41、及びI/O
装置51は、全て「ノード」と称する。「ノード」とは、
システムバス25に接続されるハードウェア装置と定義す
る。

本発明を説明するのに用いる用語によれば、「信号」又
は「ライン」は、物理的な配線の名称を指すものとして
交換可能に用いられる。「データ」又は「レベル」とい
う用語は、信号又はラインがとることのできる値を指す
ものとして用いられる。

ノードは、システムバスを介して他のノードとの転送を
実行する。「転送」は、共通の送信器及び共通のアービ
タを分担する１つ以上の連続サイクルである。例えば、
あるノードがシステムバス25上の別のノードから情報を
得るために開始する読み取り動作においては、第１のノ
ードから第２のノードへコマンドを転送した後に、ある
程度の時間が経ってから、第２のノードから第１のノー
ドへ１つ以上の戻りデータを転送することが必要であ
る。

「トランザクション」は、システムバス25において実行
される完全な論理的タスクとして定められ、２つ以上の
転送を含むことができる。例えば、コマンド転送に続い
て１つ以上の戻りデータ転送を行なう読み取り動作は１
つのトランザクションである。システムバス25の好まし
い実施例では、許容できるトランザクションが種々のデ
ータ長さの転送をサポートし、これは、読み取り、書き
込み（マスクされた）、インターロック読み取り、ロッ
ク解除書き込み及び割り込み動作を含む。インターロッ
ク読み取りと、通常の即ち非インターロック読み取りと
の相違は、特定位置に対するインターロック読み取りの
場合にその位置に記憶された情報を検索しそしてその後
のインターロック読み取りコマンドによってアクセスを
その記憶された情報に制限することである。アクセスの
制限は、ロック機構をセットすることによって行なわれ
る。その後のロック解除書き込みコマンドは、その指定
の位置に情報を記憶し、そしてその位置においてロック
機構をリセットすることによりその記憶された情報への
アクセスを復帰する。従って、インターロック読み取り
／ロック解除書き込み動作は、ある種の読み取り−変更
−書き込み動作である。

システムバス25は「保留された」バスであるから、他の
ノードが応答を待機して浪費してしまうバスサイクルを
使用できるようにすることにより、バスリソースを効率
良く使用するよう促す。保留されたバスにおいては、１
つのノードがトランザクションを開始した後に、そのト
ランザクションが完了する前に他のノードがバスにアク
セスすることができる。従って、そのトランザクション
を開始するノードは、全トランザクション時間中バスを
束縛するのではない。これに対し、非保留バスの場合に
は、全トランザクション中バスが拘束される。例えば、
システムバス25においては、ノードが読み取りトランザ
クションを開始してそしてコマンドの転送を行なった後
に、そのコマンド転送が向けられるノードは、その要求
されたデータを直ちに返送することができない。従っ
て、コマンド転送と、読み取りトランザクションの戻り
データ転送との間にバス25のサイクルを使用することが
できる。システムバス25は他のノードがこれらのサイク
ルを使用できるようにする。

システムバス25を使用する場合に、各ノードは、情報の
転送を行なうために異なった役割を果たすことができ
る。これらの役割の１つが「コマンダ」であり、これは
現在処理中のトランザクションを開始したノードとして
定義される。例えば、書き込み又は読み取り動作におい
ては、コマンダは、書き込み又は読み取り動作を要求し
たノードであり、これは、必ずしもデータを送信もしく
は受信するノードでなくてもよい。システムバス25の好
ましいプロトコルにおいては、ノードは、たとえ別のノ
ードがトランザクションのあるサイクル中にシステムバ
ス25の所有権をもったとしても全トランザクションを通
じてコマンダとして保持される。例えば、あるノード
は、読み取りトランザクションのコマンド転送に応答し
てデータ転送中にシステムバス25の制御権をもつが、こ
のノードはバスのコマンダとはならない。むしろ、この
ノードは「レスポンダ」と称する。

レスポンダはコマンダに応答する。例えば、コマンダが
ノードＡからノードＢにデータを書き込むための書き込
み動作を開始した場合には、ノードＢがレスポンダとな
る。更に、データ処理システム20においては、ノードが
同時にコマンダ及びレスポンダとなることがある。

送信器及び受信器は、個々の転送中にノードがとる役割
を果たす。「送信器」は、転送中にシステムバス25に出
される情報のソースであるノードとして定義される。
「受信器」は、送信器の相補的なものであり、転送中に
システムバス25に出された情報を受信するノードとして
定義される。例えば、読み取りトランザクション中に、
コマンダは、最初、コマンドの転送中に送信器となりそ
して戻りデータの転送中に受信器となる。

システムバス25に接続されたノードがシステムバス25上
で送信器になろうとする場合には、そのノードが中央の
アービタ28とその特定ノードとの間に接続された２本の
要求ラインCMD REQ（コマンド要求）及びRES REQ（レ
スポンダ要求）の一方を肯定する。一般に、ノードは、
そのCMD REQラインを用いてコマンダとなることを要求
しそしてシステムバス25を介してトランザクションを開
始し、そしてノードは、そのRES REQラインを用いてレ
スポンダとなってデータ又はメッセージをコマンダへ返
送する。一般に、中央アービタ28は、どのノードがバス
へのアクセスを要求しているか（即ち、どの要求ライン
が肯定されたか）を検出する。次いで、アービタは、肯
定された要求ラインの１つに応答して、優先順位アルゴ
リズムに基づいてバス25への対応するノードアクセスを
許可する。好ましい実施例では、アービタ28は、２つの
独立した円形の待ち行列を維持し、即ち、その一方の待
ち行列はコマンダ要求に対するものでありそしてもう一
方はレスポンダ要求に対するものである。好ましくは、
レスポンダ要求はコマンダ要求よりも優先順位が高く、
コマンダ要求の前に処理される。

コマンダ要求ライン及びレスポンダ要求ラインは仲裁信
号であると考えられる。第１図に示すように、仲裁信号
は、中央アービタ28から各ノードへ送られるポイント−
ポイントの条件に応じた許可信号と、マルチバスサイク
ル転送を実行するシステムバス拡張信号と、例えば、メ
モリのようなノードがシステムバス上のトラヒックを瞬
間的に維持できなくなったときに新たなバストランザク
ションの開始を制御するシステムバス抑制信号とを含
む。

システムバス25を構成することのできる他の形式の信号
は、情報転送信号、応答信号、制御信号、コンソール／
フロントパネル信号、及び幾つかの種々の信号を含む。
情報転送信号は、データ信号、現在サイクル中にシステ
ムバスで行なわれるファンクションを表わすファンクシ
ョン信号、コマンダを識別する識別子信号、及びパリテ
ィ信号を含む。応答信号は、一般に、データ転送の状態
を送信器に通知するための受信器からの確認信号を含
む。

制御信号は、クロック信号と、低いライン電圧又は低い
DC電圧を示す信号のような警報信号と、初期化中に使用
されるリセット信号と、ノード欠陥信号と、バスのアイ
ドリングサイクル中に用いられる欠陥信号と、エラー欠
陥信号とを含む。コンソール／フロントパネル信号は、
直列データをシステムコンソールに送信したりそこから
受信したりするための信号と、始動時にブートプロセッ
サの特性を制御するためのブート信号と、システムバス
25上のプロセッサの消去可能なPROMを変更できるように
する信号と、フロントパネルのRUN LIGHTを制御する信
号と、あるノードのクロック論理回路にバッテリ電力を
供給する信号とを含む。その他の信号としては、スペア
信号に加えて、各ノードがその識別コードを定めること
ができるようにする識別信号を含む。

第２図は、システムバス25に接続されたノード60の一例
を示している。ノード60は、プロセッサであってもよい
し、メモリであってもよいし、I/Oユニットであっても
よいし、I/Oインターフェイスであってもよい。第２図
に示す例では、ノード60は、ノードに特定の論理回路65
と、ノードバス67と、データインターフェイス61及びク
ロックデコーダ63を含むシステムバスインターフェイス
64とを備えている。データインターフェイス61、クロッ
クデコーダ63及びノードバス67は、システムバス25に接
続されたノードのための標準的な要素であるのが好まし
い。ノードに特定の論理回路65は、システムバスインタ
ーフェイス64とは異なった集積回路を用いており、好ま
しくは、ノードの特定の機能を実行するようにユーザに
よって指定された回路に加えて、ノードバス67にインタ
ーフェイスする標準的な回路を含んでいる。一般に、デ
ータインターフェイス61は、ノード60とシステムバス25
との間の主たる論理的及び電気的なインターフェイスで
あり、クロックデコーダ63は中央で発生されるクロック
信号に基づいてノード60へタイミング信号を供給し、ノ
ードバス67はデータインターフェイス61とノードに特定
の論理回路65との間の高速インターフェイスをなす。

第２図に示されたノード60及びシステムバスインターフ
ェイス64の好ましい実施例では、クロックデコーダ63
は、システムバス25を経て送られるべき信号を形成する
ための制御回路を含んでおり、中央アービタ28から受け
取ったクロック信号を処理して、ノードに特定な論理回
路65及びデータインターフェイス61のためのタイミング
信号を得るようにする。クロックデコーダ63によって得
られたタイミング信号は中央で発生されたクロック信号
を用いているので、ノード60は、システムバス25と同期
して作動する。

第３図は、１つのバスサイクル、クロックデコーダ63に
よって受け取ったクロック信号、及びクロックデコーダ
63によって発生される幾つかのタイミング信号を示すタ
イミング図である。クロックデコーダ63によって受け取
られるクロック信号は、第３図に示すように、Time Ｈ
信号、Time Ｌ信号及びPhase信号を含む。Time Ｈ及
びTime Ｌは、基本的なクロック信号の逆数であり、そ
してPhase信号は、基本的なクロック信号を３で分割す
ることによって得られる。クロックデコーダ63によって
発生されたタイミング信号は、C12、C23、C34、C45、C5
6及びC61を含み、これらは全て第３図に示されている。
データインターフェイス61によって要求されるバスサイ
クル当たり一度生じるこれらのタイミング信号は、デー
タインターフェイス61に送られ、そしてデータインター
フェイス61に送られたタイミング信号と等価なものを含
む１組のタイミング信号がバッファされて、ノードに特
定の論理回路65に送られる。バッファ動作の目的は、ノ
ードに特定の論理回路65がタイミング信号を不適切にロ
ードすることによってシステムバスインターフェイス64
の動作に悪影響を及ぼさないようにすることである。ク
ロック63は、クロック信号を使用して、各バスサイクル
ごとに６つのサブサイクルを形成し、そしてこれらのサ
ブサイクルを使用して、６つのタイミング信号CXYを形
成する。但し、Ｘ及びＹは、１つのタイミング信号を形
成するように合成される２つの隣接するサブサイクルを
表わしている。

システムバスの各ノードは、そのクロックデコーダ63に
よって発生されたそれ自身の対応する１組のタイミング
信号を有している。通常、対応する信号は、システム全
体を通じて各ノードごとに全く同じ時間に生じるが、ク
ロックデコーダ63と多数のノードの他の回路との間の変
動により対応する信号間にタイミング変動を招く。これ
らのタイミング変動は、一般に「クロックスキュー」と
して知られている。

第４図は、データインターフェイス61の好ましい実施例
を示している。データインターフェイス61は、ノードバ
ス67の各ラインとシステムバス25の各ラインとの間に両
方向性の高速インターフェイスを与えるための一時的な
記憶回路及びバス駆動回路の両方を含んでいる。第４図
に示すように、データインターフェイス61は、ノードバ
ス67からシステムバス25への通信路を形成するために記
憶要素70及び72とシステムバスドライバ74とを備えてい
るのが好ましい。又、データインターフェイス61は、シ
ステムバス25からノードバス67への通信路を形成するた
めに記憶要素80及びノードバスドライバ82も備えてい
る。データインターフェイス61の説明で用いたように、
「記憶要素」という用語は、一般に、透過ラッチやマス
ター／スレーブ記憶要素のような双安定性の記憶装置を
指すものであって、特定の手段を指すものではない。当
業者であれば、どの形式の記憶要素が適当であるか明ら
かであろう。

第４図に示すように、記憶要素70は、その入力がノード
バス67からデータを受け取るように接続されそしてその
出力が記憶要素72の入力に接続される。記憶要素72の出
力は、システムバスドライバ74の入力に接続され、そし
てその出力はシステムバス25に接続される。記憶要素70
及び72は、クロックデコーダ63によって発生されたタイ
ミング信号から導出されるノードバス制御信号76及び78
によって各々制御される。記憶要素70及び72は、ノード
バス67からシステムバス25へデータをパイプライン動作
するための２段の一時的な記憶手段を形成する。種々の
個数の記憶段を使用することもできる。

システムバスドライバ74は、システムバスドライバイネ
ーブル信号79によって制御される。システムバスドライ
バイネーブル信号79の状態により、システムバスドライ
バ74の入力は、その出力に接続されて記憶要素72の出力
のデータをシステムバス25に転送するか、又はその出力
からデカップルされる。システムバスドライブイネーブ
ル信号79がシステムバスドライバ74の入力と出力をデカ
ップルするときには、システムバスドライバ74がシステ
ムバス25に高インピーダンスを与える。又、システムバ
スドライブイネーブル79は、システムバス25から受け取
ったクロック信号と、ノードに特定の論理回路65から受
け取った制御信号とに基づいてクロックデコーダ63によ
って発生される。

記憶要素80は、その入力端子がシステムバス25に接続さ
れそしてその出力端子がノードバスドライバ82の入力に
接続される。ノードバスドライバ82の出力はノードバス
67に接続されて戻される。好ましくは、透過ラッチであ
る記憶要素80は、クロックデコーダ63によって発生され
たタイミング信号から導出されるシステムバス制御信号
85によって制御される。ノードバスドライブ信号87は、
システムバスドライブ信号79がシステムバスドライバ74
を制御するのと同様にノードバスドライバ82を制御す
る。従って、ノードバスドライバ信号87に応答して、ノ
ードバスドライバ82はその入力をその出力に接続するか
その入力をその出力からデカップし、ノードバス67に高
インピーダンスを与える。

システムバス25を経ていかにデータが転送されるかを説
明するために、システムバスドライブイネーブル信号79
と制御信号85との間の関係を理解することが重要であ
る。ここに示す実施例では、この関係が第３図に示され
ている。システムバスドライブイネーブル信号79は、通
常、バスサイクルの始めから終りまで導出される。新た
なデータは、バスサイクルにおいてドライバ伝播及びバ
ス安定時間が経過した後のある時間にシステムバス25か
ら受け取られるようになる。好ましい実施例において
は、記憶要素80は透過ラッチである。制御信号85は、ク
ロックC45と論理的に透過である。バスのタイミング
は、制御信号85が否定される若干前にシステムバス25の
データが受け取られるように確保する。記憶要素80は、
制御信号85を否定する前の少なくとも設定時間に安定し
ていて且つ制御信号85を否定した後の保持時間中安定し
たまゝであるバスデータを記憶する。

ノードバス67は、ノードに特定の論理回路65とシステム
バス25との間でデータインターフェイス61により両方向
性のデータ転送を行なうことのできる非常に高速度のデ
ータバスであるのが好ましい。第２図に示されたノード
60の好ましい実施例では、ノードバス67は、システムバ
スインターフェイス64とノードに特定の論理回路65との
間の点／点接続を形成する相互接続手段である。然し乍
ら、本発明によれば、このような点／点相互接続は必要
とされない。

第５図は、システムバス25に接続された中央アービタ28
の好ましい実施例を示している。中央アービタ28は、シ
ステムバス25のためのクロック信号を発生すると共に、
システムバス25上のノードに対するバスの所有者関係を
許可する。中央アービタ28は、仲裁回路90と、クロック
回路95と、発振器97とを備えているのが好ましい。発振
器97は、基本的なクロック信号を発生する。クロック95
は、仲裁回路71のタイミング信号と、システムバス25上
でタイミングをとるための基本的なTime Ｈ、Time Ｌ
及びPhaseクロック信号とを発生する。仲裁回路71は、
コマンダ及びレスポンダの要求信号を受け取り、システ
ムバス25にアクセスしようとしているノード間の競合の
仲裁を果たし、そしてコマンダ及びレスポンダの要求に
対する上記待ち行列を維持する。又、仲裁回路は、幾つ
かの制御信号をクロック95へ供給する。

B.バスインターフェイス回路 ノード60においては、第２図及び第４図に示すように、
各々のデータインターフェイス61は、単一ピン端子によ
ってシステムバス25の対応するラインに接続されてい
る。この接続は直接行なうこともできるが、本発明を理
解する上で関わりのない幾つかの理由で、抵抗を介して
行なわれるのが好ましい。本発明の背景技術で述べた理
由により、システムバス25のラインに対応するノードバ
ス67のラインについては、各々のデータインターフェイ
ス61が単一ピン端子によってノードバス67に対応するラ
インに接続されるのが望ましい。単一ピン端子を使用す
ることにより、ノードバス67は２つの並列バスではなく
て単一の両方規制バスとすることができ、必要とされる
ピン又は端子の数を最少にすることができる。更に、ノ
ードバス67に接続された回路は、２つの並列バスにイン
ターフェイスするのに必要なピンの本数の増加を満足す
るだけのために多数の集積回路チップ間で分割する必要
がなくなる。

更に、本発明の背景技術で述べた理由で、単一ピン端子
と単一ピン端子との両方向転送を達成するための回路の
設計は、ノード60によってシステムバス25に与えられる
データを含むシステムバス25からの全てのデータ又はメ
ッセージのコピーをノードバス67上に出力しようとする
ことによって更に複雑化される。このようにすることに
より、ノードに特定の論理回路65はシステムバス25上の
全てのデータ又はメッセージを観察することができ、こ
れはシステムバス25を管理する上で役立つ。システムバ
ス25上の全てのデータ又はメッセージがノードに特定の
論理回路65に使用できるようにすることにより、ノード
60は、データ処理システム20のどのリソースが使用され
そしてこれらのプロセスがどこで使用されるかを知るこ
とができ、システムバス25の使用についてのある自己管
理技術を実施することができる。

更に、システムバス25の各ラインについて単一ピン端子
を経てデータインターフェイス61とシステムバス25との
間に両方向通信を与えることにより、ノードに特定の論
理回路65はシステムバス25に対してそれ自身のメッセー
ジを監視しそして受け取ることができる。又、このよう
な接続により、ノードに特定の論理回路65はシステムバ
ス25によってそれ自身にメッセージを送ることができ、
他のノードがこれらのトランザクションを監視できるよ
うにする。

ノードバス67に対しシステムバス25がサイクルごとに監
視できるということについての別の利点は、キャッシュ
のコヒレント性を維持することである。この使用につい
て、あるノードがシステムバス25を通してアクセスでき
るメモリ位置の内容を変更する場合に、他のノードはこ
のようなアクセスを監視し、それ自身のキャッシュがこ
れらメモリ位置のコピーを含んでいるかどうかを判断す
ることができる。

単一ピン端子接続を与えると共に、システムバス25の各
サイクル中に両方向転送機能を与えるためには、ノード
バス67は、本発明の背景技術で述べたように、システム
バス25の２倍の速度で動作しなければならない。それ
故、ノードバス67はシステムバス25よりも転送時間が短
くなければならない。

本発明の好ましい実施例において、システムバス25に対
するサイクルタイムが64ナノ秒である場合に、例えば、
CMOS回路より成るシステムバスインターフェイス64につ
いてシステムバスインターフェイス64内の回路の要求に
より６個のサブサイクルしか使用することができない。
２つのサブサイクルを各々カバーする６個のタイミング
信号C12、C23、C34、C45、C56及びC61は、ノードバス67
のタイミングどりのために形成される。

２対のクロックサイクルを必要とする従来の両方向バス
転送方法においては、これらの信号を形成するのに必要
なタイミングは、第３図のタイミング信号又は６個のサ
ブサイクルに基づく他の信号を用いて実施することが困
難である。実際に、このような実施は、第３図に示すタ
イミング信号よりも長さの長い特殊なタイミング信号を
ドライバに対して形成するか（例えばC123のようなサブ
サイクル３つ分の長さの信号）或いはこれらのタイミン
グ信号より短いラッチ制御信号を形成する（例えばC1又
はC2のような単一サブサイクル信号）ことによってしか
行なうことができない。最初の場合には、２つの別々の
ドライバが同じ時間にバスを駆動する確率が高くなる。
というのは、ドライバを制御するためにより長いブロッ
ク信号（例えば、C123及びC456）が必要となるからであ
り、そしてクロックのスキューによってこれらの信号が
オーバーラップしてバスを同時に駆動するからである。
第２番目の場合には、短いタイミング信号が論理回路に
よって効率的に使用されるに足る長さでないか、又はラ
ッチが動作する前にドライバからラッチへデータを伝播
できるに充分な長さでないことがある。従って、従来の
バス駆動方法では、少なくとも８個のサブサイクルから
得られるようなタイミング信号が必要とされている。こ
れは、３つのサブサイクルよりなる２つのドライバ信号
を１つのサブサイクルで分離してオーバラップを防止で
きるようにし、ラッチ制御信号は３つのサブサイクルよ
り成るドライブ信号の最初の２つの間持続することがで
きる。

本発明は、集積チップの境界を横切ってデータを転送す
る問題についてこれまで利用されていないバスラインの
減少を使用することにより、サブサイクルの数に制約が
あったり他の回路的な制約があったりする時の両方向デ
ータ転送の問題を解消することができる。ノードバス67
の各ラインは、典型的に、５−10pFの本来のキャパシタ
ンスを有している。この本来のキャパシタンスは、バス
がバスドライバによって特定のレベルまでもはや実際に
駆動されなくなった後でもバスライン上に適当な電圧レ
ベルを維持するのに使用できるものであることがわかっ
た。バスラインに本来あるキャパシタンスで電荷を蓄積
するためには、そのキャパシタンの導電部のインピーダ
ンスを高くしなければならない。一般に、バスの放電路
は、そのバスに接続された記憶素子の入力及びドライバ
の出力を通るものである。更に、入力及び出力インピー
ダンスの高い装置、特に、バスラインに数pFのキャパシ
タンスを追加するようなCMOS装置を使用することによ
り、バスラインの本来のキャパシタンスを用いて、バス
に出されるデータが、バスドライバからドライブ信号が
取り去られた後でも有効となるような時間を拡張できる
ことがわかった。

インターフェイス装置は、バスの種々のラインに各々対
応する複数のバスドライバを備えている。各ドライバ
は、対応するバスラインを２つの電圧レベルのいずれか
へ駆動することができる。第６図は、ノードに特定の論
理回路65及びデータインターフェイス61内の回路に接続
されたバス67の１本のラインを示す一例である。既に述
べたバスドライバ82は、バス67のそのラインに接続され
て示されている。バスドライバ82は、記憶素子80からノ
ードバス67のラインに転送されるべき入力データを保持
するための入力端子90と、ノードバス67のラインに実際
に接続されたバスインターフェイス端子92とを備えてい
る。バスドライバ82は、第４図にDRIVE87と示されそし
て第６図に特にC61として示されている２状態ドライブ
信号を受け取るイネーブル端子94も有している。

第３図は、信号C61のタイミングを示している。C61が高
レベルであるとき（レベルの指示は通常通りのものであ
り特に必要とされるものではない）、出力端子92がノー
ドバス67の対応するラインを入力データに基づいてレベ
ルの１つに駆動する。信号C61が低レベルであるとき
は、バスドライバ82がバスラインの駆動を停止し、ノー
ドバス67のラインを高インピーダンスにする。

又、インターフェイス装置は、バスの種々のラインに対
応する複数のラッチも備えている。第６図に示すよう
に、記憶素子110はドライバ82と同じノードバス67のラ
インに接続される。記憶素子110は、ノードバス67のそ
のラインに接続された入力端子112を有し、そのライン
に高インピーダンスを与える。又、記憶素子110は、第
６図にC61と示された制御信号を受け取るための制御端
子114も有している。端子114に制御信号が現われると、
記憶素子110は、その制御信号が作動されたときに（即
ち、C61がデアサートされたときに）ノードバス67の対
応するライン上のレベルを記憶する。一般に、制御信号
は、立上り縁又は立ち下がり縁のような１個で両方では
ない）状態と状態との間の単一の送信中に作動される。

更に、インターフェイス装置は、複数のラッチに接続さ
れた信号発生手段も備えており、該手段は、バスドライ
バの入力端子に現われる入力データをバスを通してラッ
チへ転送するためのドライブ及び制御信号を発生する。
第７図は、信号C61を導出するための回路を含むクロッ
クデコーダ63の１例を示す。第７図において、Time Ｌ
信号はバッファ130を通して受け取られ、３ビットシフ
トレジスタ132のクロック入力に接続される。PHASE信号
は、バッファ134を通過した後、シフトレジスタ132のデ
ータ入力端子に送られる。このレジスタのQ1、Q2及びQ3
出力はバッファ140、138及び136を追加し、各々C12、C3
4及びC56信号を形成する。シフトレジスタ132のQ1出力
は、３ビットシフトレジスタ142のデータ入力を与え、
そのクロック入力はバッファ144を通してTIME Ｈ信号
に接続される。レジスタ142のQ1、Q2及びQ3出力はバッ
ファ150、148及び146に通されて、各々、C23、C45及びC
61信号を形成する。第３図に示すように、好ましい実施
例では、クロック信号C61のアクティブな部分は、シス
テムバス25のサイクルの約1/3の間続く。

信号発生手段は、対応する制御信号が作動されるときと
実質的に同時にドライブ信号を第１状態から第２状態に
切り換えるための第１手段を備えている。換言すれば、
ドライブ信号はラッチ信号の後に付加的なサブサイクル
を維持する必要がない。好ましい実施例において、クロ
ックデコーダ63は、ドライブ及び制御信号の両方に対し
てタイミング信号C61を発生する。前記したように、デ
ータインターフェイス61へ送られるタイミング信号C61
と、ノードに特定の論理回路65、ひいては、記憶素子11
0に送られるタイミング信号C61とを分離することが好ま
しい。しかしながら、これら両方のタイミング信号は実
質的に同じである。この信号の分離により、ノードに特
定の論理回路65の特性が、例えば、ノード動作が不適切
なためにデータインターフェイス61に与えられるタイミ
ング信号を変えてしまったり、クロックデコーダ63のタ
イミング信号によるデータインターフェイス61の作用に
悪影響を及ぼしたりすることが防止される。

従来技術とは異なり、バスラインに対して別々のドライ
バ保持時間が設けられない。このように別々のドライバ
保持時間がないことが本発明によって可能となる理由
は、ノードバス67がもはや実際に駆動されないときでも
これらラインのレベルを維持するようにバスラインの本
来のキャパシタンスが使用されるからである。ノードバ
ス67のラインに対する放電路は、記憶素子110の高入力
インピーダンスと、バスドライバ82がイネーブルされた
ときの該バスドライバの高出力インピーダンスとを通る
ものであるから、ノードバス67のラインに現われる電圧
レベルは所定時間中比較的一定に保たれる。この時間
は、本来のバスキャパシタンスと、ドライバ82及び記憶
素子110のキャパシタンス及びインピーダンス等から計
算することができる。

バスドライバ82の出力回路は第８図に示すようなCMOSド
ライバであるのが好ましい。この回路は、直列接続され
たｐチャンネルプルアップトランジスタ200及びｎチャ
ンネルプルダウントランジスタ210を含んでいる。ｐチ
ャンネルトランジスタ200は、供給電圧Vccと出力端子92
との間に接続された電流路を有している。ｎチャンネル
トランジスタ210は、出力端子92と基準端子との間に接
続された電流路を有している。

プリバッファ220は、ｐチャンネルトランジスタ200のゲ
ートを制御するためのGATE Ｔ信号と、ｎチャンネルト
ランジスタ210のゲートを制御するためのGATE Ｎ信号
とを送信する。バスドライバ82がイネーブルされると、
GATE Ｐ及びGATE Ｎ信号は各々トランジスタ200及び2
10を制御して、ノードバス67を“1"又は“0"データに対
応する高レベル又は低レベルへ移動する。特に、ノード
バス67は低レベルに移動されるべきときには、GATE Ｐ
及びGATE Ｎ信号は高レベル（Vccに近い）にされ、ノ
ードバス67は高レベルに駆動されるべきときには、GATE
Ｐ及びGATE Ｎ信号が低レベル（接地レベルに近い）
にされる。バスドライバ82がディスエーブルされると端
子90は出力端子92からデカプルされ、プリバッファ220
はGATE Ｐ信号を高レベルにセットしそしてGATE Ｎ信
号を低レベルにセットする。これにより、両トランジス
タ200及び210がディスエーブルされ、典型的に数メガオ
ームの高インピーダンスがノードバス67に与えられる。

ラッチ110の入力回路は標準的なCMOS回路であるのが好
ましい。この一例が、第９図に、ｐチャンネルトランジ
スタ235及びｎチャンネルトランジスタ237より成るイン
バータ回路230で示されている。第９図の回路の典型的
な入力インピーダンスも数メガオーム程度である。

第８図に示されたCMOSドライバ回路を有するドライバ82
を使用すると共に、第９図に示されたCMOS入力回路を有
する記憶素子110を使用することにより、データは実際
上“ホールド時間”の間にノードバス67上に維持され、
従って、制御信号（C61）の立ち下がり縁に、記憶素子1
10は、たとえバスドライバ82がそのドライブ信号（C6
1）によってディスエーブルされていてもそのレベルを
記憶する。このように、“ホールド時間”は、従来のバ
スドライブ回路において“ドライバ非オーバーラップ時
間”と通常考えられていたものとオーバーラップする。

タイミングは、データがバス上で有効であるときの“ウ
インドウ”中に制御信号が作動されるよう確保するのが
好ましい。しかしながら、ここに示すように、本発明の
回路では、バスドライバ82がノードバス67を実際に駆動
するのを停止する時点を通り越してこの運動を拡張する
ことができる。

ノードバス67にその同じラインを経ての両方向通信につ
いては、ノードに特定な論理回路65からシステムバス25
へデータを送信するために別のドライバ／記憶素子対が
必要とされる。第６図に示すように、ノードに特定の論
理回路65は、入力端子121と、出力端子122と、イネーブ
ル端子124とを有するドライバ120を備えている。バスド
ライバ120はバスドライバ82と構造的に同様であるのが
好ましい。バスドライバ120の入力端子121は、記憶素子
130から受け取るものとして第６図に示された第２の入
力レベルを、バスドライバ120の出力端子が接続される
ノードバス67の同じラインに接続したままに保持する。
第６図に示す本発明の実施例では、イネーブル端子124
は、クロックデコーダ63から送られるタイミング信号C3
4に接続される。

データインターフェイス61は、バスドライバ120に対し
て相補的なものとして記憶素子70を備えているのが好ま
しい。記憶素子70は、入力端子71及び制御端子75を有し
ている。第６図に示された本発明の実施例では、制御端
子75に現われる制御信号は信号C34である。

両方向通信を果たすためのインターフェイス装置の信号
発生手段は、バスドライバ82及び120の各々の入力に現
われるデータをノードバス67へ転送するために、記憶素
子70及び110とバスドライバ82及び120とに対して別々の
ドライバ制御信号を発生する。この信号発生手段は、
（１）１つのバスドライバに対するドライブ信号を、対
応する制御信号が作動されるのと実質的に同時に第１状
態と第２状態との間で切り換え、（２）対応するラッチ
の制御信号が作動されるのと実質的に同時に他のバスド
ライバに対してドライブ信号を第１状態と第２状態との
間で切り換え、そして（３）第１及び第２のドライブ信
号が同時に第１状態にならないよう確保するための手段
を備えている。

クロックデコーダ63は、第７図に示すように、タイミン
グ信号C61及びC34を発生し、これらは第３図から明らか
なようにオーバーラップしない。実際には、タイミング
信号C34とC61との間にはサブサイクル２及び５に対応す
る時間周期があり、これらの時間周期は、ノードバス67
がバスドライバ82及び120によって同時に駆動されない
よう確保する。

全体的な両方向データ転送動作と、データインターフェ
イス61を通る他の転送に対する関係とが第10図のタイミ
ング図から理解されよう。第10図において、タイミング
信号C12ないしC61と、現在及び手前のシステムバスドラ
イバイネーブル信号と、システムバス25上の有効データ
の周期と、制御信号85とが示されている。タイミング信
号C45がサブサイクル５の終わりにデアサートすると、
システムバス25上のデータが有効となり、透過的なラッ
チ80がその有効データを捕獲する。次いで、このデータ
はノードバス67へ送られ、その間にタイミング信号C61
がアクティブとなる。というのは、このタイミング信号
は、DRIVE87と示されているようにバスドライバ82をイ
ネーブルするからである。サブサイクル１の終わりに、
即ちタイミング信号Ｃの51がデアサートされたとき、記
憶素子110はノードバス67からのデータを捕獲する。こ
のように、システムバス25からのデータは、システムバ
ス25の各サイクルごとに１度記憶素子110を転送され
る。

この同じシステムバスサイクルのサブサイクル３及び４
の間に、タイミング信号C61はアクティブではないが、
バスドライバ120は記憶素子130のデータをノードバス67
に転送している。第６図に示すように、C34がアサート
されると、バスドライバ120をイネーブルする。サブサ
イクル４の終わりに、C34がデアサートされると、バス
ドライバ120によってノードバス67に転送されたデータ
は、第10図に示す制御信号75により、記憶素子70に捕ら
えられる。その後、サブサイクル２の終わりに、記憶素
子70のデータは、ノードがバスへのアクセス権を得てGC
12がアサートされる場合に、記憶素子72によって捕らえ
られる。

C.インターフェイスシステム 本発明のインターフェイスシステムは、ノードとシステ
ムバスとの間に両方向の通信を与える。システムバス25
のようなシステムバスは繰返しのバスサイクル中にデー
タを伝播し、ノード60のようなノードは、このデータを
処理するためのノードに特定な論理回路65のようなユー
ザ部分を有している。インターフェイスシステムは、ノ
ードバス67のようなノードバスを備えており、これはノ
ードに特定の論理回路65に接続されて、データを並列に
転送する。

本発明のインターフェイスシステムによれば、システム
バスとノードバスとの間で両方向通信を与えると共に、
システムバスを経て伝播された全てのデータのコピーを
ノードバスへ伝播するためのトランシーバ手段がノード
バスとシステムバスとの間に接続される。本発明の好ま
しい実施例において、データインターフェイス61はこの
ような両方向通信を与える。

本発明によれば、トランシーバ手段は、第１及び第２の
単一方向性通信手段を備えている。第１の単一方向性通
信手段は、ノードバスに接続された入力端子と、システ
ムバスに接続された出力端子とを有しており、システム
バスの選択されたサイクル中にシステムバスへ転送され
るべきノードバスからのデータを受け取る。第４図及び
第６図に示すように、本発明の好ましい実施例におい
て、第１の単一方向性の通信手段は、記憶素子70及び72
と、バスドライバ74とを備えている。記憶素子70の入力
端子71はノードバスに接続されている。記憶素子70の出
力は記憶素子72に接続されている。バスドライバ74は記
憶素子72の出力に接続され、システムバス25に接続され
た出力端子77を有している。

上記したように、データは、クロックC34の作用部分
（例えば立ち下がり時間）の間にノードバス67から記憶
素子70へ受け取られる。次いで、このデータは、第10図
に示すように信号GC12によって作用されたときに記憶素
子72へ転送される。信号GC12は、２つの信号C12及びGC1
2ENの論理積である。第３図及び第10図に示されたC12信
号は、クロックデコーダ63によって発生されるタイミン
グ信号の１つであり、GC12ENは、これがアクティブなと
きに、ノード60がシステムバス25上の送信器であって且
つデータをデータインターフェイス61からシステムバス
25へ転送できることを指示する信号である。GC12信号
は、アービタ28及びノードに特定な論理回路65からの信
号を用いてクロックデコーダ63によって発生される。

第４図及び第６図に示すように、ドライバ74は、システ
ムバスドライブイネーブル79と称するドライブ信号をそ
の入力に受け、この信号は、クロックデコーダ63から受
け取られると共に、記憶素子72内のデータをシステムバ
ス25に転送させる。システムバスドライブイネーブル79
の信号は、ノードに特定の論理回路65からの要求と、デ
ータ処理システム20から受け取った幾つかの許可信号と
に基づくものである。従って、データは、ノード60が送
信器であるときにシステムバス25のサイクル中にのみシ
ステムバス５に転送される。

本発明によれば、第２の単一方向性の通信手段は、シス
テムバスに接続された入力端子と、ノードバスに接続さ
れた出力端子とを有している。第２の単一方向性通信手
段の入力及び出力端子は、各々、第１の単一方向性通信
手段の対応する出力及び入力端子に接続される。第２の
単一方向性通信手段は、システムバスを経て伝播された
データを、システムバスの各サイクルに一度ノードバス
へ転送する。

第４図及び第６図に示すように、記憶素子80は、システ
ムバス25に接続された入力端子を有しており、クロック
デッコーダ63から受け取ったクロック信号C45によって
イネーブルされる。バスドライバ82の出力端子92はバス
67によってノードに接続されると共に、対応する記憶素
子70の入力端子71に接続される。バスドライバ82のイネ
ーブル端子94はC61信号に接続される。

本発明のインターフェイスシステムは、第１及び第２の
単一方向性通信手段に接続されてこれら手段を制御する
ためのタイミング手段も備えている。本発明によれば、
このタイミング手段は、第１クロック信号の選択された
アクティブな部分の間にノードバスがらのデータを受け
取るように第１の単一方向性通信手段を制御すると共
に、第２のクロック信号のアクティブな部分の間にシス
テムバスからノードバスへデータを転送するように第２
の単一方向性通信手段を制御する。又、第１手段は、第
１及び第２のクロック信号を発生し、これらクロック信
号のアクティブな部分が各サイクルに一度生じてオーバ
ーラップしないようにする。

前記したように、クロックデコーダ63は、クロック信号
C34及びC61を発生する。記憶素子70は、クロックC34の
終わりにデータを受け取り、このデータをシステムバス
25のサイクルのうちの選択されたサイクルの間にシステ
ムバス25へ転送する。更に、記憶素子80は、タイミング
信号C45の間にシステムバス25からデータを受け取り、
そしてドライバ82はそのデータをC61クロックサイクル
の間にノードバス67へ転送する。従って、システムバス
25の各サイクル中に転送されるデータはノードバス67に
も転送され、ノードバス67、ひいては、ノードに特定の
論理回路65がシステムバス25を経て転送される全てのメ
ッセージの画像を得ることができるようにする。クロッ
クサイクルC45及びC61はシステムバスサイクル当り１度
生じるので、システムバス25からノードバス67への転送
もシステムバス25のサイクル当り一度生じる。

本発明のインターフェイスシステム及びバスインターフ
ェイス回路は、これらを互いに使用するときに、公知シ
ステムに勝る多数の効果を発揮する。これらの効果に
は、最少数のクロック信号を用いて高い速度でバス転送
が行なえることが含まれ、バスとバスとの間で高速度の
データ転送を行なって、１つのバス、例えばノードバス
がシステムバスのような別のバスを経て送られた全ての
メッセージのコピーを得られるようにする。このような
コピーを設けそしてシステムバス25への単一ピン接続を
用いることにより、ノードバスに接続されたノードはそ
れ自身のメッセージを監視しそしてシステムバスによっ
てそれ自身へメッセージを戻して他のノードがこれらの
メッセージを監視できるようにする。

本発明の精神又は範囲から逸脱せずに本発明のバスイン
ターフェイス回路及びインターフェイスにおいて種々の
変更や修正がなされ得ることが当業者に明らかであろ
う。本発明は、請求の範囲及びそれらの等効物の範囲内
に入るこのような全ての変更や修正を網羅するものとす
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアムズ ダグラス ディー アメリカ合衆国 マサチューセッツ州 01463 ペッパレル バンクロフト スト リート ３ (56)参考文献 特開 昭61−239350（ＪＰ，Ａ) 特開 昭61−195450（ＪＰ，Ａ)

Claims (14)

【特許請求の範囲】
1. 【請求項１】繰り返しのバスサイクル中にデータを伝播
   するシステムバスとノードとに対して両方向通信を与え
   るインターフェイスシステムであって、上記ノードはデ
   ータを処理するユーザ部分を有しており、そして上記イ
   ンターフェイスシステムは、 上記ユーザ部分に接続されてノードとの間でデータをや
   りとりするためのノードバスと、 上記ノードバスと上記システムバスとの間に接続され
   て、上記システムバスと上記ノードバスとの間に両方向
   通信を与えると共に、上記システムバスを経て伝播され
   る全てのデータのコピーを上記ノードバスに与えるため
   のトランシーバ手段とを具備し、上記トランシーバ手段
   は、 各システムバスサイクルに一度生じる第１クロック信号
   のアクティブな部分に応答し、上記ノードバスに接続さ
   れた入力端子と、上記システムバスに接続された出力端
   子とを有しており、上記システムバスの選択されたサイ
   クル中に上記システムバスへ後で転送するために上記ノ
   ードバスからのデータを受け取る第１の単一方向性通信
   手段と、 各システムサイクルに一度生じる第２のクロック信号の
   アクティブな部分に応答し、上記システムバスに接続さ
   れた入力端子と、上記ノードバスに接続された出力端子
   とを有し、上記システムバスを経て伝播されるデータを
   上記システムバスの各サイクルに一度上記ノードバスへ
   転送するための第２の単一方向性通信手段とを備えてお
   り、上記入力手段の各々は、上記第１の単一方向性通信
   手段の上記出力端子の各々に接続され、そして上記出力
   端子の各々は上記第１の単一方向性通信手段の上記入力
   端子の各々に接続されており、そして 更に、上記第１及び第２の単一方向性通信手段に接続さ
   れて、上記第１及び第２のクロック信号を発生し、上記
   第１及び第２のクロック信号のアクティブな部分が同時
   に生じないようにすると共に、第２のクロックのアクテ
   ィブな部分により、第２の単一方向性通信手段がノード
   バスからシステムバスへ転送されたデータのコピーをノ
   ードバスへ返送するようにするタイミング手段を具備す
   ることを特徴とするインターフェイスシステム。
2. 【請求項２】上記第１の単一方向性通信手段は、 上記第１の単一方向性通信手段の上記入力端子に接続さ
   れていて、上記第１クロック信号のアクティブな部分の
   間に上記ノードバスからのデータを一時的に記憶するた
   めの第１記憶手段と、 上記第１記憶手段及び上記第１の単一方向性通信手段の
   上記出力端子に接続されていて、上記第１クロックサイ
   クルと同期された第３クロック信号の選択されたアクテ
   ィブな部分の間に上記第１記憶手段からの記憶されたデ
   ータを上記システムに転送するための第１バスドライバ
   手段とを備えている請求項１に記載のインターフェイス
   システム。
3. 【請求項３】上記第２の単一方向性通信手段は、 上記第２の単一方向性通信手段の上記入力端子に接続さ
   れていて、上記システムバスを経て伝播されるデータを
   一時的に記憶するための第２の記憶手段と、 上記第２の記憶手段及び上記第２の記憶手段の上記出力
   端子に接続されていて、上記第２のクロック信号のアク
   ティブな部分の間に上記第２の記憶手段から上記ノード
   バスへ記憶されたデータを転送するための第２のバスド
   ライバ手段とを備えている請求項１又は２に記載のイン
   ターフェイスシステム。
4. 【請求項４】上記第１の記憶手段は、上記ノードバスか
   ら受け取ったデータの２段記憶を与えるための２つの逐
   次に接続された記憶素子を備えている請求項２に記載の
   インターフェイスシステム。
5. 【請求項５】上記タイミング手段は、上記ユーザ部分か
   ら発生された信号及び上記システムバスから受け取った
   タイミング信号から上記第３クロック信号を形成するた
   めの第２手段を備えている請求項２に記載のインターフ
   ェイスシステム。
6. 【請求項６】繰り返しのバスサイクル中にデータを伝播
   するためのシステムバスとノードとに対して両方向通信
   を与えるためのデータ転送装置であって、上記ノードは
   データを処理するためのユーザ部分を有するものであ
   り、上記装置は、 固有の電気的キャパシタンスを各々有する複数のライン
   を備えていて、データを表す電圧レベルを所定の時間中
   上記ノードバスに維持することによりデータを転送する
   ためのノードバスと、 上記ユーザ部分と上記ノードバスとの間に接続されてい
   て、上記ノードバスと上記ユーザ部分との間にデータを
   転送するためのノードバスインターフェイス手段とを具
   備し、上記ノードバスインターフェイス手段は、 上記ノードバスの別々のラインに各々対応する複数の第
   １バスドライバを備えており、その各々は、上記ノード
   バスの対応するラインに送信されるべき第１入力データ
   を保持するための入力端子と、上記ノードバスの対応す
   るラインに接続されたバスインターフェイス端子と、第
   １ドライブ信号を受け取るためのイネーブル端子であっ
   て、第１状態においては、第１バスドライバが対応する
   ノードバスラインを第１入力データに基づいて２つのレ
   ベルのうちの１つに駆動しそして第２状態においては第
   １バスドライバが対応するバスラインの駆動を停止して
   そのバスインターフェイス端子に高い電気的インピーダ
   ンスを与えるようにするイネーブル端子とを含んでお
   り、 更に、上記ノードバスの種々のラインに各々対応する複
   数の第１ラッチを備え、その各々は、上記ノードバスの
   対応するラインに接続された入力端子であって、第１の
   ラッチがその入力端子に高い電気的インピーダンスを与
   えるようになった入力端子と、上記第１制御信号が作用
   されたときに対応するノードバスラインの電圧レベルを
   上記第１ラッチが記憶するようにする第１制御信号を受
   け取るためのラッチ制御端子とを備えており、 更に、上記ノードバスと上記システムバスとの間に接続
   されて、上記システムバスと上記ノードバスとの間に両
   方向通信を与えると共に、上記システムバスを経て伝播
   される全てのデータのコピーを上記ノードバスに与える
   ためのトランシーバ手段を備え、該トランシーバ手段は
   上記ノードバスに接続された入力端子及び上記システム
   バスに接続された出力端子を有していて上記システムバ
   スの選択されたサイクル中に上記システムバスに転送さ
   れるべき上記ノードバスからのデータを受け取るための
   第１の単一方向性通信手段を備えており、この第１の単
   一方向性通信手段は、上記ノードバスの種々のラインに
   各々対応する複数の第２ラッチを備え、各々のラッチ
   は、上記ノードバスの対応するラインに接続された入力
   端子を含み、そして上記第２ラッチはその入力端子に高
   い電気的インピーダンスを与え、更に上記第２ラッチの
   各々は上記第２制御信号が作用されたときにこの第２ラ
   ッチが対応するノードバス上の電圧レベルを記憶するよ
   うにする第２制御信号を受け取るためのラッチ制御端子
   を備えており、 更に、上記システムバスに接続された入力端子及び上記
   ノードバスに接続された出力端子を有していて、上記出
   力端子の各々が上記第１の単一方向性通信手段の上記入
   力端子の各々に接続されて、上記システムバスの各サイ
   クルに一度上記ノードバスへ上記システムバスを経て伝
   播されるデータを転送するための第２の単一方向性通信
   手段を備えており、この第２の単一方向性通信手段は、
   上記ノードバスの種々のラインに各々対応する複数の第
   ２のバスドライバを備え、その各々は、上記ノードバス
   の対応するラインに送信されるべき第２の入力データを
   保持するための入力端子と、上記ノードバスの対応する
   ラインに接続されるべきバスインターフェイス端子と、
   第２の駆動信号を受け取るためのイネーブル端子とを備
   えており、該イネーブル端子は、第１状態においては、
   上記第２バスドライバが第２入力データに基づいて上記
   対応するノードバスラインを２つのレベイルのうちの１
   つに駆動するようにしそして第２状態においては、上記
   第２バスドライバが対応するバスラインの駆動を停止し
   てそのバスインターフェイス端子に高い電気的インピー
   ダンスを与えるようにし、そして 更に、上記ノードバスインターフェイス手段と、上記第
   １及び第２の単一方向性通信手段とに接続されていて、
   上記ユーザ部分と上記システムバスとの間のデータ転送
   を制御するためのタイミング手段を具備し、このタイミ
   ング手段は、上記第２制御信号が作用されるのと実質的
   に同時に第１ドライブ信号を第１状態から第２状態に切
   り替え、第１制御信号が作用されるのと実質的に同時に
   上記第２ドライブ信号を第１状態から第２状態に切り替
   えそして上記第１及び第２のドライブ信号が第１状態に
   同時にないように確保するための手段を含んでいること
   を特徴とするデータ転送装置。
7. 【請求項７】上記第１の単一方向性通信手段の各々は複
   数の第３バスドライバを含み、その各々は上記複数の第
   ２ラッチの各々に接続されていて、第３クロック信号の
   選択されたアクティブな部分の間に上記第２ラッチから
   上記システムバスへ記憶された電圧レベルを転送する請
   求項６に記載のデータ転送装置。
8. 【請求項８】上記第２の単一方向性通信手段は、上記シ
   ステムバスを経て伝播されるデータを一時的に記憶する
   ために上記第２バスドライバの各々に接続された複数の
   第３ラッチを備えている請求項６に記載のデータ転送装
   置。
9. 【請求項９】上記第２ラッチの各々は、ノードバスから
   受け取ったデータを２段記憶するための２つの順次に接
   続された記憶素子を備えている請求項７に記載のデータ
   転送装置。
10. 【請求項１０】繰り返しのバスサイクル中にデータを伝
    播するシステムバスとノードとに対して両方向通信を与
    えるデータ転送装置であって、上記ノードはデータを処
    理するためのユーザ部分を有するものであり、上記デー
    タ転送装置は、 固有の電気的キャパシタンスを各々有する複数のライン
    を含んでいて、データを表す電圧レベルを所定時間中上
    記ノードバスに維持することによってデータを転送する
    ためのノードバスと、 上記ユーザ部分と上記ノードバスとの間に接続され、上
    記ノードバスと上記ユーザ部分との間にデータを転送す
    るためのノードバスインターフェイス手段とを具備し、
    このノードバスインターフェイス手段は、 上記ノードバスの各々に対応する複数の第１のCMOSバス
    ドライバを備えており、その各々は、上記ノードバスの
    対応するラインに転送されるべき第１入力データを保持
    するための入力端子と、上記ノードバスの対応するライ
    ンに接続されたバスインターフェイス端子と、第１ドラ
    イブ信号を受け取るためのイネーブル端子であって、第
    １状態においては、第１のCMOSバスドライバが対応する
    ノードバスラインを第１の入力データに基づいて２つの
    レベルのうちの１つに駆動するようにし、そして第２状
    態においては、第１のCMOSバスドライバが対応するバス
    ラインの駆動を停止してそのバスインターフェイス端子
    に高い電気的インピーダンスを与えるようにするための
    イネーブル端子とを含んでおり、 更に、上記ノードバスの各々に対応する複数の第1CMOS
    ラッチを備え、その各々は、上記ノードバスの対応する
    ラインに接続された入力端子であって、上記第１のCMOS
    ラッチがこの入力端子に高い電気的インピーダンスを与
    えるようにされた入力端子と、第１の制御信号を受け取
    るためのラッチ制御端子であって、この第１の制御信号
    が第１状態と第２状態との間で切り替わるときに第１ラ
    ッチが対応するノードバスラッチが対応するノードバス
    上の電圧レベルに対応するデータを記憶するようにさせ
    るラッチ制御端子とを備えており、 更に、上記ノードバスと上記システムバスとの間に接続
    されて、上記システムバスと上記ノードバスとの間に両
    方向通信を与え、上記システムバスを経て伝播される全
    てのデータのコピーを上記ノードバスに与えるためのト
    ランシーバ手段を具備し、このトランシーバ手段は、 上記ノードバスに接続された入力端子及び上記システム
    バスに接続された出力端子を有する第１の単一方向性通
    信手段であって、上記システムバスの選択されたサイク
    ル中に上記システムバスへ転送されるべき上記ノードバ
    スからのデータを受け取るための第１の単一方向性通信
    手段を備え、該第１の通信手段は、上記ノードバスの各
    々に対応する複数の第２のCMOSラッチを含み、そして各
    ラッチは、上記ノードバスに対応するラインに接続され
    た入力端子であって、上記第２のCMOSラッチがこの入力
    端子に高い電気的インピーダンスを与えるようになった
    入力端子と、第２の制御信号を受け取るラッチ制御端子
    であって、この第２の制御信号が第１状態から第２状態
    に切り変わるときに上記第２のCMOSラッチがその対応す
    るノードバスライン上の電圧レベルに対応するデータを
    記憶するようにさせるラッチ制御端子とを含んでおり、
    更に、上記第１の単一方向性通信手段は、上記複数の第
    ２のCMOSラッチの各々に対応する複数のCMOSフリップフ
    ロップを備え、その各々は、上記第２のCMOSラッチの対
    応する１つの出力端子に接続された入力端子と、第３の
    制御信号を受け取るためのフリップフロップ制御端子で
    あって、第３の制御信号が作用されたときに上記CMOSフ
    リップフロップがそれに対応する第２のCMOSラッチの出
    力に現われる信号を記憶するようにさせるフリップフロ
    ップ制御端子とを有し、更に上記第１の単一方向性通信
    手段は、上記システムバスの各々に対応する複数の第２
    のCMOSバスドライバを備え、その各々は、上記第３ラッ
    チの各々の出力に接続された入力端子と、上記システム
    バスの対応するラインに接続されたバスインターフェイ
    ス端子と、第２のドライブ信号を受け取るためのイネー
    ブル端子であって、第１状態においては第２のバスドラ
    イバが上記第３ラッチの出力に基づいて上記対応するシ
    ステムバスラインを駆動するようにさせるイネーブル端
    子とを有しており、更に上記トランシーバ手段は、 上記システムバスに接続された入力端子及び上記ノード
    バスに接続された出力端子を有する第２の単一方向性通
    信手段を備え、上記出力端子の各々は、上記第１の単一
    方向性通信手段の上記入力端子の各々に接続され、上記
    入力端子の各々は上記第１の単一方向性通信手段の上記
    出力端子の各々に接続され、上記システムバスの各サイ
    クルに一度上記システムバス上に伝播するデータを上記
    ノードバスへ転送し、上記第２の単一方向性通信手段
    は、上記システムバスの各々に対応する複数の第４のCM
    OSラッチを含み、その各々は、上記第２の単一方向性通
    信手段の入力端子に接続された入力端子と、第４の制御
    信号を受け取るためのラッチ制御信号であって、上記第
    ４のラッチが上記第４の単一方向性通信方向性手段の対
    応する入力端子上に現われる電圧レベルに対応するデー
    タを記憶するようにさせるラッチ制御信号とを含んでお
    り、更に、上記第２の単一方向性通信手段は、上記ノー
    ドバスの各々に対応すると共に上記複数の第４ラッチの
    各々に対応する複数の第３のCMOSバスドライバを備え、
    その各々は、上記ノードバスの対応するラインに送信さ
    れるべき第２の入力データを保持するために上記第４ラ
    ッチの出力端子に接続された入力端子と、上記ノードバ
    スの対応するラインに接続されたバスインターフェイス
    端子と、第３のドライブ信号を受け取るためのイネーブ
    ル端子であって、第１状態においては第３バスドライバ
    が上記対応するノードバスラインを第２の入力データに
    基づいて２つのレベルのうちの１つに駆動しそして第２
    状態においては第３バスドライバが対応するバスライン
    の駆動を停止してそのバスインターフェイス端子に高い
    電気的インピーダンスを与えるようにするイネーブル端
    子とを含んでおり、 更に、上記ノードバスインターフェイス手段と、上記第
    １及び第２の単一方向性通信手段とに接続されて、上記
    ユーザ部分と上記システムバスとの間でのデータの転送
    を制御するためのタイミング手段を具備し、このタイミ
    ング手段は、上記第１ドライブ信号及び第２制御信号を
    実質的に同時に第１状態と第２状態との間で切り替え、
    上記第３ドライブ信号及び第１制御信号を実質的に同時
    に第１状態と第２状態との間で切り替えそして上記第１
    及び第３ドライブ信号が同時に第１状態とならないよう
    にするための手段を備えていることを特徴とするデータ
    転送装置。
11. 【請求項１１】第１端子と第２端子との間で高速度の両
    方向通信を行なう方法であって、上記第２端子は、複数
    の繰り返しサイクルの各々の間に所定時間中有効である
    データを保持するのに用いられるものであり、上記方法
    は、 上記第２端子へ選択的に転送するために上記繰り返しサ
    イクルの各々の端に生じる第１クロック信号のアクティ
    ブな部分中に上記第１端子からの第１データを受け取
    り、 全ての第２データを上記第１端子へ与えるために各々の
    上記繰り返しサイクル中に生じる第２クロック信号のア
    クティブな部分中に上記第２端子から上記第１端子へ第
    ２データを転送し、そして 第１及び第２クロック信号を、それらのアクティブな部
    分が同時に生じないように発生し、上記第１端子に転送
    される第２データが上記第２端子に転送される第１デー
    タのコピーを含むようにすることを特徴とする方法。
12. 【請求項１２】上記第１データを受け取る段階は、第１
    クロック信号のアクティブな部分中に第１データを一時
    的に記憶する段階を含み、そして上記第２レベルを転送
    する段階は、第３クロック信号のアクティブな部分中に
    第２データを一時的に記憶する段階を含む請求項11に記
    載の方法。
13. 【請求項１３】上記第２クロック信号のアクティブな部
    分と同時に第３クロック信号のアクティブな部分の一部
    分が生じるように第３クロック信号を発生する段階を更
    に含む請求項12に記載の方法。
14. 【請求項１４】上記第２端子から第２データを転送する
    上記段階は、第２データを記憶するというサブステップ
    を含む請求項11に記載の方法。