JPS61239350A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、共通バスを用いて種々の装置を接続する情報
処理装置の共通バス制御方式に関する。

（従来の技術） 従来から共通バスを用いて種々の装置を接続する情報処
理装置においては、一つの共通バスにバスコントローラ
と、主記憶装置と、演算処理装置と、入出力制御装置と
が接続され、これらの装置の任意の一対の装置間で共通
バスを介して情報の転送が行われている。

また、近年発達した分散処理技術の採用に伴いワークス
テーションのような多数の入出力装置から成る装置群が
接続されることが多い。これら多数の入出力装置を制御
するための入出力制御装置の台数も、処理能力を向上さ
せるために多くなることは明らかである。共通バスを使
用した情報処理装置では、比較的容易に入出力制御装置
の種類や数量を増加させることが可能である。

（発明が解決しよう左する問題点） しかし、共通バスに接続される装置が多くなればなるほ
ど、共通バスのバス長が延長されることになる。バス長
が延長されると、信号の反射によってバス上での遅延時
間が大きくなるという問題が発生し、この問題によって
共通バスの情報転送能力が低下する。したがって、高い
転送能力が必要な情報処理装置では、一つの共通バスに
多くの装置を接続してバス長を長くすることは好ましく
ない。

本発明の目的は、アドレス／データ多重転送を行・う第
１の共通バス、ならびに第２の共通バスを中継回路を介
して接続し、中継回路に制御信号を伝送して第１の共通
バスと第２の共通バスとの間の情報の転送制御をバス使
用権割当てに従ってバスコントローラで行い、第１の共
通バスと第２の共通バスとのバス間転送の無効時間を最
小限に抑えるように構成したバス制御方式を提供するこ
とにある。

（問題点を解決するための手段） 本発明によるバス制御方式は、主記憶装置、バスコント
ローラ、演算処理装置、ならびに複数の入出力制御装置
から成る情報処理装置におけるバス制御方式において、
第１および第２の共通バスと、中継回路と、バスコント
ローラを含む制御信号伝送手段とを具備し、バス使用権
割当てに従って制御信号伝送手段を制御するように構成
したものである。

第１の共通バスは、主記憶装置、バスコントローラ、演
算処理装置、ならびに複数の入出力制御装置の一部を接
続してアドレス／データの多重転送を行うだめのもので
ある。

第２の共通バスは、残シの入出力制御装置を接続してア
ドレス／データの多重転送を行うためのものである。

中継回路は、第１の共通バスと第２の共通バスとの間を
接続し、第２の共通バスに接続された任意の装置から主
記憶装置に対して読出し動作を行ったときだけ読出しデ
ータを第１の共通バスから第２の共通バスに転送させる
だめのものである。

バスコントローラを含む制御信号伝送手段は、第１の共
通バスに接続きれた任意の装置から中継回路を介して第
２の共通バスに接続された任意の装置に対して情報を転
送するために第２の共通バスを活性化するための第１の
制御信号と、第２の共通バスに接続された任意の装置か
ら中継回路を介して第１の共通バスに接続された任意の
装置に情報を転送するために第１の共通バスを活性化す
るための第２の制御信号とを中継回路に伝送するための
ものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図を参照すると、本発明による一実施例はバスコン
トローラ１０１と、主記憶装置１０２と、演算処理装置
１０３と、第１および第一２の入出力制御装置１０４．
１０５と、中継回路１０６とから成立つ。上記実施例に
おいて、第１の共通バス１０７は上記装置を相互に接続
するものであり、第２の共通バス１０８は第２の入出力
制御装置１０５を中継回路１０６に接続するためのもの
であシ、中継回路１０６は第１の共通バス１０７と第２
の共通バス１０８とを接続するためのものである。信号
線１０９はそれぞれバス使用権要求信号ＲＥＱｌ、〜Ｒ
ＥＱ３によυ演算処理装置１０３、第１の入出力制御装
置１０４、ならびに第２の入出力制御袋ｅ１０５からバ
スコントローラ１０１に対してバス使用権を要求するた
めのものである。

信号線１１０は、それぞれ応答信号ＡＣＰＩ〜ＡＣＰ３
によシバスコントローラ１０１から演算処理装置１０！
、第１の入出力制御装置１０４、ならびに第２の入出力
制御装置１０５に対してバス使用権の割当てられた旨を
通知する応答信号線である。信号線１１１は、バスコン
トローラ１０１から第１の共通バス１０１と第２の共通
バス１０８との間の転送制御信号を中継回路１０６に伝
送するためのものである。アドレス／データの多重転送
は、第１および第２の共通バス１０７゜１０８を介して
実行される。

バス使用権の割当ては、バスコントローラ１０１によっ
て行われる。各装置では、バス使用権要求信号線１０９
によって伝送される各装置のバス使用権要求信号ＲＥＱ
１〜ＲＥＱＳを受信する。あらかじめ定められた優先順
位に従って、その時点の最高優先順位の装置にバス使用
権が割当てられるので、各装置から応答信号線１１０に
よってＡＣＰ　１〜ＡＣＰ３が送出され、バスコントロ
ーラ１０１に上記応答が通知される。

第２図は、第１図に示す中継回路１０６の詳細を示す一
実施例の回路構成図である。第２図において、２０１〜
２０４はそれぞれフリップフロッグ、２１１〜２１４は
それぞれバスドライバ、２２１．２２２はそれぞれバス
レシーバである。

バスドライバ２１３の出力、ならびにパスレシーバ２２
１の入力はそれぞれ第１の共通バス１０７に接続され、
バスドライバ２１２の出力、ならびにパスレシーバ２２
２の入力はそれぞれ第２の共通バス１０８に接続されて
いる。、 フリップフロップ２０３はバスコントローラ１０１から
信号線１１１に送出された第１の制御信号ＣＮ１を受信
し、バスドライバ２１１゜２１２の活性化／非活性化を
制御する。フリップ７０ツブ２０４はバスコントローラ
１０１から信号線１１１に送出された第２の制御信号Ｃ
ＮＴ　２を受信し、バスコントローラ２１３，２１４の
活性化／非活性化を制御する。フリップ７０ツブ２０１
は第１の共通バス１０７から第２の共通バス１０８へ情
報を転送するときの中継レジスタでアリ、フリップフロ
ップ２０２は第２の共通バス１０８から第１の共通バス
１０７へ情報を転送するときの中継レジスタである。

第１の共通バス１０７から第２の共通バス１０Ｂへバス
を転送を行うとき、第１の制御信号ＣＮＴｌが「真」に
な９、トライステートのバスドライバ２１１．２１２が
活性化される。一方、第２の共通バス１０８から第１の
共通バス１０７ヘバス転送を行うときには第１の制御信
号ＣＮＴ１は「偽」になってバスドライバ２１１．２１
２が非活性化される。

第２の共通バス１０８から第１の共通バス１０７ヘバス
転送を行うとき、第２の制御信号ＣＮＴ２が「真」にな
り、バスドライバ２１３゜２１４が活性化される。一方
、第１の共通バス１０７から共通バス１０Ｂへバス転送
を行うときには第２の制御信号ＣＮＴ２は「偽」にな９
、バスドライバ２１３．２１４が非活性化される。

第３図は、第１図に示すバスコントローラ１０１の一実
施例を示す回路構成図である。第３図において、３０１
〜３０６はそれぞれフリップフロップ、３１１〜３１４
はそれぞれＡＮＤゲート、３１５はＯＲゲート、３００
はビジー制御回路である。

ＡＮＤゲート３１１〜３１３は各装置から信号線１０９
を介して送出されたバス使用権要求信号ＲＥＱ１〜ＲＥ
Ｑｓに対して優先順位に従って受付は制御を行う回路で
ある。ビジー制御回路３００から出力されるビジー信号
ＢＵＳＹが１偽」のとき、バス使用権要求信号ＲＥＱ１
〜ＲＥＱ３のいずれか一つが受付は可能となる。フリッ
プフロップ３０１〜３０３は、ＡＮＤゲート３１１〜３
１３の受付は結果を受信するレジスタで１）、バス使用
権要求信号ＲＥＱ１〜ＲＥＱ＆のいずれか一つが受付け
られると、対応する装置に対してバス使用許可を示す応
答信号ＡＣＰ１〜ＡＣＰＭのいずれか一つを「真」、他
の二つを「偽」にして応答する。

信号線１．１０上の応答信号ＡＣＰ１〜ＡＣＰ　３によ
ってバス使用権が許可されると、ビジー制御回路３００
はＢＵＳＹ信号を「真」にして、受付けた動作サイクル
が終了するまで次のパス使用権の受付けを禁止する。

第２の共通バス１０８に接続された第２の入出力制御装
置１０６からのバス使用権要求信号ＲＥＱ３が受付けら
れ、応答信号ＡＣＰＭが第２の入出力制御装置１０５に
伝送されると、フリップフロップ３０４は応答信号ＡＣ
Ｐ３を受信し、第２の制御信号ＣＮＴ２を中継回路１０
６に伝送し、第２の共通バス１０８から第１の共通バス
１０７へのバス転送を活性化する。フリップフロッグ３
０５は、第１の制御信号ＣＮＴ１を中継回路１０６に伝
送し、第１の共通バス１０７から第２の共通バス１０８
へのバス転送を活性化する。第１の共通バス１０７に接
続された演算処理装置１０３からのバス使用権要求信号
ＲＥＱ１が受付けられるか、あるいは第１の入出力制御
装置１０４からのバス使用権要求信号ＲＥＱ２が受付け
られ、応答信号ＡＣＰ１またはＡＣＰ２が伝送されると
フリップフロップ３０５はＯＲゲート３１５を介して応
答信号ＡＣＰ　１またはＡＣＰ　２を受信し、第１の制
御信号ＣＮＴ１を出力する。

第１の制御信号ＣＮＴ１は、第１の共通バス１０７と第
２の共通バス１０８との間で装置間通信を行うときに使
用される。第１の制御信号ＣＮＴ１は、第２の共通バス
１０８に接続された第２の入出力制御装置１０５から主
記憶装置１０２に対して読出し動作を実行したとき、読
出しデータを転送するために使用嘔れる。

第２の入出力制御装置１０６からのバス使用権要求信号
ＲＥＱ＆が受付けられると、フリップフロップ３０６は
フリップフロップ３０２の出力である応答信号ＡＣＰ２
を受信し、読出し動作のサイクルが終了するまでこれを
保持する。すなわち、ＥＮＤ信号によってフリップフロ
ップ３０６がリセットされるまで、ＢＵＳ２ＣＹ信号は
「真」である。このＢＵＳ　２　ＣＹ倍信号読出しデー
タの転送タイミング信号ＲＤＴＩＭとがともに「真」の
とき、ＡＮＤゲート３１４の出力は「真」とな）、フリ
ップフロップ３０Ｉ５によって第１の制御信号が中継回
路に伝送され、読出しデータが第１の共通バス１０７か
ら第２の共通バス１０８を介して第２の入出力制御装置
１０５に転送される。すなわち、フリップフロッグ３０
６によって第２の共通バス１０Ｂがバス使用権を所有し
ているときに限ってＡＮＤゲート！１４の出力が「真」
となる。

このことは、第１の共通バス１０７に接続された演算処
理装置１０３または第１の入出力制御装置゛　　　　　
１０４から主記憶装置１０２に対して読出し動作を行っ
ても第１の制御信号ＣＮＴ１が出力されないため、読出
しデータは第２の共通バス１０８に転送されないことを
意味している。

以上の動作について、タイムチャートを第４図および第
５図に示す。第４図は演算処理装置１０３の主記憶装置
１０２に対する読出し動作の直後に第１の入出力制御装
置１０４が受付けられたときの動作を示すタイムチャー
トであシ、第５図は演算処理装置１０３の主記憶装置１
０２に対する読出し動作の直後に第２の入出力制御装置
１０５が受付けられたときの動作を示すタイムチャート
である。第４図ならびに第５図に示す動作は、クロック
同期式の転送動作である。

第４図を参照すると、Ｔｏで演算処理装置１０３から出
力されたＲＥＱｌがＴ１で受付けられ、ＡＣＰＩが演算
処理装置１０３に伝送される。

このとき、バスコントローラ１０１によってＢＵｓｙ信
号がセットされ、ＲＥＱ１〜ＲＥＱ３の受付けが禁止さ
れる。演算処理装置１０３はＴ！でＡＣＰｌを受信し、
ＲＥＱｌをリセットするとともに、第１の共通バス１０
７上にアドレス信号ＡＯを出力する。ここで、読出し動
作の指定信号については、公知技術により実現されるの
で省略する。Ｔ２では、第１の制御信号ＣＮＴｌが中継
回路１０６に伝送される。この結果％Ｔ３で第２の共通
バス１０８上にアドレス信号Ａ、が転送でれる。これと
並行して、主記憶装置１０２はＴ３でアドレス信号Ａ０
を受信して読出し動作を開始する。Ｔ、で主記憶装置１
０２から第１の共通バス１０７上に読出しデータＲＤが
出力され、ＲＤをＴ６で演算処理装置１０３が受信する
。この間゛に、Ｔ４で先にセットされたＢＵＳＹ信号が
リセットされ、Ｔｓで次のバス使用権要求の受付けが可
能となる。このとき、Ｋ１の入出力制御装置１０４から
ＲＥＱ２が出力されているので、ＡＣＰ２が出力される
。Ｔ６以後の動作は、Ｔ２からの動作と同様である。こ
のとき、演算処理装置１０３が第１の共通バス１０７に
接続されているので、読出しデータＲＤは第２の共通バ
ス１０８には転送されない。

次に第５図を参照すると、第４図に対して第１の入出力
処理装置１０４が第２の入出力処理装置１０５に代った
ことを除いて、’ｒｏ　”””’Ｔ６までの動作は第４
図と同様である。

第５図において、Ｔ５では第２の共通バス１０８に接続
された第２の入出力制御装置１０５ノハス使用権要求信
号ＲＥＱＳがバスコントローラ１０１に受付けられてい
る。第２の入出力制御装置１０５がＴ６でＡＣＰ５を受
信し、ＲＥＱＳをリセットするとともに、アドレス信号
Ａ１を第２の共通バス１０Ｂに出力する。これと並行し
て第２の制御信号ＣＮＴ２が中継回路１０６に伝送され
る。この結果、Ｔ７で第１の共通バス１０７上にアドレ
ス信号Ａ１が転送される。また、ＡＣＰｓによってＴ５
でＢＵＳＹ信号がセットされ、Ｔ６で第２の共通バス１
０８に接続された第２の入出力制御装置１０５がバス使
用権を所有している旨を示すＢＵＳ２ＣＹ信号がセット
される。Ｔ８で主記憶装置１０２はアドレス信号Ａ、ｉ
を受信し、読出し動作を開始し、Ｔｌｏ、ｒｃ第１の共
通バス１０７上に読出しデータＲＤ、を出力する。この
間、ＴＩで読出しデータ転送タイミングＲＤＴＩＭと先
にセットしたＢＵＳ２ＣＹ信号とによシ、読出しデータ
を第２の共通バス１０Ｂに転送するための条件が成立し
、Ｔ１０で第２の制御信号ＣＮＴ２が中継回路１０６に
伝送され、Ｔ１１で第２の共通バス１０ＢにＲＤｌが転
送される。

ここで、もし演算処理装置１０５の主記憶アクセスによ
る読出しデータＲＤ０を第２の共通バス１０８上に転送
したものとすると、Ｔ６でＲＤ。

と次アクセスのアドレス信号Ａ１とが衝突することにな
る。これは、次のアクセスに対するバス使用権許可を示
すＡＣＰｓを、Ｔ５ではなくＴａで出力しなければなら
ないことになる。

すなわち、第２の共通バス１０Ｂ上に不要な読出しデー
タＲＤ　ｏが転送されたことによシ、サイクルタイムが
延びることになってしまう。

これを改善するために本発明では、第２の共通バス１０
８に接続された装置がバス使用権を所有している旨を示
すレジスタを設けることによって、第２の共通バス１０
８上の無効時間を減少させている。この結果、第１およ
び第２の共通バス１０７　、１０８の転送能力の低下が
改善されることになる。

（発明の効果） 本発明は以上説明したように、バス使用権を許可した処
理装置が第１または第２の共通バスＱいずれに接続され
ているかをパスコントロ〜うによって管理し、第２の共
通バスに接続された処理装置がバス使用権を所有すると
きだけ読出しデータを第２の共通バスに転送するように
制御することにより、共通バスを有効に使用できるとい
う効果がある。

【図面の簡単な説明】

第１図は、本発明によるバス制御方式を実現する一実施
例を示すブロック図である。 第２図は、第１図における中継回路の一例を示す回路構
成図である。 第８図は、第１図におけるバスコントローラの一例を示
す回路構成図である。 第４図および第５図は、本発明の動作を示すタイムチャ
ートである。 １０１−−・バスコントローラ １０２・・・主記憶装置 １０３・・・演算処理装置 １０４．１０５・・・入出力制御装置 １０６・・・中継回路 １０７．１０８＠・・共通バス ２０１〜２０４，５０１〜３０６・・・・自フリップフ
ロッグ ２１１〜２１４・・・バスドライバ ２２１．２２２・・−バスレシーバ ３１１〜３１４・・・ＡＮＤゲート Ｂ１５・・・ＯＲゲート ３゛００・・・ビジー制御回路 １０９〜１１７・・・信号線

Claims (1)

【特許請求の範囲】
1. 主記憶装置、バスコントローラ、演算処理装置、ならび
   に複数の入出力制御装置から成る情報処理装置における
   バス制御方式において、前記主記憶装置、前記バスコン
   トローラ、前記演算処理装置、ならびに前記複数の入出
   力制御装置の一部を接続してアドレス／データの多重転
   送を行うための第１の共通バスと、残りの入出力制御装
   置を接続してアドレス／データの多重転送を行うための
   第２の共通バスと、前記第１の共通バスと前記第２の共
   通バスとの間を接続し、前記第２の共通バスに接続され
   た任意の装置から前記主記憶装置に対して読出し動作を
   行つたときだけ読出しデータを前記第１の共通バスから
   前記第２の共通バスに転送させるための中継回路と、前
   記第１の共通バスに接続された任意の装置から前記中継
   回路を介して前記第２の共通バスに接続された任意の装
   置に対して情報を転送するために前記第２の共通バスを
   活性化するための第１の制御信号、ならびに前記第２の
   共通バスに接続された前記任意の装置から前記中継回路
   を介して前記第１の共通バスに接続された任意の装置に
   情報を転送するために前記第１の共通バスを活性化する
   ための第２の制御信号を前記中継回路に伝送するための
   前記バスコントローラを含む制御信号伝送手段とを具備
   し、バス使用権割当てに従つて前記制御信号伝送手段を
   制御するように構成したことを特徴とするバス制御方式
   。