JPS6214869B2 - - Google Patents
Info
- Publication number
- JPS6214869B2 JPS6214869B2 JP54043742A JP4374279A JPS6214869B2 JP S6214869 B2 JPS6214869 B2 JP S6214869B2 JP 54043742 A JP54043742 A JP 54043742A JP 4374279 A JP4374279 A JP 4374279A JP S6214869 B2 JPS6214869 B2 JP S6214869B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- data
- output
- data transfer
- command analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004458 analytical method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000004364 calculation method Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送方式、具体的にはデータ転
送モジユールをシステムに接続することにより、
本体がデータ転送に占有される時間の短縮をはか
つたデータ転送方式に関する。
送モジユールをシステムに接続することにより、
本体がデータ転送に占有される時間の短縮をはか
つたデータ転送方式に関する。
情報処理技術の進歩ならびに応用分野の拡大に
伴い、情報処理装置に入出力されるデータ量は飛
躍的に増大し、又、多種多様な入出力装置が開
発・実用化され、そのデータ移送速度も著しくし
たので情報処理に占める入出力制御の重要性は非
常に大きくなつて来た。この様な背景のもと一般
のコンピユータシステムにおいて、記憶装置と入
出力装置、あるいは入出力装置間でのデータ転送
に費やされる時間はシステムの処理時間全体から
みた場合、その大半を占めるにもかかわらず、こ
れらデータ転送に関してはCPUが制御しなけれ
ばならない。この様にCPU本体がデータ転送の
為に占有される時間が大であり本来の演算制御に
係わる処理効率が悪くなる。従つてシステム全体
としての処理効率が低下するものになつている。
伴い、情報処理装置に入出力されるデータ量は飛
躍的に増大し、又、多種多様な入出力装置が開
発・実用化され、そのデータ移送速度も著しくし
たので情報処理に占める入出力制御の重要性は非
常に大きくなつて来た。この様な背景のもと一般
のコンピユータシステムにおいて、記憶装置と入
出力装置、あるいは入出力装置間でのデータ転送
に費やされる時間はシステムの処理時間全体から
みた場合、その大半を占めるにもかかわらず、こ
れらデータ転送に関してはCPUが制御しなけれ
ばならない。この様にCPU本体がデータ転送の
為に占有される時間が大であり本来の演算制御に
係わる処理効率が悪くなる。従つてシステム全体
としての処理効率が低下するものになつている。
本発明は上記欠点に鑑みてなされたものであ
り、システムの効率アツプを計る為にCPU本体
がデータ転送に占有される時間の短縮をはかり、
データ変換及び演算機能を能率よく実行するバス
形式のモジユールを使用したデータ転送方式を提
供することを目的とする。
り、システムの効率アツプを計る為にCPU本体
がデータ転送に占有される時間の短縮をはかり、
データ変換及び演算機能を能率よく実行するバス
形式のモジユールを使用したデータ転送方式を提
供することを目的とする。
以下、図面を使用して本発明に関し詳細に説明
する。
する。
第１図は本発明が実現される情報処理システム
構成例である。図において、１はプログラム乃至
データが格納される主記憶装置、２は前記主記憶
装置１に格納されたプログラムに従い演算処理を
行うCPU、３はシステムに対し入出力を行う各
種入出力装置であつて、デイスプレイ装置・キー
ボード・磁気デイスク装置、フロツピーデイスク
装置、シリアルプリンタ等が接続される。又、４
は本発明にて提案するデータ転送モジユールであ
り、詳細については第２図にて説明を行う。以上
の各モジユール、主記憶装置１・CPU２・各種
入出力装置３・データ転送モジユール４はシステ
ムバス５を介して共通に接続される。尚、システ
ムバス５はアドレスライン、データライン、コン
トロールラインから成る。
構成例である。図において、１はプログラム乃至
データが格納される主記憶装置、２は前記主記憶
装置１に格納されたプログラムに従い演算処理を
行うCPU、３はシステムに対し入出力を行う各
種入出力装置であつて、デイスプレイ装置・キー
ボード・磁気デイスク装置、フロツピーデイスク
装置、シリアルプリンタ等が接続される。又、４
は本発明にて提案するデータ転送モジユールであ
り、詳細については第２図にて説明を行う。以上
の各モジユール、主記憶装置１・CPU２・各種
入出力装置３・データ転送モジユール４はシステ
ムバス５を介して共通に接続される。尚、システ
ムバス５はアドレスライン、データライン、コン
トロールラインから成る。
第２図は本発明を実現するデータ転送モジユー
ルの実施例である。図において、１１は前述した
システムバス、１２はCPU２から前記システム
バス５を介してコマンドを受付け、それを解続し
て該モジユール内の各ブロツクに指示を与えるコ
マンド解析部、１３は前記コマンド解析部１２か
らの指示によりデータ変換ならびに演算を司どる
複数の演算回路である。又、１４は前記複数の演
算回路１３からの出力を入力とし、前記コマンド
確析部１２からの指示に従い、いずれか１つの演
算回路出力を選択するセレクトスイツチ、１５は
前記コマンド解析部１２の指示により外部接続さ
れる出力装置（第１図における３）を選択するセ
レクタ、１６は前記コマンド解析部１２の指示に
より外部接続される入力装置（第１図における
３）を選択するセレクタである。又１７はコマン
ドライン、１８は入力データライン、１９はセレ
クタゲート信号、２０は出力装置選択ゲート信
号、２１は入力装置選択ゲート信号、２２〜２５
は演算回路作動ゲート信号、２６はアドレス並び
にデータ出力指令ライン、２７はデータライン、
２８はアドレス、データ、並びにデータ入力指令
ライン、２９〜３２は演算結果データである。
ルの実施例である。図において、１１は前述した
システムバス、１２はCPU２から前記システム
バス５を介してコマンドを受付け、それを解続し
て該モジユール内の各ブロツクに指示を与えるコ
マンド解析部、１３は前記コマンド解析部１２か
らの指示によりデータ変換ならびに演算を司どる
複数の演算回路である。又、１４は前記複数の演
算回路１３からの出力を入力とし、前記コマンド
確析部１２からの指示に従い、いずれか１つの演
算回路出力を選択するセレクトスイツチ、１５は
前記コマンド解析部１２の指示により外部接続さ
れる出力装置（第１図における３）を選択するセ
レクタ、１６は前記コマンド解析部１２の指示に
より外部接続される入力装置（第１図における
３）を選択するセレクタである。又１７はコマン
ドライン、１８は入力データライン、１９はセレ
クタゲート信号、２０は出力装置選択ゲート信
号、２１は入力装置選択ゲート信号、２２〜２５
は演算回路作動ゲート信号、２６はアドレス並び
にデータ出力指令ライン、２７はデータライン、
２８はアドレス、データ、並びにデータ入力指令
ライン、２９〜３２は演算結果データである。
以下、第１図と第２図を用いて本発明の動作に
つき詳細に説明する。即ち、第１図において、本
発明によるデータによるデータ転送モジユール４
は１入出力装置と同一レベルに位置し、他の入出
力装置３と主記憶装置１とのデータ転送は全てデ
ータ転送モジユール４を介して行なわる。従つて
各入出力装置３からみればシステムバス５を同一
レベルに位置することになる。まず、第１図にお
けるCPU２より、システムバス（５又は１１）
ならびにコマンドライン１７を介してコマンドが
転送される。転送されたコマンドはコマンド解析
部１２により、演算の種類指定及びデータ転送に
まつわる入出力装置の指定にそれぞれ解析され
る。演算の種類指定は演算回路１３の作動ゲート
信号２２〜２５として出力され、出力装置指定は
選択ゲート信号２０入力装置指定は選択ゲート信
号２１としてそれぞれ出力される。セレクタ１５
は、コマンド解析部１２からの選択ゲート信号２
０に応じ、選択すべき出力装置を示す機器アドレ
スとデータ出力指令信号とをライン２６を介して
システムバス１１に出力する。このシステムバス
１１に接続されている入出力装置のうち、上記機
器アドレスで示される装置は、上記データ出力指
令信号に応じ、データ転送モジユール４にシステ
ムバス５（第２図のシステムバス１１）を介して
データを出力する。このデータは、データ転送モ
ジユール４の入力データライン１８を介して複数
の演算回路１３に入力される。しかして、作動ゲ
ート信号２２〜２５により選択された複数の演算
回路１３は、入力データライン１８からの入力デ
ータを対象として同回路１３に固有のデータ変
換、更には演算処理（例えばパターンの回転、縮
小、拡大など）を行なう。この方式によれば、１
演算回路において、プログラム制御により任意の
データ変換、演算等を行なう方式に比べて、処理
速度の向上が図れる。演算回路１３の演算結果デ
ータ２９〜３２はセレクタ１４に入力され、コマ
ンド解析部１２にてコマンドと同期のとれたセレ
クタゲート信号１９により、データライン２７へ
出力される。このデータライン２７へ出力された
データはセレクタ１６に入力される。セレクタ１
６は、コマンド解析部１２からの選択ゲート信号
２１に応じ、選択すべき入力装置を示す機器アド
レスとデータ入力指令信号をデータライン２７上
のデータと共にライン２８を介してシステムバス
１１に出力する。このシステムバス１１に接続さ
れている入出力装置のうち、上記機器アドレスで
示される装置は、システムバス１１（第１図のシ
ステムバス５）を介して転送される（データ転送
モジユール４のセレクタ１６）からのデータを上
記データ入力指令信号に応じて入力する。尚、演
算回路１３に無変換回路を設けておけば生データ
の転送も可能となる。この様にしてそれぞれの演
算を実行し、データ転送が行なわれていくが、こ
の間、コマンドの転送後、CPU２とは切離され
る為、CPU２は他の仕事を実行できる。以上説
明の如く本発明によると、データ転送に係わる
CPUの負担が軽減され、システムの効率アツプ
となる。又、演算回路の拡張性に富み、且つデー
タ転送機能と演算機能を有している為、演算処理
時間にもよるが転送スピードが短縮されるもので
ある。
つき詳細に説明する。即ち、第１図において、本
発明によるデータによるデータ転送モジユール４
は１入出力装置と同一レベルに位置し、他の入出
力装置３と主記憶装置１とのデータ転送は全てデ
ータ転送モジユール４を介して行なわる。従つて
各入出力装置３からみればシステムバス５を同一
レベルに位置することになる。まず、第１図にお
けるCPU２より、システムバス（５又は１１）
ならびにコマンドライン１７を介してコマンドが
転送される。転送されたコマンドはコマンド解析
部１２により、演算の種類指定及びデータ転送に
まつわる入出力装置の指定にそれぞれ解析され
る。演算の種類指定は演算回路１３の作動ゲート
信号２２〜２５として出力され、出力装置指定は
選択ゲート信号２０入力装置指定は選択ゲート信
号２１としてそれぞれ出力される。セレクタ１５
は、コマンド解析部１２からの選択ゲート信号２
０に応じ、選択すべき出力装置を示す機器アドレ
スとデータ出力指令信号とをライン２６を介して
システムバス１１に出力する。このシステムバス
１１に接続されている入出力装置のうち、上記機
器アドレスで示される装置は、上記データ出力指
令信号に応じ、データ転送モジユール４にシステ
ムバス５（第２図のシステムバス１１）を介して
データを出力する。このデータは、データ転送モ
ジユール４の入力データライン１８を介して複数
の演算回路１３に入力される。しかして、作動ゲ
ート信号２２〜２５により選択された複数の演算
回路１３は、入力データライン１８からの入力デ
ータを対象として同回路１３に固有のデータ変
換、更には演算処理（例えばパターンの回転、縮
小、拡大など）を行なう。この方式によれば、１
演算回路において、プログラム制御により任意の
データ変換、演算等を行なう方式に比べて、処理
速度の向上が図れる。演算回路１３の演算結果デ
ータ２９〜３２はセレクタ１４に入力され、コマ
ンド解析部１２にてコマンドと同期のとれたセレ
クタゲート信号１９により、データライン２７へ
出力される。このデータライン２７へ出力された
データはセレクタ１６に入力される。セレクタ１
６は、コマンド解析部１２からの選択ゲート信号
２１に応じ、選択すべき入力装置を示す機器アド
レスとデータ入力指令信号をデータライン２７上
のデータと共にライン２８を介してシステムバス
１１に出力する。このシステムバス１１に接続さ
れている入出力装置のうち、上記機器アドレスで
示される装置は、システムバス１１（第１図のシ
ステムバス５）を介して転送される（データ転送
モジユール４のセレクタ１６）からのデータを上
記データ入力指令信号に応じて入力する。尚、演
算回路１３に無変換回路を設けておけば生データ
の転送も可能となる。この様にしてそれぞれの演
算を実行し、データ転送が行なわれていくが、こ
の間、コマンドの転送後、CPU２とは切離され
る為、CPU２は他の仕事を実行できる。以上説
明の如く本発明によると、データ転送に係わる
CPUの負担が軽減され、システムの効率アツプ
となる。又、演算回路の拡張性に富み、且つデー
タ転送機能と演算機能を有している為、演算処理
時間にもよるが転送スピードが短縮されるもので
ある。
第１図は本発明が実現される情報処理システム
の構成例、第２図は本発明におけるデータ転送方
式が実現されるデータ転送モジユールの実施例で
ある。 １……主記憶装置、２……CPU、３……入出
力装置、４……データ転送モジユール、５，１１
……システムバス、１２……コマンド解析部、１
３……演算回路、１４，１５，１６……セレク
タ。
の構成例、第２図は本発明におけるデータ転送方
式が実現されるデータ転送モジユールの実施例で
ある。 １……主記憶装置、２……CPU、３……入出
力装置、４……データ転送モジユール、５，１１
……システムバス、１２……コマンド解析部、１
３……演算回路、１４，１５，１６……セレク
タ。
Claims (1)
- １ CPU・メモリ・入出力装置等の各モジユー
ルがバスを介して共通接続される情報処理システ
ムであつて、前記モジユールの１つは前記CPU
より入出力カコマンドを受けとることにより演算
の種類及びデータ転送に係わる入出力装置選択を
解析するコマンド解析部と、該コマンド解析部出
力により指示された任意の演算を司どる演算制御
部と、該演算制御部出力を前記コマンド解析部か
らの指示により前記バスへ返送する転送部とから
なり、前記バスに接続された各モジユール間のデ
ータ転送は該モジユールを介して行うことを特徴
とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374279A JPS55135930A (en) | 1979-04-11 | 1979-04-11 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374279A JPS55135930A (en) | 1979-04-11 | 1979-04-11 | Data transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135930A JPS55135930A (en) | 1980-10-23 |
| JPS6214869B2 true JPS6214869B2 (ja) | 1987-04-04 |
Family
ID=12672213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4374279A Granted JPS55135930A (en) | 1979-04-11 | 1979-04-11 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55135930A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132229A (en) * | 1981-02-09 | 1982-08-16 | Mitsubishi Electric Corp | Direct memory access controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074350A (ja) * | 1973-10-31 | 1975-06-19 |
-
1979
- 1979-04-11 JP JP4374279A patent/JPS55135930A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074350A (ja) * | 1973-10-31 | 1975-06-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55135930A (en) | 1980-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4110823A (en) | Soft display word processing system with multiple autonomous processors | |
| US4163280A (en) | Address management system | |
| US5832251A (en) | Emulation device | |
| JP2766216B2 (ja) | 情報処理装置 | |
| JPS6214869B2 (ja) | ||
| JP2970082B2 (ja) | 仮想クラスタ間通信処理装置 | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| JPS6146552A (ja) | 情報処理装置 | |
| JPS6236580B2 (ja) | ||
| JPS6130300B2 (ja) | ||
| JP2803270B2 (ja) | Ｓｃｓｉホストアダプタ回路 | |
| JPS6134657A (ja) | 入出力カ−ド具備計算機 | |
| JP2707308B2 (ja) | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム | |
| JP2675081B2 (ja) | 演算処理方式 | |
| JPS5836380B2 (ja) | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 | |
| JPH0317143B2 (ja) | ||
| JPH01266651A (ja) | 半導体メモリ装置 | |
| EP0362403A1 (en) | Method of saving a system program | |
| JPS60144829A (ja) | マイクロプログラム制御システム | |
| JPS63249243A (ja) | 二次記憶情報セ−ブ方式 | |
| JPS6093573A (ja) | 分散型デイジタル信号入力装置 | |
| JPS62297954A (ja) | メモリ制御方式 | |
| JPH09134334A (ja) | マルチプロセッサ間同期処理制御方法、並びにマルチプロセッサシステムおよびフォールトトレラントシステム | |
| JPH02252024A (ja) | マイクロプログラムロード方式 | |
| JPS5851293B2 (ja) | デ−タ交換制御方式 |