JPH01184560A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH01184560A JPH01184560A JP63011354A JP1135488A JPH01184560A JP H01184560 A JPH01184560 A JP H01184560A JP 63011354 A JP63011354 A JP 63011354A JP 1135488 A JP1135488 A JP 1135488A JP H01184560 A JPH01184560 A JP H01184560A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- chip microcomputer
- external
- cpu
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 14
- 238000012360 testing method Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 6
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シングルチップマイクロコンピュータにおい
て内蔵するプログラムメモリに記憶されたプログラムの
読み出しを禁止しソフトウェアを保護する機能を備えた
シングルチップマイクロコンピュータに関する。
て内蔵するプログラムメモリに記憶されたプログラムの
読み出しを禁止しソフトウェアを保護する機能を備えた
シングルチップマイクロコンピュータに関する。
シングルチップマイク薗コンピュータ（以下“シングル
チップマイコン”と記す）は中央処理装置（以下“ＣＰ
Ｕ”と記す）、データメモリ、プログラムメモリ（以下
“ＲＯＭ″と記す）、入出力装置を単一の半導体基板上
に集積したものである。
チップマイコン”と記す）は中央処理装置（以下“ＣＰ
Ｕ”と記す）、データメモリ、プログラムメモリ（以下
“ＲＯＭ″と記す）、入出力装置を単一の半導体基板上
に集積したものである。
一般に、マイクロコンピュータは、初期状態が解除され
ると０番地からプログラムを読出し、実行を開始する。
ると０番地からプログラムを読出し、実行を開始する。
シングルチップマイフンは、内蔵するＲＯＭのアドレス
をＯ番地から割り当てている為、最初は内蔵ＲＯＭに記
憶されている命令を実行する。
をＯ番地から割り当てている為、最初は内蔵ＲＯＭに記
憶されている命令を実行する。
また、シングルチ、ツブマイコンは、内蔵ＲＯＭに代り
、外部よりプログラムを入力して、ＣＰＵに実行させた
り、外部メモリに対し、データの読み出しや書き込みを
行う外部アクセスモーＦを備えている。
、外部よりプログラムを入力して、ＣＰＵに実行させた
り、外部メモリに対し、データの読み出しや書き込みを
行う外部アクセスモーＦを備えている。
一般に外部アクセスモードな備えたシングルチップマイ
コンは、ＣＰＵのアクセスするアドレス空間判別等の制
御により、内蔵ＲＯＭからのデータの読み出し・書き込
みを行う通常動作モードと、内蔵ハードウェアテストの
為に内蔵ＲＯＭからのデータの読み出しを禁止し、外部
メモリに対してのみアクセスする外部アクセスモードと
の２つを備え、外部入力端子の端子レベルの状態により
どちらか一方のモードを選択するモーｒの切換機能をも
備えている。
コンは、ＣＰＵのアクセスするアドレス空間判別等の制
御により、内蔵ＲＯＭからのデータの読み出し・書き込
みを行う通常動作モードと、内蔵ハードウェアテストの
為に内蔵ＲＯＭからのデータの読み出しを禁止し、外部
メモリに対してのみアクセスする外部アクセスモードと
の２つを備え、外部入力端子の端子レベルの状態により
どちらか一方のモードを選択するモーｒの切換機能をも
備えている。
まス、従来のシングルチップマイコンのモード切換機能
について図面を参照して説明する。なお、外部アクセス
モードについては、命令コードのリードについて説明す
る。
について図面を参照して説明する。なお、外部アクセス
モードについては、命令コードのリードについて説明す
る。
第７図は、シングルチップマイコンのハードウェアテス
ト装置の構成図である。
ト装置の構成図である。
第７図において、５’ＯＯはシングルチップマイコン、
６００はデュフルボー）ＲＡＭ構成のテストメモリ、７
００はシングルチップマイコン５００の制御及びテスト
メモリ６００とデータ入出力を行うホストコンピュータ
である。
６００はデュフルボー）ＲＡＭ構成のテストメモリ、７
００はシングルチップマイコン５００の制御及びテスト
メモリ６００とデータ入出力を行うホストコンピュータ
である。
シングルチップマイコン５００とテストメモリ６００は
、アドレスバス５２１１データバス５２２で接続され、
シングルチップマイコン５００からはテストメモリに対
して、読出信号（以下“ＲＤ倍信号と記す。）５００−
４、書込信号（以下“ＷＲ倍信号と記す。）５００−５
が出力されている。
、アドレスバス５２１１データバス５２２で接続され、
シングルチップマイコン５００からはテストメモリに対
して、読出信号（以下“ＲＤ倍信号と記す。）５００−
４、書込信号（以下“ＷＲ倍信号と記す。）５００−５
が出力されている。
またホストコンピュータ７００とテストメモリ６００は
アドレスバス７０１とデータバス７０２で接続され、ホ
ストコンピュータからテストメモリ６００に対してＲＤ
信号７００−１．ＷＲ信号７００−２が出力され、シン
グルチップマイコン５００に対しては、通常動作モード
と外部アクセスとのモード切換信号（以下“ＴＳＴ信号
”と記す。）５００−１とＨＡＬＴ解除信号５００−２
が出力されている。
アドレスバス７０１とデータバス７０２で接続され、ホ
ストコンピュータからテストメモリ６００に対してＲＤ
信号７００−１．ＷＲ信号７００−２が出力され、シン
グルチップマイコン５００に対しては、通常動作モード
と外部アクセスとのモード切換信号（以下“ＴＳＴ信号
”と記す。）５００−１とＨＡＬＴ解除信号５００−２
が出力されている。
第５図は従来のシングルチップマイコン５００のブロッ
ク図である。第５図において、５０１はプログラム実行
や入出力データの処理およびシングルチップマイコン全
体の制御を行うＣＰＵ。
ク図である。第５図において、５０１はプログラム実行
や入出力データの処理およびシングルチップマイコン全
体の制御を行うＣＰＵ。
５０２はシングルチップマイコン５００の内蔵するＲＯ
Ｍ、５０３はＣＰＵの制御により入出力ボートまたはア
ドレス・データバスとして機能するポートである。
Ｍ、５０３はＣＰＵの制御により入出力ボートまたはア
ドレス・データバスとして機能するポートである。
これらの各ユニットが、内部アドレスバス５０４及びＣ
ＰＵ５０１と内蔵ＲＯＭ５０２との間でデータ転送を行
う内部データバス１５０６と、ＣＰＵ５０１とボー ト
５０３を介して外部ハードウェアとの間でデータ転送を
行う内部データバス２５０７で接続されている。５０８
は、外部端子の端子レベルを記憶する回路（以下“ＴＬ
回路”と記す。）、５１０はＴＬ回路５０８に外部端子
の端子レベルを書込むタイミングを与える為の信号であ
り、ここでは内部クロ、り０を使用している。
ＰＵ５０１と内蔵ＲＯＭ５０２との間でデータ転送を行
う内部データバス１５０６と、ＣＰＵ５０１とボー ト
５０３を介して外部ハードウェアとの間でデータ転送を
行う内部データバス２５０７で接続されている。５０８
は、外部端子の端子レベルを記憶する回路（以下“ＴＬ
回路”と記す。）、５１０はＴＬ回路５０８に外部端子
の端子レベルを書込むタイミングを与える為の信号であ
り、ここでは内部クロ、り０を使用している。
また、ＣＰＵ５０１からはＣＰＵが内蔵ＲＯＭ以外の外
部メモリのアドレス空間をアクセスする時だけ“１”に
する信号（以下“ＭＭ信号”と記す。）５００−６が出
力されている。
部メモリのアドレス空間をアクセスする時だけ“１”に
する信号（以下“ＭＭ信号”と記す。）５００−６が出
力されている。
次に、シングルチップ５０００通常動作モード、外部ア
クセスモード切換動作について第６図、第′８図を参照
して説明する。
クセスモード切換動作について第６図、第′８図を参照
して説明する。
ホストコンピュータ７００よ’）ＴＳＴ信号５０〇−１
が入力されるとＴＬ回路５０８には、周期的に“０”、
６１″を出力する内部クロックであるφ５１０が“ｌ”
の期間にＴＳＴ信号５００−１の端子レベルが書込まれ
る。ＴＳＴ信号が“Ｏ”の時ＴＬ回路５０８の保持する
状態は“Ｏ”となり、ＭＭ信号５００−６が“Ｏ”の場
合は、ＯＲ回路５１５の出力が“０”となり内部データ
バス１５０６が選択され内蔵ＲＯＭがアクセスされる。
が入力されるとＴＬ回路５０８には、周期的に“０”、
６１″を出力する内部クロックであるφ５１０が“ｌ”
の期間にＴＳＴ信号５００−１の端子レベルが書込まれ
る。ＴＳＴ信号が“Ｏ”の時ＴＬ回路５０８の保持する
状態は“Ｏ”となり、ＭＭ信号５００−６が“Ｏ”の場
合は、ＯＲ回路５１５の出力が“０”となり内部データ
バス１５０６が選択され内蔵ＲＯＭがアクセスされる。
ＭＭ信号５００−６が“１″の場合、内部データバス２
５０７が選択され内蔵ＲＯＭ空間以外のアドレス空間に
拡張された外部メモリがアクセスされる。このように通
常動作モード時にはＯ番地から所定のアドレスまでが内
蔵ＲＯＭ空間、その他は全て外部メモリ空間となり、第
８図（ａ）に示すようなメモリマツプ図になる。
５０７が選択され内蔵ＲＯＭ空間以外のアドレス空間に
拡張された外部メモリがアクセスされる。このように通
常動作モード時にはＯ番地から所定のアドレスまでが内
蔵ＲＯＭ空間、その他は全て外部メモリ空間となり、第
８図（ａ）に示すようなメモリマツプ図になる。
ＴＳＴ信号が“ｌ”の時ＴＬ回路５０８の保持する状態
が“１″となり、外部アクセスモードに設定され、ＭＭ
信号５０６の状態によらず、ＯＲ回路５１５の出力が“
１”となり外部メモリのアドレス空間がアクセスされ、
第８図（ｂ）に示すようにすべて外部メモリアドレス空
間になる。
が“１″となり、外部アクセスモードに設定され、ＭＭ
信号５０６の状態によらず、ＯＲ回路５１５の出力が“
１”となり外部メモリのアドレス空間がアクセスされ、
第８図（ｂ）に示すようにすべて外部メモリアドレス空
間になる。
上述した従来のシングルチップマイコンは、内部クロッ
クをモード切換信号の書込クロックとして使用している
為、以下の欠点がある。
クをモード切換信号の書込クロックとして使用している
為、以下の欠点がある。
第７図の構成のシングルチップマイコンのハードウェア
テスト装置において、第９図に示すフローチャートのよ
うなプログラムを実行させることにより、内蔵ＲＯＭを
外部メモリに読出すことが可能である。
テスト装置において、第９図に示すフローチャートのよ
うなプログラムを実行させることにより、内蔵ＲＯＭを
外部メモリに読出すことが可能である。
すなわち、シングルチップマイフンの初期状態において
、ホストコンピュータよりＴＳＴ信号＝“ｌ”を入力す
ることにより、外部アクセスモードに設定し、第８図（
ｂ）のように全てのアドレスを外部メモリ空間にする。
、ホストコンピュータよりＴＳＴ信号＝“ｌ”を入力す
ることにより、外部アクセスモードに設定し、第８図（
ｂ）のように全てのアドレスを外部メモリ空間にする。
次に０番地から入出力ボートをアドレスデータバスに設
定する命令を実行し、内蔵ＲＯＭアドレス空間以外の外
部メモリ空間に分岐する命令を実行し、ＣＰＵの動作だ
けを停止しプログラム動作を停止する命令（以下、ＨＡ
ＬＴ命令と記す。）を実行する。ここでホストコンピュ
ータよりＴＳＴ信号＝“０”入力し、通常動作モードに
設定する。次に、ホストコンピュータよりＨＡＬＴ解除
信号を入力し、プログラムを再実行させる。
定する命令を実行し、内蔵ＲＯＭアドレス空間以外の外
部メモリ空間に分岐する命令を実行し、ＣＰＵの動作だ
けを停止しプログラム動作を停止する命令（以下、ＨＡ
ＬＴ命令と記す。）を実行する。ここでホストコンピュ
ータよりＴＳＴ信号＝“０”入力し、通常動作モードに
設定する。次に、ホストコンピュータよりＨＡＬＴ解除
信号を入力し、プログラムを再実行させる。
この時、アドレス空間は第８図（ａ）に示すように内蔵
ＲＯＭ空間をアクセスしている為、内蔵のデータポイン
タでθ番地以降の内蔵ＲＯＭ空間を指定して内蔵ＲＯＭ
データを読出し外部メモリに転送する等の命令を実行さ
せることにより、容易に内蔵ＲＯＭが読出せ、内蔵ｌＲ
ＯＭに記憶されているソフトウェアの保護ができない欠
点があった。
ＲＯＭ空間をアクセスしている為、内蔵のデータポイン
タでθ番地以降の内蔵ＲＯＭ空間を指定して内蔵ＲＯＭ
データを読出し外部メモリに転送する等の命令を実行さ
せることにより、容易に内蔵ＲＯＭが読出せ、内蔵ｌＲ
ＯＭに記憶されているソフトウェアの保護ができない欠
点があった。
本発明のシングルチップマイクロコンピュータは、中央
処理装置、プログラムを構成する命令フードを記憶する
プログラムメモリ、外部端子もしくはＣＰＵの制御によ
り、外部メモリとのデータ転送を行う外部バス制御装置
とを備えたシングルチップマイクロコンピュータにおい
て、前記フログラムメモリから中央処理装置にデータの
転送を行う第１のデータ転送手段と、シングルチップマ
イクロコンピュータの外部から前記外部バス制御装置を
介してデータを中央処理装置に転送する第２のデータ転
送手段と、前記第１のデータ転送手段と第２のデータ転
送手段のいずれかを選択する選択手段と前記外部端子の
状態を記憶する記憶手段トマイクロコンピュータの初期
状態設定後から最初の命令コードの読み出し動作に伴い
発生するタイミング信号が出力されるまで前記記憶手段
への書込クロックを発生するクロック制御回路と、前記
選択手段を制御するためにＣＰＵから出力される状態信
号と前記記憶手段が外部アクセス動作に制御する状態を
記憶している場合に前記状態信号による制御を禁止し、
第２のデータ転送手段を選択するように前記選択手段を
制御する状態制御手段とを備えている。
処理装置、プログラムを構成する命令フードを記憶する
プログラムメモリ、外部端子もしくはＣＰＵの制御によ
り、外部メモリとのデータ転送を行う外部バス制御装置
とを備えたシングルチップマイクロコンピュータにおい
て、前記フログラムメモリから中央処理装置にデータの
転送を行う第１のデータ転送手段と、シングルチップマ
イクロコンピュータの外部から前記外部バス制御装置を
介してデータを中央処理装置に転送する第２のデータ転
送手段と、前記第１のデータ転送手段と第２のデータ転
送手段のいずれかを選択する選択手段と前記外部端子の
状態を記憶する記憶手段トマイクロコンピュータの初期
状態設定後から最初の命令コードの読み出し動作に伴い
発生するタイミング信号が出力されるまで前記記憶手段
への書込クロックを発生するクロック制御回路と、前記
選択手段を制御するためにＣＰＵから出力される状態信
号と前記記憶手段が外部アクセス動作に制御する状態を
記憶している場合に前記状態信号による制御を禁止し、
第２のデータ転送手段を選択するように前記選択手段を
制御する状態制御手段とを備えている。
〔実施例１〕
本発明の第１の実施例について、図面を参照して説明す
る。第１図は、第１の実施例によるシングルチップマイ
コンのブロック図であるが、状態制御回路（以下“ＴＬ
回路”と記す）１０８への書込信号（以下“ＬＣＫ１信
号”と記す）１１００制御だけが第５図と異なる。
る。第１図は、第１の実施例によるシングルチップマイ
コンのブロック図であるが、状態制御回路（以下“ＴＬ
回路”と記す）１０８への書込信号（以下“ＬＣＫ１信
号”と記す）１１００制御だけが第５図と異なる。
この実施例では、ＲＥＳＥＴ信号３００−２とＣＰＵ内
部のプログラムカウンタ（以下“ＰＣ”と記す）１１２
に次に読出す命令コードのアドレスを書込むための信号
（以下“ＷＰＣ信号”と記す）１００−７により、ＬＣ
Ｋ信号１１０を作成している。その他の機能については
、第５図と同様であるので説明は省略する。
部のプログラムカウンタ（以下“ＰＣ”と記す）１１２
に次に読出す命令コードのアドレスを書込むための信号
（以下“ＷＰＣ信号”と記す）１００−７により、ＬＣ
Ｋ信号１１０を作成している。その他の機能については
、第５図と同様であるので説明は省略する。
次に第１の実施例のモード切換動作について説明スる。
シングルチップマイコンの初期状態後、ＣＰＵｌ０Ｉは
最初に実行する命令コードのアドレス“００００″及び
アドレスをＰＣ１１２に書込む為のＷＰＣ信号１００−
７を出力する。
最初に実行する命令コードのアドレス“００００″及び
アドレスをＰＣ１１２に書込む為のＷＰＣ信号１００−
７を出力する。
シングルチップマイコンを初期化する為のＲＥＳＥＴ信
号１００−２をＲＳフリ、プフロ、プ１０９のセット信
号、ＷＰＣ信号１００−７をリセット信号とすることに
より、第２図に示すようにＲＥＳＢＴ信号１００−２が
“０″となった後、最初にＷＰＣ信号１００−７が“１
″になるまでの期間、ＴＳＴ信号１００−１をＴＬ回路
１０８に書込可能であるがその後の書込は禁止される。
号１００−２をＲＳフリ、プフロ、プ１０９のセット信
号、ＷＰＣ信号１００−７をリセット信号とすることに
より、第２図に示すようにＲＥＳＢＴ信号１００−２が
“０″となった後、最初にＷＰＣ信号１００−７が“１
″になるまでの期間、ＴＳＴ信号１００−１をＴＬ回路
１０８に書込可能であるがその後の書込は禁止される。
ＴＬ回路１０８の保持する状態が“０″の時通常動作モ
ードとなる。ＣＰＵｌ０Ｉのアクセスする空間が内蔵Ｒ
ＯＭの場合はＭＭ信号＝“Ｏ”となっており、ＯＲ回路
１１５の出力が“Ｏ”となり内部７Ｆレスバス１１０６
が選択され内蔵ＲＯＭ１０２がアクセスされる。ＣＰＵ
１０１がＭＭ信号１００−６を“ｌ”にすると、ＯＲ回
路１１５の出力が“１″となり、内部アドレスバス２１
０７が選択され、内蔵ＲＯＭ空間以外の７ドレス空間に
拡張された外部メモリがアクセスされる。
ードとなる。ＣＰＵｌ０Ｉのアクセスする空間が内蔵Ｒ
ＯＭの場合はＭＭ信号＝“Ｏ”となっており、ＯＲ回路
１１５の出力が“Ｏ”となり内部７Ｆレスバス１１０６
が選択され内蔵ＲＯＭ１０２がアクセスされる。ＣＰＵ
１０１がＭＭ信号１００−６を“ｌ”にすると、ＯＲ回
路１１５の出力が“１″となり、内部アドレスバス２１
０７が選択され、内蔵ＲＯＭ空間以外の７ドレス空間に
拡張された外部メモリがアクセスされる。
逆に、ＴＬ回路１０８の保持する状態が“ｌ”の時、外
部アクセスモードとなり、ＭＭ信号１０〇−６のレベル
によらずＯＲ回路１１５の出力が“ｌ”となり、内部ア
ドレスバス２１０７が選択され、外部メモリがアクセス
される。従って、シングルチップマイコンの初期状態に
おいて、最初の命令コードの読出直後からシングルチッ
プマイコンの動作モードの変更ができない。
部アクセスモードとなり、ＭＭ信号１０〇−６のレベル
によらずＯＲ回路１１５の出力が“ｌ”となり、内部ア
ドレスバス２１０７が選択され、外部メモリがアクセス
される。従って、シングルチップマイコンの初期状態に
おいて、最初の命令コードの読出直後からシングルチッ
プマイコンの動作モードの変更ができない。
〔実施例２〕
本発明の第２の実施例について図面を参照して説明する
。第３図は第２の実施例のシングルチップマイコンのブ
ロック図であるが、状態制御回路（以下“ＴＬ回路”と
記す）３０８への書込信号（以下“Ｌ（、に信号”とす
る）３１０の制御だけが第１図と異なる。
。第３図は第２の実施例のシングルチップマイコンのブ
ロック図であるが、状態制御回路（以下“ＴＬ回路”と
記す）３０８への書込信号（以下“Ｌ（、に信号”とす
る）３１０の制御だけが第１図と異なる。
この実施例では、ＲＥＳＥＴ信号３００−２と、ＣＰＵ
３０１内部の命令レジスタ（以下“ＩＲ”と記す）３１
２にプログラムメモリから読出された命令コードを書込
むための信号（以下“ＷＩＲ信号”と記す’）３００−
７を用いてＬＣＫ信号３１０を作成している。その他の
機能については第１図と同様であるので説明は省略する
。
３０１内部の命令レジスタ（以下“ＩＲ”と記す）３１
２にプログラムメモリから読出された命令コードを書込
むための信号（以下“ＷＩＲ信号”と記す’）３００−
７を用いてＬＣＫ信号３１０を作成している。その他の
機能については第１図と同様であるので説明は省略する
。
次に、第２の実施例のモード切換動作について説明する
。第４図はＴＳＴ信号３００−１のＴＬ回路３０８への
書込タイミングを示している。マイクロコンピュータの
初期状態後、ＣＰＵ３０１は最初に読出された命令コー
ドをＩＲ３１２に書込む為にＷＩＲ信号３００−７を出
力する。
。第４図はＴＳＴ信号３００−１のＴＬ回路３０８への
書込タイミングを示している。マイクロコンピュータの
初期状態後、ＣＰＵ３０１は最初に読出された命令コー
ドをＩＲ３１２に書込む為にＷＩＲ信号３００−７を出
力する。
その後シングルチップマイフンはＩＲ３１２に書込まれ
た命令に従って処理を行う、シングルチップマイフンを
初期化する為のＲＥＳＥＴ信号３００−２をＲＳフリッ
プフロ、ブ３０９のセット信号、ＷＩＲ信号３００−７
をリセット信号とすることにより、図４に示すようにＲ
ＥＳＥＴ信号３００−２が“０″となった後、最初にＷ
ＩＲ信号３００−７が“１”になるまでの期間、ＴＳＴ
信号３００−１をＴＬ回路３０８に書込可能であるが、
その後の書込は禁止される。
た命令に従って処理を行う、シングルチップマイフンを
初期化する為のＲＥＳＥＴ信号３００−２をＲＳフリッ
プフロ、ブ３０９のセット信号、ＷＩＲ信号３００−７
をリセット信号とすることにより、図４に示すようにＲ
ＥＳＥＴ信号３００−２が“０″となった後、最初にＷ
ＩＲ信号３００−７が“１”になるまでの期間、ＴＳＴ
信号３００−１をＴＬ回路３０８に書込可能であるが、
その後の書込は禁止される。
ＴＬ回路３０８の保持する状態が“０”の時、通常動作
モードとなる。ＣＰＵ３０１のアクセスする空間が内蔵
ＲＯＭの場合はＭＭ信号＝“Ｏ”となり、ＯＲ回路３１
５の出力が“０”となり内部データバス１３０６が選択
され、内蔵ＲＯＭがアクセスされる。ＭＭ信号＝“１”
にするト、ＯＲ回路３１５の出力が“１”となり、内部
データバス２３０７が選択され、内蔵ＲＯＭ空間以外の
アドレス空間に拡張された外部メモリがアクセスされる
。
モードとなる。ＣＰＵ３０１のアクセスする空間が内蔵
ＲＯＭの場合はＭＭ信号＝“Ｏ”となり、ＯＲ回路３１
５の出力が“０”となり内部データバス１３０６が選択
され、内蔵ＲＯＭがアクセスされる。ＭＭ信号＝“１”
にするト、ＯＲ回路３１５の出力が“１”となり、内部
データバス２３０７が選択され、内蔵ＲＯＭ空間以外の
アドレス空間に拡張された外部メモリがアクセスされる
。
逆に、ＴＬ回路３０８の保持する状態が“１”の時、外
部アクセスモードとなり、ＭＭ信号１００−６のレベル
によらず、ＯＲ回路３１５の出力が“ｌ”となるため内
部データバス２３０７が選択され、外部メモリがアクセ
スされる。
部アクセスモードとなり、ＭＭ信号１００−６のレベル
によらず、ＯＲ回路３１５の出力が“ｌ”となるため内
部データバス２３０７が選択され、外部メモリがアクセ
スされる。
従って、シングルチップマイコンの初期状態において、
最初の命令コード読出直後からシングルチップマイコン
の動作モードの変更ができない。
最初の命令コード読出直後からシングルチップマイコン
の動作モードの変更ができない。
以上説明したように本発明を実施したシングルチップマ
イクロコンピュータは、シングルチップマイクロコンピ
ュータの初期状態後、最初の命令コードの読出以後の動
作モードの変更を禁止することにより、外部アクセスモ
ードを利用したシングルチップマイクロコンピュータの
内蔵ＲＯＭの読出しを禁止することができ、ユーザ作成
のソフトウェアの保護が可能であるという効果がある。
イクロコンピュータは、シングルチップマイクロコンピ
ュータの初期状態後、最初の命令コードの読出以後の動
作モードの変更を禁止することにより、外部アクセスモ
ードを利用したシングルチップマイクロコンピュータの
内蔵ＲＯＭの読出しを禁止することができ、ユーザ作成
のソフトウェアの保護が可能であるという効果がある。
第１．第２の実施例において、ＷＰＣ信号、ＷＩＲ信号
をＬＣＫ信号のリセット信号として用いたが最初の命令
コードの読出動作に伴い発生するタイミング信号であｈ
ば、どのような信号を用いても上記の効果を有すること
は明らかである。
をＬＣＫ信号のリセット信号として用いたが最初の命令
コードの読出動作に伴い発生するタイミング信号であｈ
ば、どのような信号を用いても上記の効果を有すること
は明らかである。
第１図は本実施例１のシングルチップマイクロコンピュ
ータのブロック図、第２図は実施例１のモード切換タイ
ミング図、第３図は実施例２のシングルチップマイクロ
コンピュータのブロック図、第４図は実施例２のモード
切換タイミング図、第５図は従来のシングルチップマイ
クロコンピュータのブロック図、第６図は従来例のモー
ド切換タイミング図、第７図はシングルチップマイクロ
コンピュータのハードウェアテスト装置の構成図、第８
図（ａ）は通常動作モード時のメモリマツプ図、第８図
（ｂ）は外部アクセスモード時のメモリマツプ図、第９
図はシングルチップマイクロコンピュータの内蔵ＲＯＭ
読出フローである。 １０１・・・・・・ＣＰＵ、１０２・・・・・・内蔵Ｒ
ＯＭ。 １０３・・・・・・ボート、１０４・・・・・・内部ア
ドレスバス、１０６・・・・・・内部データバス１．１
０７・・・・・・内部データバス２、・・・・・・１０
８・・・・・・ＴＬ回路、１１０・・・・・・ＬＣＫ信
号、１２１・・・・・・外部アドレスバス、１２２・・
・・・・外部データバス、１００−１・・・・・・ＴＳ
Ｔ信号、１００−２・・・・・・ＲＥＳＥＴ信号、１０
０−４・・・・・・ＲＤ倍信号１００−５・・・・・・
ＷＲ倍信号１００−６・・・・・・ＭＭ倍信号３０１・
・・・・・ＣＰＵ１３０２・・・・・・内蔵ＲＯＭ、３
０３・・・・・・ボート、３０４・・・・・・内部アド
レスバス、３０６・・・・・・内部データバス１，３０
７・・・・・・内部データバス２．３０８・・・・・・
ＴＬ回路、３０９・・・・・・ＲＥＦ／Ｆ。 ３１０・・・・・・ＬＣＫ信号、３００−１・・・・・
・ＴＳＴ信号、３００−２・・・・・・ＲＥＳＥＴ信号
、３０〇−３・・・・・・ＡＬＥ信号、３００−４・・
・・・・ＲＤ倍信号３００−５・・・・・・ＷＲ倍信号
３０８・・・・・・ＭＭ倍信号３２１・・・・・・外部
アドレスバス、３２２・・・・・・外部データバス、５
０１・・・・・・ＣＰＵ、５０２・・・・・・内蔵ＲＯ
Ｍ、５０３・・・・・・ボート、５０４・・・・・・内
部アドレスバス、５０６・・・・・・内部データバス１
，５０７・・・・・・内部データバス２．５０８・・・
・・・ＴＬ回路、５１０・・・・・・内部クロックφ、
５２１・・・・・・外部アドレスバス、５２２・・・・
・・外部データバス、５０〇−１・・・・・・ＴＳＴ信
号、５００−４・・・・・・ＲＤ倍信号５００−５・・
・・・・ＷＲ倍信号５００−６・・・・・・ＭＭ倍信号
５００・・・・・・シングルチップマイクロコンピュー
タ、６００・・・・・・テストメモリ、７００・・・・
・・ホストコンピュータ、５００−２・・・・・・ＨＡ
ＬＴ解除信号、７０１・・・・・・アドレスバス、７０
２・・・・・・データバス、７０３・・・・・・ＲＤ倍
信号７０４・・・・・・ＷＲ倍信号 代理人 弁理士 内 原 音 荀１回 Ｍ３図 ４刀、ｋ声 ′ ｊ コーパ読土 、以μＩ〆
脳ヒとＦ杢１４−万２＠ ’！３４ｍ 第５ 回 ガ乙 面 第７回
ータのブロック図、第２図は実施例１のモード切換タイ
ミング図、第３図は実施例２のシングルチップマイクロ
コンピュータのブロック図、第４図は実施例２のモード
切換タイミング図、第５図は従来のシングルチップマイ
クロコンピュータのブロック図、第６図は従来例のモー
ド切換タイミング図、第７図はシングルチップマイクロ
コンピュータのハードウェアテスト装置の構成図、第８
図（ａ）は通常動作モード時のメモリマツプ図、第８図
（ｂ）は外部アクセスモード時のメモリマツプ図、第９
図はシングルチップマイクロコンピュータの内蔵ＲＯＭ
読出フローである。 １０１・・・・・・ＣＰＵ、１０２・・・・・・内蔵Ｒ
ＯＭ。 １０３・・・・・・ボート、１０４・・・・・・内部ア
ドレスバス、１０６・・・・・・内部データバス１．１
０７・・・・・・内部データバス２、・・・・・・１０
８・・・・・・ＴＬ回路、１１０・・・・・・ＬＣＫ信
号、１２１・・・・・・外部アドレスバス、１２２・・
・・・・外部データバス、１００−１・・・・・・ＴＳ
Ｔ信号、１００−２・・・・・・ＲＥＳＥＴ信号、１０
０−４・・・・・・ＲＤ倍信号１００−５・・・・・・
ＷＲ倍信号１００−６・・・・・・ＭＭ倍信号３０１・
・・・・・ＣＰＵ１３０２・・・・・・内蔵ＲＯＭ、３
０３・・・・・・ボート、３０４・・・・・・内部アド
レスバス、３０６・・・・・・内部データバス１，３０
７・・・・・・内部データバス２．３０８・・・・・・
ＴＬ回路、３０９・・・・・・ＲＥＦ／Ｆ。 ３１０・・・・・・ＬＣＫ信号、３００−１・・・・・
・ＴＳＴ信号、３００−２・・・・・・ＲＥＳＥＴ信号
、３０〇−３・・・・・・ＡＬＥ信号、３００−４・・
・・・・ＲＤ倍信号３００−５・・・・・・ＷＲ倍信号
３０８・・・・・・ＭＭ倍信号３２１・・・・・・外部
アドレスバス、３２２・・・・・・外部データバス、５
０１・・・・・・ＣＰＵ、５０２・・・・・・内蔵ＲＯ
Ｍ、５０３・・・・・・ボート、５０４・・・・・・内
部アドレスバス、５０６・・・・・・内部データバス１
，５０７・・・・・・内部データバス２．５０８・・・
・・・ＴＬ回路、５１０・・・・・・内部クロックφ、
５２１・・・・・・外部アドレスバス、５２２・・・・
・・外部データバス、５０〇−１・・・・・・ＴＳＴ信
号、５００−４・・・・・・ＲＤ倍信号５００−５・・
・・・・ＷＲ倍信号５００−６・・・・・・ＭＭ倍信号
５００・・・・・・シングルチップマイクロコンピュー
タ、６００・・・・・・テストメモリ、７００・・・・
・・ホストコンピュータ、５００−２・・・・・・ＨＡ
ＬＴ解除信号、７０１・・・・・・アドレスバス、７０
２・・・・・・データバス、７０３・・・・・・ＲＤ倍
信号７０４・・・・・・ＷＲ倍信号 代理人 弁理士 内 原 音 荀１回 Ｍ３図 ４刀、ｋ声 ′ ｊ コーパ読土 、以μＩ〆
脳ヒとＦ杢１４−万２＠ ’！３４ｍ 第５ 回 ガ乙 面 第７回
Claims (1)
- 中央処理装置、プログラムを構成する命令コードを記憶
するプログラムメモリ、外部端子もしくはＣＰＵの制御
によりＣＰＵと外部メモリとのデータ転送（以下“外部
アクセス動作”と記す）を行う外部バス制御装置とを備
えたシングルチップマイクロコンピュータにおいて、前
記プログラムメモリから中央処理装置にデータの転送を
行う第１のデータ転送手段と、シングルチップマイクロ
コンピュータの外部から前記外部バス制御装置を介して
データを中央処理装置に転送する第２のデータ転送手段
と、第１図のデータ転送手段と第２のデータ転送手段の
いずれかを選択する選択手段と、前記外部端子の状態を
記憶する記憶手段と、マイクロコンピュータの初期状態
設定後から最初の命令コードの読出し動作に伴い発生す
るタイミング信号が出力されるまで前記記憶手段への書
込クロックを発生するクロック制御回路と、前記選択手
段を制御するためにＣＰＵから出力される状態信号と、
前記記憶手段が外部アクセス動作に制御する状態を記憶
している場合に前記状態信号による制御を禁止し、第２
のデータ転送手段を選択するように前記選択手段を制御
する状態制御手段とを備えたことを特徴とするシングル
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011354A JPH01184560A (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011354A JPH01184560A (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184560A true JPH01184560A (ja) | 1989-07-24 |
Family
ID=11775696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011354A Pending JPH01184560A (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184560A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
-
1988
- 1988-01-19 JP JP63011354A patent/JPH01184560A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5263168A (en) | Circuitry for automatically entering and terminating an initialization mode in a data processing system in response to a control signal | |
| US5761458A (en) | Intelligent bus bridge for input/output subsystems in a computer system | |
| EP0569969B1 (en) | Microcomputer having instruction memory storing instructions for reading out internal conditions | |
| JP4226085B2 (ja) | マイクロプロセッサ及びマルチプロセッサシステム | |
| EP1103889B1 (en) | Flexible general-purpose input/output system | |
| US5903912A (en) | Microcontroller configured to convey data corresponding to internal memory accesses externally | |
| US5168559A (en) | Emulation system capable of complying with microcomputers having different on-chip memory capacities | |
| EP0757316B1 (en) | External device selection unit for data processor | |
| JP2000207247A (ja) | コンピュ―タシステムおよびこのコンピュ―タシステムを動作させる方法 | |
| US6622244B1 (en) | Booting from a reprogrammable memory on an unconfigured bus by modifying boot device address | |
| US5860161A (en) | Microcontroller configured to indicate internal memory accesses externally | |
| US5317750A (en) | Microcontroller peripheral expansion bus for access to internal special function registers | |
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JP2000020488A (ja) | コンピュ―タシステムおよびこのコンピュ―タシステムを動作させる方法 | |
| JPH03668B2 (ja) | ||
| JPH01184560A (ja) | シングルチップマイクロコンピュータ | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| US6560698B1 (en) | Register change summary resource | |
| JP2624226B2 (ja) | 割込みコントローラ | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH06231072A (ja) | マイクロコンピュータ | |
| JPH08161190A (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPH03123987A (ja) | マイクロコンピュータ | |
| IE62039B1 (en) | Microcontroller peripheral expansion bus |