JP3079366B2 - 低速バスからの周辺装置・素子の高速動作試験法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ周辺
装置や記憶素子等で、仮想アクセスによる疑似サイクル
を用いた高速動作等価サイクルの実施による低速バスか
らの高速動作試験法に関するものである。

【０００２】

【従来の技術】一般にデジタルＩＣ（集積回路）の動作
環境負荷（バーンイン）検査は動作条件を最悪の環境に
して行なわれる。特にメモリー素子の場合、周囲環境温
度を、７５℃等（商用規格と軍用規格で異なる）の温度
環境下に長時間放置し、内部温度が試験環境温度とほぼ
同一になってから、検査対象の素子を性能保証限界値な
いし性能保証限界値よりも厳しい値で動作させ、それを
検査する。

【０００３】しかし、メモリー素子を性能保証限界値で
動作させようとすると、ソフトウエアによって検査する
ことが困難になる。

【０００４】これは現在の中央演算処理装置へのプログ
ラミングがノイマンプロセスと呼ばれる順次実行型であ
るためである。すなわち、如何に連続的に動作するプロ
グラムであっても、それを実行するためには、メモリー
からプログラムの命令（コマンド）コードを読み出す時
間と、その命令を実行するための命令修飾句（オペラン
ド）を読み出す時間、および命令及び命令修飾句の示す
動作を行う時間が必要となるため、この時間により性能
保証限界値を設定できなくなるためである。

【０００５】

【発明が解決しようとする課題】被検査素子または被検
査周辺装置の検査を行うためには、この検査が最高速性
能試験ゆえ、検査装置は被検査素子より高速でなくでは
ならず、読み出しないし書き込み等の動作を高速に実行
する必要がある。

【０００６】被検査素子の記憶容量等が大きな場合、不
良の数も容量や不良発生率に比例して多くなる。従っ
て、ソフトウエア的に検査を行なおうとするとプログラ
ム命令の処理に時間がかかるので、最高速状態の検査を
行うには純粋にハードウエアに依存するしかなく、不良
の発生部を一括して全て記録するか、不良の発生毎に記
録するかの２通りの方法となり、最初に異常が認められ
た部分でそのハードウエアを停止させ、その状態をソフ
トウエアから検出し、異常のあった場所で検査を終了す
るか、異常のあった場所から再度検査を行い最後まで行
う方法のいずれかが主な方法であった。

【０００７】前者の方法はその回路が複雑でかつ被検査
素子よりも高速性を求められるので、高価でかつ大型と
なり、さらに回路の電気的雑音等により、信頼性も低下
するので現実的でない。

【０００８】後者の方法は、安価で小型化ができるが、
異常個所が連続している場合に、その場所で逐次停止す
るために、その停止時間が検査に影響を与え正確な計測
ができなかったり、細かい診断ができなかったりしてい
た。

【０００９】また、ごくまれに、検査機側の中央演算処
理装置に非常に高速なものを使用し、ソフトウエアで検
出するものも存在するが、この場合、高速な中央演算処
理装置が非常に高価であることに加え、動作速度が高速
であることから、わずかなノイズなどの影響を受け、正
確な検査結果が得られないという問題が起こっていた。

【００１０】本発明の目的は前記従来例の不都合を解消
し、全体の検査が連続的に行え、かつ、システム全体と
して、安定した低価格のものが供給できる低速バスから
の周辺装置・素子の高速動作試験法を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明は前記目的を達成
するため、物理アドレスから得られた結果から被検査装
置または素子を有効化する信号を供給している部分を切
断し、常に“真”の値を供給させる改造により、被検査
装置または素子に対しての読み出し・書き込み動作を常
に行い、中央演算処理装置からの物理アドレスが被検査
装置または素子の割り当てアドレスと一致する場合にの
みデータを検査して、当該検査記憶素子に最高速動作を
要求しながら被検査装置または素子の環境負荷検査を行
うことを要旨とするものである。

【００１２】本発明では、検査を行うためのプログラム
が収納されている記憶素子と、被検査素子（または装
置）に対しての読み出し及び書き込み動作が中央演算処
理装置の電子回路の動作処理という視点では同一である
ことに着目した。

【００１３】つまりデータないしプログラムを読み込
み、そのデータに準じて中央演算処理装置内部ないし外
部に加工データを書くことにより中央演算処理装置は動
作するわけであるが、これらのデータないしプログラム
の収納領域に対する読み出しや書き込みは被検査素子
（または装置）に対するそれ（読み書き）と物理アドレ
ス（中央演算処理装置のアドレス配分における位置）や
タイミングが異なるだけで基本的に回路の動作形態は同
一である。

【００１４】通常、全ての記憶素子は、図３に示すよう
に中央演算処理装置から見た物理アドレスの構成におい
て、メモリーマッピングや記憶素子の物理アドレス配置
と呼ばれる形態で、当該物理アドレスに配置されている
記憶素子に対してのみ読み出し・書き込み動作を定義
し、異なるアドレスに対しての読み出し・書き込み動作
要求は無視する構成になっている。

【００１５】本発明では、この部分の構成を変更し、全
ての被検査記憶素子または周辺装置に対して、読み出し
ないし記憶保持動作（リフレッシュ）を行い、被検査記
憶素子または周辺装置に割り当てられた物理アドレスに
対しての読み出し・書き込み要求は各々処理する形態と
する。

【００１６】このとき、被検査記憶素子または周辺装置
への割り当て以外のアドレスに対しての動作の場合、そ
れはプログラム等に使用している記憶素子に対しての動
作なので、被検査記憶素子または周辺装置からのデータ
バスは開放状態（ハイインピーダンス）にして、バスの
衝突を防止することが肝要である。

【００１７】これにより、ビット単位で検査状況を見た
場合、非検査素子または周辺装置には常に任意の読み出
しまたはリフレッシュ・サイクルが入るため、当該検査
記憶素子または周辺装置おいて連続動作を要求されてい
ることになり、被検査素子の状態は最高速動作となって
いる。

【００１８】また、直前のプログラム呼び出し・プログ
ラム実行書き込みサイクルがそのまま被検査素子または
周辺装置に対しての疑似アクセスとなるため、プログラ
ム実行に関する時間の影響は被検査素子または周辺装置
にあらわれず、また、検査システム全体の実行速度は極
端な高速度を要求されないので、信号間相互干渉作用や
外来ノイズ等による検査結果異常が出難い上に、システ
ム速度とノイズ対策回路を簡略化出来るためシステム全
体の低価格化が可能となる。

【００１９】

【発明の実施の形態】以下、図面について本発明の実施
の形態を詳細に説明する。図１は本発明の低速バスから
の周辺装置・素子の高速動作試験法の１実施形態を示す
電子回路図、図２は本発明の同上動作を示すタイミング
チャートである。

【００２０】図１中Ｕ１はアドレスマルチプレクサで、
ＤＲＡＭのアドレス時分割のための多重化回路であり、
Ｕ７はタイミング回路で、ＤＲＡＭのためのタイミング
信号を生成する回路、Ｕ６は被検査素子またはコンピュ
ータ周辺装置（以下単に周辺装置と称する）と中央演算
処理装置との間のデータトランシーバである。破線内部
ＸはＤＲＡＭ時のタイミング回路である。

【００２１】Ｕ２は、被検査素子（または周辺装置）の
物理アドレスを定めるため物理アドレスの論理演算を行
っている演算回路である。

【００２２】Ｕ３Ａ、Ｕ４Ａは中央演算処理装置の読み
出し要求（ＭＲＣ）や書き込み要求（ＷＲＣ）と、Ｕ２
の出力の論理積を取り、被検査素子（または周辺装置）
に対してのみ読み出し、および書き込みの信号を生成し
ている信号生成回路である。

【００２３】Ｕ５Ａは前記論理和からアドレスが有効で
かつ読み出しまたは書き込み要求があることを示し、こ
れにより２つのタイミング回路を動作させるゲート回路
である。

【００２４】被検査素子（または周辺装置）の構造によ
り信号単位での処理は若干ずつ異なるが、基本的には、
被検査素子（または周辺装置）と中央演算処理装置との
間のデータトランシーバＵ６は、図３に示されるよう
に、被検査素子または周辺装置に割り当てられた物理ア
ドレスに応答して有効化するようになっているために改
造を必要としない。

【００２５】被検査素子（または周辺装置）に対しての
書き込み制御信号（ＷＲＣ周りのＵ４Ａの入力）も同様
に改造を必要としない。被検査素子（または周辺装置）
に対しての読み出し信号（ＭＲＣ周りのＵ３Ａの入力）
についてのみ中央演算処理装置等の物理アドレスと無関
係になるように、物理アドレスから得られた結果を供給
している部分の信号を切断し（図１ｘ印部）、制御信号
のみで常に読み出しを行うように演算回路Ｕ２のアドレ
ス演算結果の代わりに常に“真”の値を供給する。図１
の場合、信号生成回路Ｕ３Ａは負論理部分なのでＧＮＤ
に接続する。

【００２６】ただし、ＤＲＡＭの場合は、制御信号が読
み出し、書き込みの場合でタイミング回路Ｕ７から常に
ＲＡＳ、ＣＡＳ、ＷＥの３本の制御信号が加えられてい
るため、ＷＥはそのまま無改造とし、最低限ＲＡＳ、ま
た被検査素子同士のバス衝突が無い場合はＣＡＳに関し
ても物理アドレスを無効にする前記改造を行う。なお、
図１の場合、ＲＡＳもＣＡＳも変更されている例を示
す。

【００２７】また、出力有効化端子ＯＥが存在している
場合は、物理アドレスが被検査素子（または周辺装置）
に対してのみ有効とするべく、この出力有効化端子ＯＥ
をアドレスマルチプレクサＵ１のＧ（ＧＮＤ）の部分と
接続することが望ましいが、データトランシーバＵ６が
あるので対中央演算処理装置の意味では特に要しない。
データトランシーバＵ６から並列に被検査素子（または
周辺装置）が接続されている場合にはこれが必要とな
る。

【００２８】前記改造により、書き込みは被検査素子
（または周辺装置）に対してアドレスが有効なときにの
み行われるが、読み出しは、アドレスが一致する場合の
みデータが出力され、一致しないときは読み出し動作の
みを行なう構成となっている。書き込み時も同様に疑似
サイクルを生成することが望ましいが、読み出しサイク
ルの疑似化だけでも十分に効果は得られる。

【００２９】これは被検査素子（または周辺装置）への
読み出しまたは書き込みサイクルの直前は命令または命
令修飾句のプログラムの読み出しが行われるためで、被
検査素子（または周辺装置）に対する読み書きサイクル
直前には必ずこのプログラム疑似サイクルが挿入されて
いるためである。

【００３０】その結果、図２に示すように、通常では、
プログラム収納メモリのアクセスと被検査素子（または
周辺装置）のアクセスが独立していたが、前記改造を施
すことにより、被検査素子に対して、常にアクセスが行
われるようになり、中央演算装置の動作と本発明の被検
査記憶素子のアクセスが完全に対応するようになる。

【００３１】すなわち、中央演算処理装置の動作はプロ
グラムの被検査素子（または周辺装置）に対しても同様
に行われるが、アドレスにより分別され、その分別結果
からプログラムに対してのアクセスと被検査素子（また
は周辺装置）のアクセスでは補完関係が成り立つ。（図
２中２〜３段目）これを被検査記憶素子（または周辺装
置）の空白部分αに図２中２段目のプログラム部のアク
セスを合成することで前記の対応が得られるものであ
る。

【００３２】本発明はシンクロナス・ダイナミックＲＡ
Ｍやシンクロナス・スタティックＲＡＭ等、複合化され
た新世代記憶素子についても同様に処理することで適合
使用できる。なお、この場合には図１の破線枠内部の回
路を若干異ならせることとなる。

【００３３】

【発明の効果】以上述べたように本発明の低速バスから
の周辺装置・素子の高速動作試験法は、従来、高速使用
する記憶素子の検査を行おうとすれば、その高速動作に
対応したシステム速度が求められてきたため、アクセス
が６０ｎｓの被検査素子の場合でバス速度が７５ＭＨｚ
（約１３ｎｓ）が求められてきたが、この方法によりバ
ス速度が１０ＭＨｚ（約１００ｎｓ）程度で同様の効果
が得られているため、信号間相互干渉作用などが無く検
査精度が大幅に向上し、検査システムの価格も数億円か
ら一気に百万円程度に抑えることができた。

【図面の簡単な説明】

【図１】本発明の低速バスからの周辺装置・素子の高速
動作試験法の１実施形態を示す電子回路図である。

【図２】本発明の低速バスからの周辺装置・素子の高速
動作試験法の動作を示すタイミングチャートである。

【図３】中央演算処理装置の物理アドレスの配置を示す
一般的な説明図である。

【符号の説明】

Ｕ１…アドレスマルチプレクサ Ｕ２…演算回路 Ｕ６…データトランシーバ Ｕ７…タイミング回路 Ｕ３Ａ，Ｕ４Ａ…信号生成回路 Ｕ５Ａ…ゲート回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/24 G06F 13/00 G06F 13/10 - 13/14 G06F 12/16

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 物理アドレスから得られた結果から被検
   査装置または素子を有効化する信号を供給している部分
   を切断し、常に“真”の値を供給させる改造により、被
   検査装置または素子に対しての読み出し・書き込み動作
   を常に行い、中央演算処理装置からの物理アドレスが被
   検査装置または素子の割り当てアドレスと一致する場合
   にのみデータを検査して、当該検査記憶素子に最高速動
   作を要求しながら被検査装置または素子の環境負荷検査
   を行うことを特徴とする低速バスからの周辺装置・素子
   の高速動作試験法。