JPH05322976A - 半導体メモリ試験回路 - Google Patents
半導体メモリ試験回路Info
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- JPH05322976A JPH05322976A JP4151168A JP15116892A JPH05322976A JP H05322976 A JPH05322976 A JP H05322976A JP 4151168 A JP4151168 A JP 4151168A JP 15116892 A JP15116892 A JP 15116892A JP H05322976 A JPH05322976 A JP H05322976A
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Abstract
(57)【要約】
【目的】 出力端子もしくは入出力端子の多い半導体メ
モリ装置の試験において、同時に試験できる数量を保持
して効率の良い試験のおこなえる試験回路の提供 【構成】 被試験半導体メモリ装置１の複数の出力端子
もしくは入出力端子の論理レベルの一致状態を検出する
手段の半導体メモリ試験回路２をメモリテスタ３との間
に設けた半導体メモリ試験回路
モリ装置の試験において、同時に試験できる数量を保持
して効率の良い試験のおこなえる試験回路の提供 【構成】 被試験半導体メモリ装置１の複数の出力端子
もしくは入出力端子の論理レベルの一致状態を検出する
手段の半導体メモリ試験回路２をメモリテスタ３との間
に設けた半導体メモリ試験回路
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の試験
装置に関するもので、特に複数の出力端子もしくは入力
端子を有する半導体メモリ装置の試験装置に関するもの
である。
装置に関するもので、特に複数の出力端子もしくは入力
端子を有する半導体メモリ装置の試験装置に関するもの
である。
【０００２】
【従来の技術】従来、複数の出力端子もしくは入出力端
子を有する半導体メモリの試験を行なう場合には、該半
導体メモリ装置の全ての端子に対してメモリテスタのデ
ータ比較回路を接続し、期待値との比較を行なってい
る。また複数の出力端子の中から１つを選択してデータ
比較回路に接続しての試験も行なわれている。
子を有する半導体メモリの試験を行なう場合には、該半
導体メモリ装置の全ての端子に対してメモリテスタのデ
ータ比較回路を接続し、期待値との比較を行なってい
る。また複数の出力端子の中から１つを選択してデータ
比較回路に接続しての試験も行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
前記の方法では、出力端子もしくは入出力端子の多い半
導体メモリ装置を試験するときには、１つの半導体メモ
リ装置の出力端子もしくは入出力端子に夫々データ比較
回路を接続する必要があるために、同時に試験できる半
導体メモリ装置の数量が少なくなってしまい、あるいは
多くのデータ比較回路が必要となるために半導体メモリ
試験装置が高価になってしまうという欠点があった。ま
た、複数の出力端子の中から１つを選択してデータ比較
回路に接続する方法では、１つの半導体メモリ装置を試
験するために選択する出力端子を変えながら複数回の試
験が必要となり、単位時間当りに試験できる半導体メモ
リ装置の数量が少なくなるという欠点があった。本発明
は前記欠点を解消し、効率のよい半導体メモリ装置の試
験を行なえる試験回路を提供するにある。
前記の方法では、出力端子もしくは入出力端子の多い半
導体メモリ装置を試験するときには、１つの半導体メモ
リ装置の出力端子もしくは入出力端子に夫々データ比較
回路を接続する必要があるために、同時に試験できる半
導体メモリ装置の数量が少なくなってしまい、あるいは
多くのデータ比較回路が必要となるために半導体メモリ
試験装置が高価になってしまうという欠点があった。ま
た、複数の出力端子の中から１つを選択してデータ比較
回路に接続する方法では、１つの半導体メモリ装置を試
験するために選択する出力端子を変えながら複数回の試
験が必要となり、単位時間当りに試験できる半導体メモ
リ装置の数量が少なくなるという欠点があった。本発明
は前記欠点を解消し、効率のよい半導体メモリ装置の試
験を行なえる試験回路を提供するにある。
【０００４】
【課題を解決するための手段】本発明は、複数の出力端
子もしくは入出力端子をメモリテスタに接続し被半導体
メモリ装置の性能を試験するようにした半導体メモリ試
験回路において、前記複数の出力端子もしくは入出力端
子の論理レベルの一致状態を検出する手段を被試験半導
体メモリ装置とメモリテスタとの間に設けるように構成
した請求項１と、被試験半導体メモリ装置に接続される
複数の出力端子もしくは入出力端子のうちの一部の端子
を選択して、該一部の端子の論理レベルの一致状態を検
出する手段を設けた請求項１の半導体メモリ試験回路の
請求項２と、複数の出力端子もしくは入出力端子及びそ
の選択された一部の端子から検出された論理レベルの一
致信号を、メモリテスタのデータ比較回路に出力すると
共に、複数の出力端子もしくは入出力端子から選択され
た一部の端子の内の１つ以上の端子の論理和もしくは論
理積の信号の両方または任意のいずれか一方の信号を、
メモリテスタのデータ比較回路に出力するようにされた
半導体メモリ試験回路を構成した請求項３と、メモリテ
スタから与えられる１つのデータパターンを複数の入出
力端子より被試験半導体メモリ装置に与えると共に、メ
モリテスタから与えられる１つのドライバ制御信号によ
ってドライバ出力をハイインピーダンス状態にすること
のできるドライバを具備しており、被試験半導体メモリ
装置の複数の入出力端子に同一のデータパターンを与え
るようにした請求項３の半導体メモリ試験回路を構成し
た請求項４とにより本発明を構成した。
子もしくは入出力端子をメモリテスタに接続し被半導体
メモリ装置の性能を試験するようにした半導体メモリ試
験回路において、前記複数の出力端子もしくは入出力端
子の論理レベルの一致状態を検出する手段を被試験半導
体メモリ装置とメモリテスタとの間に設けるように構成
した請求項１と、被試験半導体メモリ装置に接続される
複数の出力端子もしくは入出力端子のうちの一部の端子
を選択して、該一部の端子の論理レベルの一致状態を検
出する手段を設けた請求項１の半導体メモリ試験回路の
請求項２と、複数の出力端子もしくは入出力端子及びそ
の選択された一部の端子から検出された論理レベルの一
致信号を、メモリテスタのデータ比較回路に出力すると
共に、複数の出力端子もしくは入出力端子から選択され
た一部の端子の内の１つ以上の端子の論理和もしくは論
理積の信号の両方または任意のいずれか一方の信号を、
メモリテスタのデータ比較回路に出力するようにされた
半導体メモリ試験回路を構成した請求項３と、メモリテ
スタから与えられる１つのデータパターンを複数の入出
力端子より被試験半導体メモリ装置に与えると共に、メ
モリテスタから与えられる１つのドライバ制御信号によ
ってドライバ出力をハイインピーダンス状態にすること
のできるドライバを具備しており、被試験半導体メモリ
装置の複数の入出力端子に同一のデータパターンを与え
るようにした請求項３の半導体メモリ試験回路を構成し
た請求項４とにより本発明を構成した。
【０００５】
【作用】本発明を前記の通り請求項１〜請求項４のよう
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較回路を必要としないので半導体
メモリ試験装置が高価となることもなく、単位時間当り
の試験数量が増加し効率のよい試験の行なえる試験回路
を提供することができるのである。
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較回路を必要としないので半導体
メモリ試験装置が高価となることもなく、単位時間当り
の試験数量が増加し効率のよい試験の行なえる試験回路
を提供することができるのである。
【０００６】
【実施例】本発明の一実施例を図面と共に説明する。図
１は本発明の一実施例を示す系統図であり、図２はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図３は図１に示す本発明の一実施例のトライ
ステートドライバ２１と選択回路２２、ならびに一致検
出回路２３の詳細な回路図である。
１は本発明の一実施例を示す系統図であり、図２はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図３は図１に示す本発明の一実施例のトライ
ステートドライバ２１と選択回路２２、ならびに一致検
出回路２３の詳細な回路図である。
【０００７】図１において、１は被試験半導体メモリ装
置であって図示の如く複数の端子を有している。２は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。２１はドライブ回路、２２
は選択回路、２３は一致検出回路である。３はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。３１はデータ比較器、３２はドライバ、３２−１は
データドライバ、３２−２はクロックドライバである。
図２において、４はテストハンドラ、４１はコンタク
タ、４２はコンタクトボード、４３はテストボードであ
る。図３において、２４は一致信号、２５は出力パター
ン信号、５１−１、５１−２…５１−ｎは入出力端子、
５２−１、５２−２…５２−ｎはトライステートドライ
バー、５３−１、５３−２…５３−ｎはＯＲゲート、５
４−１、５４−２…５４−ｎはＡＮＤゲート、５５−
１、５５−２…５５−ｎは選択信号、５６は論理積回
路、５７は論理和回路、５８は排他的論理和回路。
置であって図示の如く複数の端子を有している。２は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。２１はドライブ回路、２２
は選択回路、２３は一致検出回路である。３はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。３１はデータ比較器、３２はドライバ、３２−１は
データドライバ、３２−２はクロックドライバである。
図２において、４はテストハンドラ、４１はコンタク
タ、４２はコンタクトボード、４３はテストボードであ
る。図３において、２４は一致信号、２５は出力パター
ン信号、５１−１、５１−２…５１−ｎは入出力端子、
５２−１、５２−２…５２−ｎはトライステートドライ
バー、５３−１、５３−２…５３−ｎはＯＲゲート、５
４−１、５４−２…５４−ｎはＡＮＤゲート、５５−
１、５５−２…５５−ｎは選択信号、５６は論理積回
路、５７は論理和回路、５８は排他的論理和回路。
【０００８】図１及び図３を参照して説明する。ここで
は、被試験半導体メモリ１がＤＲＡＭである場合につい
て説明するが、被試験半導体メモリ１のアドレス端子Ａ
０、Ａ１〜Ａｉや、クロック端子ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＯＥはメモリテスタ３のドライバに接続され、メモ
リテスタ３で発生されるドライブパターンが直接与えら
れる。一方、被試験半導体メモリ装置１の入出力端子Ｉ
／Ｏ１、Ｉ／Ｏ２〜Ｉ／Ｏｎは図３に詳細示す如く本発
明の半導体メモリ試験装置２のドライブ回路２１の入出
力端子５１−１、入出力端子５１−２〜入出力端子５１
−ｎに各々接続されている。入出力端子５１−１、５１
−２〜５１−ｎには、それぞれドライブ回路２１のトラ
イステートドライバ５２−１、５２−２〜５２−ｎの出
力と、選択回路２２のＯＲゲート５３−１、５３−２〜
５３−ｎの一つの入力およびＡＮＤゲート５４−１、５
４−２〜５４−ｎの一つの入力が接続されている。選択
回路２２の、入出力端子５１−１に接続されるＯＲゲー
ト５３−１のもう一方の入力には選択信号５５−１を反
転した信号が与えられ、入出力端子５１−１に接続され
るＡＮＤゲート５４−１のもう一方の入力には選択信号
５５−１が与えられる。同様に入出力端子５１−２に接
続されるＯＲゲート５３−２のもう一方の入力には選択
信号５５−２を反転した信号が与えられ、ＡＮＤゲート
５４−２のもう一方の入力には選択信号５５−２が与え
られ、入出力端子５１−ｎに接続されるＯＲゲート５３
−ｎのもう一方の入力には選択信号５５−ｎを反転した
信号が与えられ、入出力端子５１−ｎに接続されるＡＮ
Ｄゲート５４−ｎのもう一方の入力には選択信号５５−
ｎが与えられる。ドライブ回路２１を構成するトライス
テートドライバ５２−１、５２−２〜５２−ｎの入力は
全てメモリテスタ３の１つのデータドライバ３２−１か
らパターンを与えられ、またトライステートドライバ５
２−１、５２−２〜５２−ｎのドライブ制御端子も全て
メモリテスタ３の１つのクロックドライバ３２−２から
ドライブ制御パターンが与えられる。被試験半導体メモ
リ１にデータを書き込むときには、データドライバ３２
−１から書き込みデータを与え、クロックドライバ３２
−２によってドライブ回路２１のトライステートドライ
バ５２−１、５２−２〜５２−ｎをドライブ状態にす
る。これによって、被試験半導体メモリ１の全てのＩ／
Ｏ端子には同じデータパターンが与えられることにな
る。
は、被試験半導体メモリ１がＤＲＡＭである場合につい
て説明するが、被試験半導体メモリ１のアドレス端子Ａ
０、Ａ１〜Ａｉや、クロック端子ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＯＥはメモリテスタ３のドライバに接続され、メモ
リテスタ３で発生されるドライブパターンが直接与えら
れる。一方、被試験半導体メモリ装置１の入出力端子Ｉ
／Ｏ１、Ｉ／Ｏ２〜Ｉ／Ｏｎは図３に詳細示す如く本発
明の半導体メモリ試験装置２のドライブ回路２１の入出
力端子５１−１、入出力端子５１−２〜入出力端子５１
−ｎに各々接続されている。入出力端子５１−１、５１
−２〜５１−ｎには、それぞれドライブ回路２１のトラ
イステートドライバ５２−１、５２−２〜５２−ｎの出
力と、選択回路２２のＯＲゲート５３−１、５３−２〜
５３−ｎの一つの入力およびＡＮＤゲート５４−１、５
４−２〜５４−ｎの一つの入力が接続されている。選択
回路２２の、入出力端子５１−１に接続されるＯＲゲー
ト５３−１のもう一方の入力には選択信号５５−１を反
転した信号が与えられ、入出力端子５１−１に接続され
るＡＮＤゲート５４−１のもう一方の入力には選択信号
５５−１が与えられる。同様に入出力端子５１−２に接
続されるＯＲゲート５３−２のもう一方の入力には選択
信号５５−２を反転した信号が与えられ、ＡＮＤゲート
５４−２のもう一方の入力には選択信号５５−２が与え
られ、入出力端子５１−ｎに接続されるＯＲゲート５３
−ｎのもう一方の入力には選択信号５５−ｎを反転した
信号が与えられ、入出力端子５１−ｎに接続されるＡＮ
Ｄゲート５４−ｎのもう一方の入力には選択信号５５−
ｎが与えられる。ドライブ回路２１を構成するトライス
テートドライバ５２−１、５２−２〜５２−ｎの入力は
全てメモリテスタ３の１つのデータドライバ３２−１か
らパターンを与えられ、またトライステートドライバ５
２−１、５２−２〜５２−ｎのドライブ制御端子も全て
メモリテスタ３の１つのクロックドライバ３２−２から
ドライブ制御パターンが与えられる。被試験半導体メモ
リ１にデータを書き込むときには、データドライバ３２
−１から書き込みデータを与え、クロックドライバ３２
−２によってドライブ回路２１のトライステートドライ
バ５２−１、５２−２〜５２−ｎをドライブ状態にす
る。これによって、被試験半導体メモリ１の全てのＩ／
Ｏ端子には同じデータパターンが与えられることにな
る。
【０００９】被試験半導体メモリ１を読み出すときに
は、クロックドライバ３２−２から与えるドライブ制御
信号によってトライステートドライバ５２−１、５２−
２〜５２−ｎをドライブ禁止状態にする。このようにす
ると、被試験半導体メモリ１の入出力端子Ｉ／Ｏ１、Ｉ
／Ｏ２〜Ｉ／Ｏｎから出力されるデータが選択回路２２
に加えられる。選択回路２２では、入出力端子５１−１
に接続されるＯＲゲート５３−１は、選択信号５５−１
が“１”であれば入出力端子５１−１の論理値を出力
し、選択信号５５−１が“０”であれば入出力端子５１
−１の状態に関わらず“１”を出力する。また、入出力
端子５１−１に接続されるＡＮＤゲート５４−１は、選
択信号５５−１が“１”であれば入出力端子５１−１の
論理値を出力し、選択信号５５−１が“０”であれば入
出力端子５１−１の状態に関わらず“０”を出力する。
同様に、選択信号５５−２が“１”であるときには、Ｏ
Ｒゲート５３−２およびＡＮＤゲート５４−２は入出力
端子５１−２の論理値を出力し、選択信号５５−２が
“０”であるときにはＯＲゲート５３−２の出力は
“１”に、ＡＮＤゲート５４−２の出力は“０”とな
る。また、選択信号５５−ｎが“１”であるときには、
ＯＲゲート５３−ｎおよびＡＮＤゲート５４−ｎは入出
力端子５１−ｎの論理値を出力し、選択信号５５−ｎが
“０”であるときにはＯＲゲート５３−ｎの出力は
“１”に、ＡＮＤゲート５４−ｎの出力は“０”とな
る。すなわち選択回路２２は、選択信号が“１”である
端子のみ選択回路に接続される入出力端子の状態を出力
に伝え、選択信号が“０”である端子については入出力
端子の状態を出力に伝えない。選択回路の全てのＯＲゲ
ート５３−１、５３−２〜５３−ｎの出力は、一致検出
回路２３の論理積回路５６の入力に接続され、選択回路
２２の全てのＡＮＤゲート５４−１、５４−２〜５４−
ｎの出力は一致検出回路２３の論理和回路５７の入力に
接続されている。従って、論理積回路５６の出力は、選
択信号が“１”である全ての入出力端子の論理値が
“１”であるときのみ“１”となり、論理和回路５７の
出力は、選択信号が“１”である全ての入出力端子の論
理値が“０”であるときのみ“０”となる。一致検出回
路２３では、この論理積回路５６と論理和回路５７の出
力とが排他的論理和回路５８に入力され、排他的論理和
回路５８の出力が一致信号２４としてメモリテスタ３の
データ比較器３１に与えられる。従ってこの一致信号２
４は、選択信号が“１”である入出力端子の論理値が全
て“１”もしくは全て“０”のときにのみ“０”とな
り、選択信号が“１”である入出力端子のうち少なくと
も１つの入出力端子の論理値が、他の選択信号が“１”
である入出力端子の論理値と異なっているときには
“１”となる。
は、クロックドライバ３２−２から与えるドライブ制御
信号によってトライステートドライバ５２−１、５２−
２〜５２−ｎをドライブ禁止状態にする。このようにす
ると、被試験半導体メモリ１の入出力端子Ｉ／Ｏ１、Ｉ
／Ｏ２〜Ｉ／Ｏｎから出力されるデータが選択回路２２
に加えられる。選択回路２２では、入出力端子５１−１
に接続されるＯＲゲート５３−１は、選択信号５５−１
が“１”であれば入出力端子５１−１の論理値を出力
し、選択信号５５−１が“０”であれば入出力端子５１
−１の状態に関わらず“１”を出力する。また、入出力
端子５１−１に接続されるＡＮＤゲート５４−１は、選
択信号５５−１が“１”であれば入出力端子５１−１の
論理値を出力し、選択信号５５−１が“０”であれば入
出力端子５１−１の状態に関わらず“０”を出力する。
同様に、選択信号５５−２が“１”であるときには、Ｏ
Ｒゲート５３−２およびＡＮＤゲート５４−２は入出力
端子５１−２の論理値を出力し、選択信号５５−２が
“０”であるときにはＯＲゲート５３−２の出力は
“１”に、ＡＮＤゲート５４−２の出力は“０”とな
る。また、選択信号５５−ｎが“１”であるときには、
ＯＲゲート５３−ｎおよびＡＮＤゲート５４−ｎは入出
力端子５１−ｎの論理値を出力し、選択信号５５−ｎが
“０”であるときにはＯＲゲート５３−ｎの出力は
“１”に、ＡＮＤゲート５４−ｎの出力は“０”とな
る。すなわち選択回路２２は、選択信号が“１”である
端子のみ選択回路に接続される入出力端子の状態を出力
に伝え、選択信号が“０”である端子については入出力
端子の状態を出力に伝えない。選択回路の全てのＯＲゲ
ート５３−１、５３−２〜５３−ｎの出力は、一致検出
回路２３の論理積回路５６の入力に接続され、選択回路
２２の全てのＡＮＤゲート５４−１、５４−２〜５４−
ｎの出力は一致検出回路２３の論理和回路５７の入力に
接続されている。従って、論理積回路５６の出力は、選
択信号が“１”である全ての入出力端子の論理値が
“１”であるときのみ“１”となり、論理和回路５７の
出力は、選択信号が“１”である全ての入出力端子の論
理値が“０”であるときのみ“０”となる。一致検出回
路２３では、この論理積回路５６と論理和回路５７の出
力とが排他的論理和回路５８に入力され、排他的論理和
回路５８の出力が一致信号２４としてメモリテスタ３の
データ比較器３１に与えられる。従ってこの一致信号２
４は、選択信号が“１”である入出力端子の論理値が全
て“１”もしくは全て“０”のときにのみ“０”とな
り、選択信号が“１”である入出力端子のうち少なくと
も１つの入出力端子の論理値が、他の選択信号が“１”
である入出力端子の論理値と異なっているときには
“１”となる。
【００１０】本実施例では、データ書き込み時には全て
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置１から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号２４が“１”となるときにはこの被試験半
導体メモリ装置１の出力は正しくないと言える。また、
この実施例では論理積回路５６の出力は、出力パターン
信号２５として別にメモリテスタ３のデータ比較器３１
に与えられる。この論理積回路５６の出力は、選択信号
が“１”である入出力端子の論理値が全て一致している
ときには、選択信号が“１”である入出力端子の論理値
と一致する。すなわち、この時、出力パターン信号２５
の論理値は被試験半導体メモリ１の出力と一致してい
る。従って一致信号２４に接続されるデータ比較器３１
の期待値を“０”とし、出力パターン信号２５に接続さ
れるデータ比較器３１の期待値としてデータパターンを
使用すると、２つのデータ比較器によって１つ以上の任
意の数の入出力端子５１−１、５１−２〜５１−ｎの状
態を同時に試験することができる。
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置１から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号２４が“１”となるときにはこの被試験半
導体メモリ装置１の出力は正しくないと言える。また、
この実施例では論理積回路５６の出力は、出力パターン
信号２５として別にメモリテスタ３のデータ比較器３１
に与えられる。この論理積回路５６の出力は、選択信号
が“１”である入出力端子の論理値が全て一致している
ときには、選択信号が“１”である入出力端子の論理値
と一致する。すなわち、この時、出力パターン信号２５
の論理値は被試験半導体メモリ１の出力と一致してい
る。従って一致信号２４に接続されるデータ比較器３１
の期待値を“０”とし、出力パターン信号２５に接続さ
れるデータ比較器３１の期待値としてデータパターンを
使用すると、２つのデータ比較器によって１つ以上の任
意の数の入出力端子５１−１、５１−２〜５１−ｎの状
態を同時に試験することができる。
【００１１】図２に示す実施例のテストボード４３は、
テストハンドラ４に装着され、テストハンドラ４によっ
て被試験半導体メモリ２が挿入される少なくとも１つの
コンタクタ４１が取り付けられた、コンタクトボード４
２と、メモリテスタ３のテストヘッドに装着され、本発
明による半導体メモリ試験回路２を搭載するテストボー
ド４３で構成されており、コンタクトボード４２とテス
トボード４３との間を相互に接続することによって、メ
モリテスタ３や、半導体メモリ試験回路２と図示しない
被試験半導体メモリ装置１とが接続されるようになって
いる。ここで、テストボード４３には、同時に試験を行
なおうとする被試験半導体メモリ装置の数と同じ数の半
導体メモリ試験回路２が搭載されている。従って、この
テストボード４３を使用する場合には、メモリテスタ３
には、被試験半導体メモリ装置１の入出力端子の数の如
何に関わらず、常に同時に試験しようとする被試験半導
体メモリ装置１の数の２倍のデータ比較器が用意されて
いればよい。
テストハンドラ４に装着され、テストハンドラ４によっ
て被試験半導体メモリ２が挿入される少なくとも１つの
コンタクタ４１が取り付けられた、コンタクトボード４
２と、メモリテスタ３のテストヘッドに装着され、本発
明による半導体メモリ試験回路２を搭載するテストボー
ド４３で構成されており、コンタクトボード４２とテス
トボード４３との間を相互に接続することによって、メ
モリテスタ３や、半導体メモリ試験回路２と図示しない
被試験半導体メモリ装置１とが接続されるようになって
いる。ここで、テストボード４３には、同時に試験を行
なおうとする被試験半導体メモリ装置の数と同じ数の半
導体メモリ試験回路２が搭載されている。従って、この
テストボード４３を使用する場合には、メモリテスタ３
には、被試験半導体メモリ装置１の入出力端子の数の如
何に関わらず、常に同時に試験しようとする被試験半導
体メモリ装置１の数の２倍のデータ比較器が用意されて
いればよい。
【００１２】
【発明の効果】以上詳細に説明した如く、半導体試験回
路を請求項１において、複数の出力端子もしくは入出力
端子の論理レベルの一致状態を検出する手段を被試験半
導体メモリ装置とメモリテスタとの間に設けた本発明を
構成し、該請求項１の発明を請求項２において、複数の
出力端子もしくは入出力端子のうちの一部の端子を選択
して、該一部の端子の論理レベルの一致状態を検出する
手段を設けた本発明を構成し、請求項３において、複数
の出力端子もしくは入出力端子及びその選択された一部
の端子から検出された論理レベルの一致信号を、メモリ
テスタのデータ比較回路に出力すると共に、複数の出力
端子もしくは入出力端子から選択された一部の端子の内
の１つ以上の端子の論理和もしくは論理積の信号の両方
または任意のいずれか一方の信号を、メモリテスタのデ
ータ比較回路に出力するようにした発明を構成し、請求
項４において、メモリテスタから与えられる１つのデー
タパターンを複数の入出力端子より被試験半導体メモリ
装置に与えると共に該メモリテスタから与えられる１つ
のドライバ制御信号によって、ドライバ出力をハイイン
ピーダンス状態にすることのできるドライバを具備して
おり、被試験半導体メモリ装置の複数の入出力端子に同
一のデータパターンを与えるように請求項３の本発明を
構成したので、本発明によれば、同時に試験できる被試
験半導体メモリ装置の数量が少なくなることもなく、又
多くのデータ比較回路を必要としないので、半導体メモ
リ試験装置が高価となることもなく、単位時間当りの試
験数量が増加し、効率のよい試験の行なえる半導体メモ
リ試験回路を提供することができるという効果がある。
路を請求項１において、複数の出力端子もしくは入出力
端子の論理レベルの一致状態を検出する手段を被試験半
導体メモリ装置とメモリテスタとの間に設けた本発明を
構成し、該請求項１の発明を請求項２において、複数の
出力端子もしくは入出力端子のうちの一部の端子を選択
して、該一部の端子の論理レベルの一致状態を検出する
手段を設けた本発明を構成し、請求項３において、複数
の出力端子もしくは入出力端子及びその選択された一部
の端子から検出された論理レベルの一致信号を、メモリ
テスタのデータ比較回路に出力すると共に、複数の出力
端子もしくは入出力端子から選択された一部の端子の内
の１つ以上の端子の論理和もしくは論理積の信号の両方
または任意のいずれか一方の信号を、メモリテスタのデ
ータ比較回路に出力するようにした発明を構成し、請求
項４において、メモリテスタから与えられる１つのデー
タパターンを複数の入出力端子より被試験半導体メモリ
装置に与えると共に該メモリテスタから与えられる１つ
のドライバ制御信号によって、ドライバ出力をハイイン
ピーダンス状態にすることのできるドライバを具備して
おり、被試験半導体メモリ装置の複数の入出力端子に同
一のデータパターンを与えるように請求項３の本発明を
構成したので、本発明によれば、同時に試験できる被試
験半導体メモリ装置の数量が少なくなることもなく、又
多くのデータ比較回路を必要としないので、半導体メモ
リ試験装置が高価となることもなく、単位時間当りの試
験数量が増加し、効率のよい試験の行なえる半導体メモ
リ試験回路を提供することができるという効果がある。
【図１】本発明の一実施例を示す系統図
【図２】本実施例によるメモリテスタのテストボードの
正面外観図
正面外観図
【図３】図１に示す本発明の一実施例のトライステート
ドライバ２１と選択回路２２、ならびに一致検出回路２
３の詳細な回路図
ドライバ２１と選択回路２２、ならびに一致検出回路２
３の詳細な回路図
１ 被試験半導体メモリ装置 ２ 半導体メモリ試験回路 ２１ ドライブ回路 ２２ 選択回路 ２３ 一致検出回路 ２４ 一致信号 ２５ 出力パターン信号 ３ メモリテスタ ３１ データ比較器 ３２ ドライバ ３２−１ データドライバ ３２−２ クロックドライバ ４ テストハンドラ ４１ コンタクタ ４２ コンタクトボード ４３ テストボード ５１−１、５１−２…５１−ｎ 入出力端子 ５２−１、５２−２…５２−ｎ トライステートドラ
イバ ５３−１、５３−２…５３−ｎ ＯＲゲート ５４−１、５４−２…５４−ｎ ＡＮＤゲート ５５−１、５５−２…５５−ｎ 選択信号 ５６ 論理積回路 ５７ 論理和回路 ５８ 排他的論理和回路
イバ ５３−１、５３−２…５３−ｎ ＯＲゲート ５４−１、５４−２…５４−ｎ ＡＮＤゲート ５５−１、５５−２…５５−ｎ 選択信号 ５６ 論理積回路 ５７ 論理和回路 ５８ 排他的論理和回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7352−4Ｍ 27/10 ４８１ 8728−4Ｍ
Claims (4)
- 【請求項１】 複数の出力端子もしくは入出力端子をメ
モリテスタに接続し被半導体メモリ装置を試験するよう
にした半導体メモリ試験回路において、 前記複数の出力端子もしくは入出力端子の論理レベルの
一致状態を検出する手段を被試験半導体メモリ装置とメ
モリテスタとの間に設けて構成したことを特徴とする半
導体メモリ試験回路 - 【請求項２】 被試験半導体メモリ装置の複数の出力端
子もしくは入出力端子のうちの一部の端子を選択して、
該一部の端子の論理レベルの一致状態を検出する手段を
設けたものであることを特徴とする請求項１の半導体メ
モリ試験回路 - 【請求項３】 複数の出力端子もしくは入出力端子及
び、その選択された一部の端子から検出された論理レベ
ルの一致信号を、メモリテスタのデータ比較回路に出力
すると共に、複数の出力端子もしくは入出力端子から選
択された一部の端子の内の１つ以上の端子の論理和もし
くは論理積の信号の両方または任意のいずれか一方の信
号を、メモリテスタのデータ比較回路に出力するように
構成された半導体メモリ試験回路 - 【請求項４】 メモリテスタから与えられる１つのデー
タパターンを複数の入出力端子より被試験半導体メモリ
装置に与えると共に、該メモリテスタから与えられる１
つのドライバ制御信号によってドライバ出力をハイイン
ピーダンス状態にすることのできるドライバを具備して
おり、被試験半導体メモリ装置の複数の入出力端子に同
一のデータパターンを与えるように構成した請求項３の
半導体メモリ試験回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05322976A true JPH05322976A (ja) | 1993-12-07 |
| JP2715221B2 JP2715221B2 (ja) | 1998-02-18 |
Family
ID=15512808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151168A Expired - Fee Related JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715221B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165999A (en) * | 1980-05-27 | 1981-12-19 | Fujitsu Ltd | Memory card multiplex test system |
-
1992
- 1992-05-20 JP JP4151168A patent/JP2715221B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165999A (en) * | 1980-05-27 | 1981-12-19 | Fujitsu Ltd | Memory card multiplex test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715221B2 (ja) | 1998-02-18 |
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Legal Events
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