JPS5932049A - 誤り訂正符号発生兼誤り訂正用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンピュータ等の情報処理装置に関し、特に
誤り訂正を行なう並行読出し書込み可能な記憶装置の入
出力データの誤り制御を行なうための誤り訂正符号発生
兼誤り訂正用集積回路に関する。

従来技術 従来、この種の誤り訂正を行ない，かつインター　ＩＪ
−ブ等並行読出し書込み可能な記憶装置への書込み読出
し制御は、書込みデータへのチェックビット付加と読出
しデータの誤り訂正とを別々の集積回路で行なっている
。また、記憶装置の並行動作単位である各バンクに対し
てそれぞれ独立に上記回路が使用されている。このため
、集積回路数が多くなるという欠点がある。近年発展の
めざましい大規模集積回路を用いるとしても入出力ピン
数が増加するという欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し。

入出力ピン数の少ない大規模集積回路で構成するのに適
した誤り訂正符号発生兼誤り訂正用集積回路を提供する
ことにある。

また１本発明の他の目的は、並行読出し／全書込み７部
分書込みを効率よく行なうことが可能な入出力データの
誤り制御を行なう集積回路を提供することにある。

発明の構成 本発明の集積回路は、双方向性バスにバスドライバおよ
びバスレシーバを介して接続された第１のデータ線から
情報ビットを入力し保持する単数又は複数の書込みデー
タレジスタと、該書込みデータレジスタの出力および後
記読出しデータを入力して選択出力する選択回路と、該
選択回路の出１カデータから誤り訂正用チェックビット
を生成するチェックビット発生回路と、該チェックビッ
ト択回路の出力データを人力保持して第２のデータ線に
出力する第２の書込みデータレジスタと、第３のデータ
線から入力するメモリからの読出しデータを保持する読
出しデータレジスタと、該読出しデータレジスタの出力
データの誤り訂正を行なう誤り訂正手段と、該誤り訂正
手段の出力を保持し前記第１のデータ線に出力する第２
の読出しデータレジスタとを備えて、前記読出しデータ
レジスタ又は上記第２の読出しデータレジスタの出力す
る読出しデータを前記選択回路ｌこ入力させたことを特
徴とする。

発明の実施例 次に１本発明について、図面を参照して詳細に説明する
。

第１図は１本発明が適用される記憶装置の一例を示すブ
ロック図であり、本発明の集積回路は、第１図では入出
力データの誤り制御を行なうためのデータ制御部２とし
て使用される。すなわち、該記憶装置は、メモリ制御部
１．データ制御部２゜第１および第２のメモリモジュー
ル３−１．３−２、バスドライバ４．バスレシーノ（５
，）くソファ６等から構成され、双方向性のバス１４か
らの入力データはメモリ制御部１の制御によってデータ
制御部２で誤り訂正ビットが付加されて第１または第２
のメモリモジュール３−１又は３−２に書き込まれ、メ
モリモジュール３−１又は３−２から読出されたデータ
はデータ制御部２で誤り訂正されてバス上に出力される
。

メモリ制御部】は、上位装置から与えられるスタート信
号１１．読出し／書込み制御信号１２゜アドレス１３を
入力し゛Ｃ，バス制御信号２１．データ制御信号２２．
メモリモジュール制御信号２３　１．２３−２．メモリ
モジュールアドレス２４−１．２４−２等を出力して、
これらの動作を制御する。従来のこの種装置では、デー
タ制御部は、書込み動作用のチェックビット付加回路と
、読出し動作用の誤り訂正回路とが別々に設けられ。

しかも各バンクに対して独立に設けられてＧ）たのであ
るが１本発明においては、データ制御部２は１個の集積
回路として形成している（詳細につむ）では後述する）
。該データ制御部２は、メモリモジュールから読出され
た読出しデータを第３データ線２７から入力して誤り訂
正を行って第１データ線２５に出力し、またノ（スレシ
ーツ；５を介して第１データ線２５に入力したデータに
誤り訂正用チェックビットを付加して第２データ線２６
こと出力する回路である。上記第２データ線２６は）（
ツファ６を介して第１および第２のメモリモジュール３
−１．３−２に接続される。メモリモジュール３−１．
３−２にはそれぞれモジュールアドレス２４−１．２４
−２およびメモリモジュール制御信号２３−１．２３−
２がメモリ制御部１から与えられている。バスドライバ
４は、）く系制御信号２１によって第１データ線２５上
のデータを双方向性バス１４に送出し、バスＶシーツ（
５は双方向性バス１４上のデータをバス制御信号２１に
よって第１のデータ線２５に入力させる。第１データ線
２５には書込みデータ又は読出しデータが乗るが競合す
ることはない。バス１４およびＭ１デ−夕線２５上のデ
ータは１例えば４バイト３２ビツトからなる情報ビット
である〜また。第２データ線２６上のデータは、３２ビ
ツトの情報ビットに誤り訂正用チェックビット７ビツト
が付加された３９ビツトのデータであり、従って第３デ
ータ線２７上のメモリモジュールからの読出しデータも
３９ビツトである。上記７ビツトのチェックビットによ
り１ビツトの誤り訂正および２ビツトの誤り検出が可能
である。また、第１および第２のメモリモジュールで、
例えば６４キロワードＸ３９ビツト×２のバンク４個を
構成する。１バンクは５１２バイトであり、各バンクに
対しては並行して読出し／書込みが可能な構成である。

次に１本記憶装置の動作について説明する。外部からス
タート信号１１と、アドレス１３と、読出し、書込み又
は部分書込みを指定する読出し／書込み制御信号１２と
がメモリ制御部目こ与えられ、さらに書込みの場合には
バス１４により全書込み又は部分書込みデータが与えら
れる。

全書込みの場合は、バス１４で与えられたデータがバス
制御Ｍ　号２１によってバスレシーバ５から出力し、第
１データ線２５を介してデータ制御部２に入力され、デ
ータ制御部２はデータ制御信号２２によって動作し誤り
訂正用チェックビット７ビツトを付加した３９ビツトを
第２データ線２６へ出力する（詳細後述）。第２データ
Ｉｆｓ２６はバッファ６を介して第１および第２のメモ
リモジュールに接続すれ、モジュールアドレス２４−１
又は２４−２によって指定されたアドレスへメモリモジ
ュール制御信号２３−１．２３−２によって書込まれる
。

次に、読出しの場合は、第１又は第２のメモリモジュー
ルにメモリモジュールアドレス２４−１又は２４−２が
与えられると共に、メモリモジュール制御信号２３−１
又は２３−２により情報ビット３２ビット＋誤り訂正用
チェックビット７ビツトの計３９ビットの１ワードが読
み出される。

該３９ビツトの読出しデータが第３データ線２７を介し
てデータ制御部２に供給され、誤り訂正された３２ビツ
トの情報データが第１データ１ｆＭ２５へ出力され（詳
細後述）、バス制御信号２１によりバスドライバ４から
バス１４に送出される。

部分書込みの場合は、部分書込みデータがバス１４に与
えられ、バス制御信号２１によって第１データ線２５を
介してデータ制御部２に入力される。データ制御部２は
該データを一旦保持する。

一方、メモリ制御部１は、第１又は第２のモジュールに
対してメモリアドレス２４−１又は２４−２によりアド
レスを指定し、メモリモジュール制御信号２３−１又は
２３−２によって読出す。該読出しデータが第３データ
線２７を介してデータ制御部２に供給されて誤り訂正が
行なわれる。そして、読出し／書込み制御信号１２によ
って指定された入力データの書込みバイトと、読出しデ
ータ中の指定されないバイト（書、き替えされないバイ
ト）の合計３２ビツトから改めて７ビツトの誤り訂正用
チェックビットが生成され、上記３２ビツトに付力目れ
て計３９ビットのデータが第２データ線２６からバッフ
ァ６、に供給される（詳細後述）。該データは、先にメ
モリモジュールアドレス２４−１又は２４−２で指定さ
れたアドレスへ、書き込み状態にされたメモリモジュー
ル制御信号２３−１又は２３−２により書き込まれる。

データ制御部２は、双方向性バス１４とバスドライバ４
．パスレシーバ５を介して接続されており、第１データ
線２５は入出力データにより競合することはないから、
第１データ線２５は、１組（３２ビツト）のデータ線で
足りる。従来は、書込み動作用の制御部と、読出動作用
の制御部がそれぞれ別の集積回路で構成されていたため
２組のデータ線が必要であった。すなわち、本発明によ
るデータ制御部２の入出力ビン数は従来に比して少なく
て足りる。また、第２データ線２６と第３データ線２７
とは別々のデータ線でメモリモジュールと接続されてい
るから、従来と同様に並行して読出し／書込みを行なう
ことができる。すなわち、上位装置と双方性バスで接続
され、並行して読出し／書き込み動作を行なうインター
リーブ動作に適した構成であり、しかも入出力端子数が
少ないため容易に大規模集積回路で構成することができ
る。また、後述するように書込みデータレジスタを複数
個内蔵させた場合は、メモリモジュールの各バンクに対
応する個数のデータ制御部を独立して設ける必要がない
。

第２図は、本発明の第１の実施例を示すブロック図であ
り、第１図に示したデータ制御部２の一構成例である。

すなわち、第３データ線２７はレシーバ１１３を介して
読出しデータレジスタ】０１に接続される。読出しデー
タレジスタ１０１は、クロック（データ制御信号）２２
−１によって３９ビツトのデータ２０２を出力しシンド
ローム発生回路１０２および誤り訂正回路１０４に供給
する。シンドローム発生回路１０２は、データ２０２を
入力し、シンドローム２０３を出力する。

デコード回路１０３はシンドローム２０３を入力して誤
り指定信号２０４を出力する。そして、前記誤り訂正回
路１０４は誤り指定信号２０４により誤り訂正された３
２ビツトのデータ２０５を出力する。本実施例ではシン
ドローム発生回路１ｏｚ。

デコード回路１０３および誤り訂正回路１０４でり、レ
ジスタ１０５は、データ２０５を入力し、クロック２２
−７によってデータ２０６として出力し、選択回路１０
９およびバッファ１１４に供給する。バッファ１１４は
、データ２０６を入出力切替信号２２−９によって第１
データ線２５に出力する。上記クロック２２−１　、２
２−７　、入出力切替信号２２−９等は、データ制御信
号２２として（第１図の）メモリ制御部１から与えられ
る。

一方、バスから第１データ線２５に入力したデータは、
バッファ１１５に入力され、入出力切替え信号２２−９
によってデータ２０７として書込みデータレジスタ１０
６〜１０８に供給される。書込みデータレジスタ１０６
〜１０Ｂは、それぞれクロック２２−２．２２−３．２
２−４によって入力データを書込み保持する。書込みデ
ータレジスタ１０６〜１０８のそれぞれの出力データ２
０８〜２１０は選択回路１．０９に供給される。選択回
路１０９には前記データ２０６も供給されている。

そして、選択回路１０９は１選択信号２２−５！こよっ
て入力データを選択し、データ２１１として出力し、チ
ェックビット発生回路１１０および第２の書込みデータ
レジスタ１１２に供給する。チェックビット発生回路１
１０は、データ２１】を入力し、７ビツトの誤り訂正用
チェックビット２１２を生成する。第２の書込データレ
ジスタ１１２は、データ２］１に上記チェックビット２
１２を付加した３９ビツトのデータをクロック２２−８
により保持し、バッファ１１６を介して第２データ線２
６上へ出力する。上記クロック２２−２〜２２−４．２
２−８および選択信号２２−５は勿論（第１図の）メモ
リ制御部１からデータ制御信号２２として与えられる。

本実施例では、第１データ線２５はバスドライバ４．バ
スレシーバ５を介して双方向性バス上に供給されるから
、データを入出力させるためのビン数が少なく大規模集
積回路で構成するのに適している。また、バスからの書
き込みデータは、書込みデータレジスタ１０６〜１０８
によって必要期間保持されるから、各バンクに対する書
込みデータが連続して与えられても処理することができ
るため、複数バンクに対して共通に使用することができ
る。

次に、本実施例の動作について第２図および第３図を参
照して説明する。第３図は、メモリ制御部１から与えら
れる各種クロックを示すタイムチャートである。今、第
１図の記憶装置は、周期Ｔの基本クロックに同期して動
作しているものとし、読出し、全書込みは３Ｔで９部分
書込みは５Ｔであるとする。

先ず読出し動作の場合は、メモリモジュールから読出さ
れた読出しデータがレシーバ１１３を介して読出しデー
タレジスタ１０１に入力すれ、２Ｔの終りｒｍでクロッ
ク２２−１によりセットされる。そ【ノで、シンドロー
ム発生回路１０２がシンドローム２０３を発生し、デコ
ード回路１０３がデータ２０２中の情報ビットの誤り位
置を指定する誤り指定信号２０４を出力する。誤り訂正
回路１０４は、上記誤り指定信号２０４によりデータ２
０２中の情報ビット（３２ビツト）の誤りを訂正したデ
ータ２Ｑ５を出力して第２の読出しデ−タレジスタ１０
５に供給する。第２の読出しデータレジスタ１０５は、
３Ｔの終りＲＩでクロック２２−７によりデータ２０５
をセットし、データ２０６としてバッファ１１４に供給
し、入出力切替信号２２−９により第１データ線２５上
へ読出しデータが出力される（第３図（ａ）参照）。

次に、全書込み動作の場合は、４バイト３２ビツトの書
込みデータが第１データ線２５に与えられ、入出力切替
信号２２−９によりレシーバ１１５からデータ２０７と
して出力される。データ２０７は、書込みデータレジス
タ１０６〜１０８に入力されていて、ＩＴの終りＷＩで
与えられるクロック２２−２　、２２−３　、２２−４
のうちいずれか１つによって、いずれ力）のレジスタに
格納保持される。書込みデータレジスタ１０６〜１０８
の内容はそれぞれデータ２０８，２０９，２１０として
選択回路１０９に供給される。選択回路１０９は選択信
号２２−５によって上記格納保持されたタレジスタ１１
２に供給する。チェックビット発生回路１１０は入力デ
ータ２１１から７ビツトの誤り訂正用ビットを生成し、
チェックビット２１２として第２の書込みデータレジス
タ１１２に供給する。第２の書込みデータレジスタ１１
２は、２Ｔの終りｗｍでクロック２２−８ζこよってデ
ータ２１１およびチェックビット２１２を格納し。

合計３９ビツトのデータをバッファ１１６を介して第２
データ線２６へ出力する（第３図（ｂ）参照）。

該データはメモリモジュールへの書込みデータである。

次ｌこ、部分書込みの場合は、ＩＴで第１データ線２５
に４；（イトのうち書込みを行うバイトのデータが与え
られ入出力切替信号２２−９によりレシーバ１１５から
データ２０７として出力される。

そして、ＩＴの終りでクロック２２−２．２２−３．２
２−４のうちいずれか１つによって書込みデータレジス
タ１０６，１０７，１０８のいずれかに保持される。一
方メモリモジュールの指定アドレスから読出された読出
しデータが２Ｔの終りでクロック２２−１によって読出
しデータレジスタ１０１に格納され、誤り訂正された後
に３Ｔの終りでクロック２２−７により第２の読出しデ
ータレジスタ１０５に格納される。読出しデータレジス
タ１０５の出力データ２０６は選択回路１０９に供給さ
れ１選択回路１０９は、該データ２０６のうち部分書込
みされない非書込みバイトのデータと、前記書込みデー
タレジスタ１０６〜１０８のうちのいずれか１つに保持
されているデータ、すなわちデータ２０８〜２１０のう
ちの１つの書込みバイトのデータとを選択信号２２−５
によって選択しデータ２１１として出力する。該データ
２１１には通常の書込み動作時と同様に７ビツトのチェ
ックビットが付加されて％　４Ｔの終りでクロック２２
−８により第２の書込みデータレジスタ１１２に保持さ
れ、第２データ＃２６へ出力される（以上第３図（ｃ）
参照）。該データはメモリモジュールの該当アドレスに
書込まれる。

次に、連続部分書込ろの場合には、部分書込みデータが
第１データ線２５に与えられ、４つのバンクＢｏ　　、
Ｂｓ　　、Ｂｚ　　、Ｂｓに対して平行して部分書込み
が行なわれる。すなわち、第３図（ｄｌ〜（ｇ）に示す
ように第１データ線２５上のデータは、クロック２２−
２　、２２−３　、２２−４の順にタイミングＷＩでそ
れぞれ書込みデータレジスタ１０６〜ｉｏｓへ格納され
る。すなわち、バンクＢ。へノ書込みデータは書込みレ
ジスタ１０６へ、バンクＢ１．Ｂ２への書込みデータは
それぞれ書込みレジスタ１０７．１０８にそれぞれクロ
ック２２−２．２２−３．２２−４で格納される。また
バンクＢ、への書込みデータは、２回目のクロック２２
−２によって書込みデータレジスタ１０６に格納される
。すなわち、書込みデータは、ＩＴずつ遅れて、書込み
データレジスタ１０６〜１０８に循環的にセットされる
。一方バンクＢ。の該当アドレスから読出された読出し
データは、タイミングｒｍでクロック２２−１によって
読出しデータレジスタ１０１１こセットされ、タイミン
グＲＩでクロック２２−７により第２の読出しデータレ
ジスタ１０５に誤りが訂正された読出しデータがセット
される。そして、データ２０６の非書込バイトと書込み
データレジスタ１０６の出力データ２０８の書込みバイ
トとが選択回路１０９で選択され、誤り訂正用のチェッ
クビットが付加され４Ｔの終りのタイミングｗｍでタロ
ツク２２−８により第２の書込みデータレジスタ１１２
にセットされる。５Ｔでは第２データ線２６へ書込みデ
ータとして出力され、バンクＢ。の該当アドレスへ書込
まれる（第３図（ｄ）参照）。バンクＢ１への書込みデ
ータは、ＩＴ遅れで書込みデータレジスタ１０７に保持
され、同様な動作によって４Ｔの終りで第２の書込みデ
ータレジスタ１１２に非書込データと共にチェックビッ
トが付加されてセットされ、５Ｔで誓込みデータとして
出力される（第３図（ｅ））。同様にバンクＢ２への書
込みデータは同図（ｆ）に示すようにさらにＩＴ遅れで
出力される。また、バンクＢ、への書込みデータは、同
図（ｇ）に示すように、１丁目の終りのタイミングＷＩ
でクロック２２−２によって書込みデータレジスタ１０
６に保持される。このときは、ノくツクＢ。

への書込みデータは第２の書込データレジスタ１１２に
保持されているの）ら、書込データレジスタ１０６はバ
ンクＢ３への書込みデータの保持に使用することができ
る。以後は同様ｌこ５Ｔで第２データ線２６へ出力して
バンクＢ３への書込みが行なわれる。以上のように、書
込みデータレジスタ１０６〜１０８を設けることによっ
て、インター　ＩＪ−プ等並行動作の連続部分書込みが
可能である。上述の説明から理解されるように、クロッ
ク２２−２　、２２−３　、２２−４は、それぞれ書込
みデータレジスタ１０６〜１０ＢへｌＴごとに循環的に
与えられ、読出しデータレジスタ１０１゜１０５および
第２の書込みデータレジスタ１１２にはそれぞれクロッ
ク２２−１　、２２−７オよびクロック２２−８がＩＴ
ごとに与えられている。

また、選択信号２２−５はＩＴごとにそれぞれデータ２
０８，２０９，２１０の書込みバイトを順次循環的に選
択するように与えられ、各バンクへの部分書込みの連続
動作が可能となるのである。

他の動作の連続動作もしくは各種動作を混合した場合に
おいても、第１．第２．第３データ線上には、いずれも
同一時間には１つのデータしか入出力されないから、第
１図に示したデータ制御部２として用いることが可能で
ある。

第４図は２本発明の第２の実施例を示すブロック図であ
り、第５図に示すように、部分書込み動作を４Ｔで行な
うことができる。この場合は、読出しおよび全書込みに
対しては第２図に示した前記実施例と同様であり、レシ
ーバ１１３．読出しデータレジスタ１０１．シンドロー
ム発生回路１０２、デコード回路１０３’、誤り訂正回
路１０４゜第２の読出しデータレジスタ１０５．バッフ
ァ１１４等で構成される読出し動作部分は第２図に示し
た構成とほぼ同様である。第４データ線２５上のデータ
は入出力切替信号２２−９により、レシーバ１１５から
データ２０７として、書込みデータレジスタ１０６，１
０７に供絶され、それぞれクロック２２−２および２２
−３によって保持される。書込みデータレジスタ１０６
の保持内容はデータＺＯＳとして選択回路１０９に供給
され、書込みデータレジスタ１０７の保持内容は、デー
タ２０９として選択回路１０９に供給される。しかし、
この場合は、選択回路１０９には読出しデータレジスタ
１０１の出力するデータ２０２が入力されている。選択
回路１０９は選択信号２２−５によって、データ２０２
中の非書込みバイトおよびデータ２０８（又はデータ２
０９）中の書込みバイトを選択出力してデータ２１１と
して出力し、チェックビット発生回路１１０および誤り
訂正回路１１１に供給する。そして、チェックビット発
生回路１１０によって７ビツトの誤り訂正用チェックビ
ットが生成され、誤り訂正回路１１１に入力される。誤
り訂正回路１１１には、デコード回路１０３′の出力す
る誤り指定信号２０４およびシンドローム２０３′も入
力されている。デコード回路１０３′には、シンドロー
ム２０３おヨヒバイト選択信号２２−６が入力されてい
て、シンドローム２０３が書込みバイトでない場合にの
みシンドローム２０３　トｅＬいシンドローム２０３’
ヲ出力させる点が第２図に示したデコード回路１０３と
異なる。誤り訂正回路１ｉｉは、全書込み動作時に３い
ては、人力データ２１１をそのままデータ２１１′とし
て出力し、チェックビット２１２をそのままチェックビ
ット２１２’トして出力する。

しかし１部分書込み動作時においては、高速部分書込み
指定信号２２−１０により、チェックビット２１２とシ
ンドローム２０３′の排他的論理和をとってチェックピ
ッ）　２１２’として出方し、またデータ２１１に誤り
があれば誤り指定信号２０４により訂正してデータ２１
１′として出力する。第２の書込みデータレジスタ１１
２は、クロック２２−８によりデータ２１１’Ｑよびチ
ェックビット２１２’を格納し、バッファ１１６を介し
て第２データ線２６へ書込みデータとして出方する。な
お、書込みデータレジスタ１０６，１０７を２個設けて
いるのは、インタリーブ等並行書込み動作を行なうため
であり、部分書込み動作を連続高速に行なっことができ
る。

次ｌこ、第４図詔よび第５図を参照して動作を説明する
。第５図（ａ）は、読出し動作の場合のクロック２２−
１と２２−７のタイミングを示す図であり、第２図およ
び第３図に示した第１の実施例と同様であり、第５図（
ｂ）に示した全書込み動作時におけるクロックおよび動
作も第１の実施例と同様である。この場合誤り訂正回路
１１１は同等有効に動作していないことは前述した通り
である。

部分書込み動作時においては、第５図（ｃ）に示すよう
に、ＩＴの終りでクロック２２−２又は２２−３が与え
られ、２Ｔの終りでクロック２２−１が与えられ、３Ｔ
の終りでタロツク２２−８が与えられ％　４Ｔで第２デ
ータ線２６へ書込みデータとして出力することができる
。すなわち、書き込まれるバイトのデータが第１データ
線２５上に与えられ、入出力切替え信号２２−９により
レシーバ１１５からデータ２０７として出力され、クロ
ック２２−２又は２２−３により、書込みデータレジス
タ１０６又は１０７に保持される。一方メモリモジュー
ルから読出された読出しデータがレシーバ１１３を介し
て読出しデータレジスタ１０１に供給され、クロック２
２−１によって保持される。読出しデータレジスタ１０
１の出力するデータ２０２は、一方においてはシンドロ
ーム発生回路１０２によってシンドローム発生回路され
、デコード回路１０３′によって、誤り指定信号２０４
およびシンドローム２０３′が出力される（ただし。

バイト選択信号２２−６によりシンドローム２０３が書
き込みバイトでない場合のみに出力される）。

データ２０２は、他方におＧ１ては、選択回路１０９に
入力されていて１選択回路１０９は選択信号２２−５に
ｆつてデータ２０２中の非書込みノ（イトおよびデータ
２０８又は２０９中の書込み）くイトを選択出力する。

選択回路１０９の出力するデータ２１１からチェックビ
ット発生回路１１０ことよって７ビツトのチェックビッ
トが生成され、該チェックビット２１２およびデータ２
１１が誤り訂正回路１１１に入力される。そして、誤り
訂正回路１１１は、該チェックビット２１２（！：シン
ドローム２０３′との排他的論理和によってチェックピ
ッ）　２１２’を出力し、また誤り指定信号２０４によ
ってデータ２１１を訂正したデータ２１１′を出力する
。第２の書込みデータレジスタ１１２は、３Ｔの終りで
与えられるクロック２２−８ζこより上記データ２１１
′およびチェックビット２１２′を格納し、バッファ１
１６を介して第２データ線２６へ書込みデータとして出
力する。すなわち、４Ｔで書込みデータ＃が出力されメ
モリモジュールに書き込まれる。

連続部分書込みの場合は、部分書込みデータが第１デー
タ線２５上に与えられ、４つのノくツクＢ。。

Ｂ＋　、　Ｂｔ　、　Ｂｓに対して並行して部分書込み
２５ヨ行なわれるが一書込みデータは、入出力切香信号
２２−９によってデータ２０７として出力され、クロッ
ク２２−２　、２２−３　、で書込みデータレジスタ１
０６，１０７に交互に保持される。すなわち、各バンク
への部分書込みデータは、ＩＴずつ遅れて書込みデータ
レジスタ１０６，１０７゜１０６．１０７へ順にセット
される。一方、ノ（ツクＢ０からの読出しデータが２Ｔ
の終りでクロック２２−１により読出しデータレジスタ
１０１Ｑこセットされる。そして選択回路１０９が選択
信号２２−５により読出しデータの非書込みバイトと書
込みデータレジスタの書込みバイトとを選択したデータ
２１１を出力し、チェックビット発生回路１１０でチェ
ックビットを生成し、チェックビット２１２とデータ２
１１は誤り訂正回路２２−１０に供給される。これと並
行してシンドローム発生回路１０２でシンドロームが発
生され、デコード回路１０３’からシンドローム２０３
′および誤り指定信号２０４が出力される。そして、誤
り訂正回路１１１はチェックビット２１２とシンドロー
ム２０３′の排他的論理和をチェックビット２１２’と
して出力し、データ２１１を訂正してデータ２１１′を
出力する。そして、第２の書込みデータレジスタ１１２
は、３Ｔの終りでクロック２２−８によって上記データ
をセットし、バッファ１１６を介して第２データ線２６
へ書き込みデータとして送出する（第５図（ｄ）参照）
。該データは・くツクＢＯの該当アドレスに書き込まれ
る。バンクＢ。

への部分書込み動作は、書込みデータレジスタ１０７に
セットされたデータにより、上述より１Ｔ遅れで行なわ
れる（第５図（ｅ）参照）。モしてパニックＢ２への部
分書込みデータは、２回目のクロック２２−２により書
込みデータレジスタ１０６にセットされ、以下同様な動
作により４Ｔで第２データ線２６へ出力される。７仁／
りＢ、への部分書込みデータは同様に２回目のクロック
２２−３により書込みデータレジスタ１０７にセットさ
れ以下同様な動作となる。従って、パニックＢ。〜Ｂ。

への書込みデータは、ＩＴずつ遅れて連続出力され、そ
れぞれの書込みバイトに新しいデータが書き込まれる。

他の動作の連続動作又はそれらの混合した場合において
も、第１．第２．第３データ線上には、イスれも同一時
間には１つのデータしか入出力されないから、前述の第
１の実施例と同様に第１図に示したデータ制御部２とし
て用いることが可能であり、同様な効果を奏する。なお
第２の実施例は４クロツクで部分書込みが可能であり第
１の実施例よりもサイクルタイムが早い。

以上は、２つのメモリモジュールで４バンク構成の記憶
装置に適用した場合について述べたが。

バンク数、情報ビット長、チェックビット数、誤り訂正
可能なビット数等いずれも上述の例に限定されることな
く適用できることは勿論である。また・書込みレジスタ
１０６，１０７等の数は、第１の実施例の３個、第２の
実施例の２個に限定されることはない。１個のみであっ
ても若干動作速度を落とすことによって動作可能であり
、その場合においても入出力ピン数を減少させる効果は
有するものである。しかし、複数個用いた場合は。

入出力ピン数が同じで迅速動作ができる利点があり、イ
ンターリーブ等並行動作に有利である。

発明の効果 以上のように１本発明に２いては、双方向性バスとの入
出力線を共用し、メモリモジュールへの書き込みデータ
乏、メモリモジュールからの読出しデータはそれぞれ別
系統として、誤り訂正用の回路系統とチェックビット発
生用の回路系統とを同一基板上に形成した構成としたか
ら、入出力ピン数を減少させる効果がある。また、双方
向性バスからの入力データを保持する書込みデータレジ
スタを複数個設ければ連続部分書込み動作時等における
並行処理を容易にし迅速な動作が可能さなる。記憶装置
のメモリモジュールに入出力するデータの誤り訂正およ
びチェックビット付加等を行なうデータ制御部として使
用することができ、並行読出し書込みを有効に行なう記
憶装置を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の適用される記憶装置の一例を示すブロ
ック図、第２図は本発明の第１の実施例を示すブロック
図、第３図は上記第１の実施例の動作を説明す″るため
のクロック信号のタイミングを示すタイムチャート、第
４図は本発明の第２の実施例を示すブロック図、第５図
は上記第２の実施例の動作を説明するためのクロック信
号のタイミングを示すタイムチャートである。 図において、１・・・メそり制御部、２・・・データ制
御部、３−１．３−２・・・第１および第２のメモリモ
ジュール、４・・・ノζスドライバ、５・・・バスレシ
ーバ、６・・・バッファ、１１・・・スタート信号％　
１２・・・読出し／書込み１ｆｊｌＪ御信号、１３・・
・アドレス、１４・・・バス、２１・・・バス制御信号
、２２・・・データ制御信号、２２−１〜２２−４．２
２−７．２２−８・・・クロック、２２−５・・・選択
信号、２２−９・・・入出力切替え信号、　２３−１　
、２３−２・−・メモリモジュール制御信号、２４−１
．２４−２・・・メモリモジュールアドレス、２５・・
・第１データＭ、２６゛゛第２データ線、２７・・・第
３データ線％　１０１・・・読出シデータレジスタ、１
０２・・・シンドローム発生回路、１０３　、１０３’
・・・デコード回路、１０４゜１０５・・・第２の読出
しデータレジスタ、１０６〜１０８・・・書込みデータ
レジスタ、１０９・・・選択回路％　１１Ｏ・・・チェ
ックビット発生回路、１１１・・・誤り訂正回路、１１
２・・・第２の書込みデータレジスタ、１１３　、１１
５’・・・レシーバ、１１４，１１６・・・バッファ、
２０２，２０５〜２１１・・・データ、２０３．２０３
’・・・シンドローム、２０４・・・誤す指定信号、２
１２　、２１２’・・・チェックビット。 代理人　弁理士　住　１）俊　宗

Claims (1)

【特許請求の範囲】
1. 双方向性バスにバスドライバおよびバスレシーバを介し
   て接続された第１のデータ線から情報ビットを入力し保
   持する単数又は複数の書込みデータレジスタと、該書込
   みデータレジスタの出力および後記読出しデータを入力
   して選択出力する選択回路と、該選択回路の出力データ
   から誤り訂正用チェックビットを生成するチェックビッ
   ト発生回路と、該チェックビット発生回路の出力するチ
   ェックビットおよび前記選択回路の出力データを入力保
   持して第２のデータ線に出力する第２の書込みデータレ
   ジスタと、第３のデータ線から入力するメモリからの読
   出しデータを保持する読出しデータレジスタと、該読出
   しデータレジスタの出力データの誤り訂正を行なう誤り
   訂正手段と、該誤り訂正手段の出力を保持し前記第１の
   データ線に出力する第２の読出しデータレジスタとを備
   えて、前記読出しデータレジスタ又は上記第２の読出し
   データレジスタの出力する読出しデータを前記選択回路
   に入力させたことを特徴とする誤り訂正符号発生兼誤り
   訂正用集積回路。