JPS58144953A - エラ−検出・訂正回路 - Google Patents
エラ−検出・訂正回路Info
- Publication number
- JPS58144953A JPS58144953A JP57027442A JP2744282A JPS58144953A JP S58144953 A JPS58144953 A JP S58144953A JP 57027442 A JP57027442 A JP 57027442A JP 2744282 A JP2744282 A JP 2744282A JP S58144953 A JPS58144953 A JP S58144953A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- error
- bits
- detecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はエラー検出・訂正回路に関する。
データ処理装置の主記憶部やマイクロプログラムを保持
する制御記憶部に単一ビット誤りの検出・訂正、２ビッ
ト誤りの検出をするＢＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎ
ｇ ＆ Ｃｏｒｒｅｃｔｉｏｎ ）機能を付加すること
が近年−膜化して来た。そして単純な論理素子レベルで
のｇｃｃ機能化にはじまり、さらにＩＣ技術の進歩によ
るビットスライスのＥＣＣ用ＩＣが作られるに及んで機
能も向上し実装密度も向上できるようになった。
する制御記憶部に単一ビット誤りの検出・訂正、２ビッ
ト誤りの検出をするＢＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎ
ｇ ＆ Ｃｏｒｒｅｃｔｉｏｎ ）機能を付加すること
が近年−膜化して来た。そして単純な論理素子レベルで
のｇｃｃ機能化にはじまり、さらにＩＣ技術の進歩によ
るビットスライスのＥＣＣ用ＩＣが作られるに及んで機
能も向上し実装密度も向上できるようになった。
主記憶装置のデータビット幅は、１６ビツト、３２ビツ
ト、６４ビツトなどが一般的であり、これに合せて作ら
れるビットスライスのＥＣＣ用ＩＣのスライス幅は、８
ビツト、１６ビツトなどとなる。
ト、６４ビツトなどが一般的であり、これに合せて作ら
れるビットスライスのＥＣＣ用ＩＣのスライス幅は、８
ビツト、１６ビツトなどとなる。
他方、マイクロプログラムが収納される制御記憶部の１
ワードのビット幅はハードウェア設計に依存し１例えば
２０ビツト、５６ビツトなどというビット幅もあり得る
。この様な場合、データワードのビット幅に例えば１０
０・・・・・・・・０＃等の固定パターンを補なってｍ
ｃｃｍＩｃのスライスビット幅の整数倍となる様な処雪
を施し回路を構成していたものである。
ワードのビット幅はハードウェア設計に依存し１例えば
２０ビツト、５６ビツトなどというビット幅もあり得る
。この様な場合、データワードのビット幅に例えば１０
０・・・・・・・・０＃等の固定パターンを補なってｍ
ｃｃｍＩｃのスライスビット幅の整数倍となる様な処雪
を施し回路を構成していたものである。
本発明の目的は、ｇｃｃチェック対象データの中に上記
固定ビットパターンが存在する場合に、′ＢＣＣ回路の
誤動作によりその固定ビットパターンが修正対象となる
ことを検出し、このことによりより信頼性の高いエラー
横比・訂正回路を提供することにある。
固定ビットパターンが存在する場合に、′ＢＣＣ回路の
誤動作によりその固定ビットパターンが修正対象となる
ことを検出し、このことによりより信頼性の高いエラー
横比・訂正回路を提供することにある。
本発明は上記問題を解決するために、前記ワードピット
幅にＥＣＣ用ＩＣのスライスビット幅の整数倍となるよ
うな処置をほどこして回路を構成するようにしたもので
ある。そして、ＥＣＣチェック対象データ中に固定ビッ
トパターンが存在する場合に、 ｇｃｃ回路の誤動作に
よりその固定ビットパターンが修正対象として検出され
ることを利用してＩｃ０回路の信頼性を高めることがで
きたものである。
幅にＥＣＣ用ＩＣのスライスビット幅の整数倍となるよ
うな処置をほどこして回路を構成するようにしたもので
ある。そして、ＥＣＣチェック対象データ中に固定ビッ
トパターンが存在する場合に、 ｇｃｃ回路の誤動作に
よりその固定ビットパターンが修正対象として検出され
ることを利用してＩｃ０回路の信頼性を高めることがで
きたものである。
第１図は本発明の一実施例を示すブロック図である。同
図に於ける（１）はチェック対象のデータワードであり
例えば２８ビツトのデータ部ｑυとそれに付加された適
当なビット数のチェックビット部ａ３から成っている。
図に於ける（１）はチェック対象のデータワードであり
例えば２８ビツトのデータ部ｑυとそれに付加された適
当なビット数のチェックビット部ａ３から成っている。
（２）は８ビツトスライスのＥＣＣ用ＩＣを４個使用し
たチェック部であり、ここにデータワードのデータ部ａ
υとチェック部Ｑ３が入力される。８ビツトスライスを
４個組合せたチェック部（２）はデータ入力として３２
ビツト必要であり、データ部の２８ビツトとの差の４ビ
ツトは＠０１１＋の下位ビット４個（２）にて補なって
いる。チェック部（２）からの出力として、エラーなし
、あるいは訂正不能エラー検出などの信号（図示なし）
、そして。
たチェック部であり、ここにデータワードのデータ部ａ
υとチェック部Ｑ３が入力される。８ビツトスライスを
４個組合せたチェック部（２）はデータ入力として３２
ビツト必要であり、データ部の２８ビツトとの差の４ビ
ツトは＠０１１＋の下位ビット４個（２）にて補なって
いる。チェック部（２）からの出力として、エラーなし
、あるいは訂正不能エラー検出などの信号（図示なし）
、そして。
１ビツト工ラー検出信号口及び１ビツトエラー訂正結果
が信号ラインなυ・＠を介して出力される。
が信号ラインなυ・＠を介して出力される。
（３）は１ビツト工ラー検出信号Ωの状態により、被チ
エツクデータワードａυとエラー訂正結果のデータライ
ンＣ！υを切換えて山中するマルチプレクである。ＥＣ
Ｃチェック部（２）から出力される３２ビツトの訂正結
果データ（ライン２１・２２）のうち下位４ビツト＠は
強制的にＥＣＣ部に補い入力されたデータ翰のパターン
に対応するものであり、第１図の例に於ては必ず＠０”
となるべきものである。（４）はゼロ検出回路であり、
４ビツトの入力＠が全て１０”のとき出力ｌが１真”と
なる。回路りは入力卿が１偽”であり且つ１ビツト工ラ
ー検出信号のが１真”のとき出力１４３’を１真１とす
る回路である。即ち、信号ｉ４：Ｈｔｇｃｃチェック部
（２）が１ビットエラーヲ検出し且つ訂正データ＠のい
ずれかのビットが＠０”（固定ビット）でなくなった場
合、即ちチェック部が酪った修正信号を出した場合に１
真”になるものである。
エツクデータワードａυとエラー訂正結果のデータライ
ンＣ！υを切換えて山中するマルチプレクである。ＥＣ
Ｃチェック部（２）から出力される３２ビツトの訂正結
果データ（ライン２１・２２）のうち下位４ビツト＠は
強制的にＥＣＣ部に補い入力されたデータ翰のパターン
に対応するものであり、第１図の例に於ては必ず＠０”
となるべきものである。（４）はゼロ検出回路であり、
４ビツトの入力＠が全て１０”のとき出力ｌが１真”と
なる。回路りは入力卿が１偽”であり且つ１ビツト工ラ
ー検出信号のが１真”のとき出力１４３’を１真１とす
る回路である。即ち、信号ｉ４：Ｈｔｇｃｃチェック部
（２）が１ビットエラーヲ検出し且つ訂正データ＠のい
ずれかのビットが＠０”（固定ビット）でなくなった場
合、即ちチェック部が酪った修正信号を出した場合に１
真”になるものである。
以上の説明では固定入カバターン■が１０１であり、検
出回路はゼロ検出回路（４）として説明したがタイミン
グなどの都合で固定入力、ｚ６ターンに＠０２以外のパ
ターンを入力したと・きには、検出器として当該入力デ
ータパターンとの一致回路とすればよい。又、ＥＣＣチ
ェック部からの出力データ（ライン２１・２２）は訂正
后データであるとしたがエラービット位置にのみ＠ｌ”
となるような訂正位置を示すデータとして与えられるこ
と１もあるので、その場合には固定入カバターンに関係
な（、出力データ＠は全て１０”であることを検出する
ことになる。
出回路はゼロ検出回路（４）として説明したがタイミン
グなどの都合で固定入力、ｚ６ターンに＠０２以外のパ
ターンを入力したと・きには、検出器として当該入力デ
ータパターンとの一致回路とすればよい。又、ＥＣＣチ
ェック部からの出力データ（ライン２１・２２）は訂正
后データであるとしたがエラービット位置にのみ＠ｌ”
となるような訂正位置を示すデータとして与えられるこ
と１もあるので、その場合には固定入カバターンに関係
な（、出力データ＠は全て１０”であることを検出する
ことになる。
本発明は以上のようになるものであって、信号０を監視
することにより、 ＥＣＣチェック部が誤った修正信号
を出したことを検出することが可能となり信頼性を向上
できる効果がある３゜
することにより、 ＥＣＣチェック部が誤った修正信号
を出したことを検出することが可能となり信頼性を向上
できる効果がある３゜
第１図は本発明の一実施例を示すブロック図である。
４．４２；にビットのうちの少なくとも１ビツトが含ま
れたことを検出する手段 代理人 弁理士 井 上 −男
れたことを検出する手段 代理人 弁理士 井 上 −男
Claims (1)
- データ及びチェックビットとしてｎビット入力し、少な
くとも訂正可能なデータエラーの検出信号及びデータの
訂正−こ必要な情報を出力するエラー検出・訂正回路で
あって、前記ｎビットのデータのうちのにビット←ｋ＞
ｎ）が固定データパターンとして入力され、訂正可能な
エラーのデータ訂正ビット位蓋に上記にビットのうちの
少なくともｌビットが含まれることを検出する手段を有
するこきを特徴とするエラー検出・訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027442A JPS58144953A (ja) | 1982-02-24 | 1982-02-24 | エラ−検出・訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027442A JPS58144953A (ja) | 1982-02-24 | 1982-02-24 | エラ−検出・訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144953A true JPS58144953A (ja) | 1983-08-29 |
Family
ID=12221224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027442A Pending JPS58144953A (ja) | 1982-02-24 | 1982-02-24 | エラ−検出・訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631915A (en) * | 1995-03-31 | 1997-05-20 | International Business Machines Corporation | Method of correcting single errors |
-
1982
- 1982-02-24 JP JP57027442A patent/JPS58144953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631915A (en) * | 1995-03-31 | 1997-05-20 | International Business Machines Corporation | Method of correcting single errors |
| US5774481A (en) * | 1995-03-31 | 1998-06-30 | International Business Machines Corporation | Reduced gate error detection and correction circuit |
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