TWI646552B - 半導體裝置及其操作方法 - Google Patents

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Abstract

一種半導體裝置的一操作方法包括對一選定記憶體區塊的一選定字元線施加一讀取電壓，選定記憶體區塊係在包括耦接在位元線與一源極線之間之胞元串的複數個記憶體區塊當中、藉由在選定記憶體區塊的胞元串中形成一通道來偵測源極線的電壓、比較源極線的電壓與對應於選定記憶體區塊的一參考電壓、及當源極線的電壓大於參考電壓時(由於比較之結果)對耦接至選定字元線的記憶胞進行一最低有效位元(LSB)讀取操作，且當源極線的電壓小於參考電壓時(由於比較之結果)對記憶胞進行一最高有效位元(MSB)讀取操作。

Description

半導體裝置及其操作方法
各種示範實施例一般關於一種半導體裝置及其操作方法，且尤其是關於一種包括一源極線電壓偵測電路之半導體裝置的一讀取操作方法。
本發明主張的優先權為在2014年11月4日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0152398，在此併入其全部參考內容。
一種半導體裝置包括儲存資料的複數個記憶胞。記憶胞包括儲存一般資料的一般記憶胞及儲存半導體裝置操作所必須的各種類型之資料的旗標胞元。
單級胞元(SLC,single level cell)係其中儲存一個位元資料的記憶胞。多級胞元(MLC,multi-level cell)係其中儲存二個或更多個位元資料的記憶胞。單級胞元可基於一臨界電壓分布而被分成一抹除狀態或一編程狀態。多級胞元可基於一臨界電壓分布而被分成一抹除狀態或複數編程狀態之其一者。
當編程多級胞元時，可進行一最低有效位元(LSB,least significant bit)編程操作及一最高有效位元(MSB,most significant bit)編程操作以減少臨界電壓分布的寬度。指示是否進行LSB編程操作或MSB編程操作的資料(以下稱為「LSB/MSB完成資料」)被儲存在每個分頁的旗標胞元中。分頁 可指耦接至相同字元線的一群記憶胞。
當LSB/MSB完成資料被儲存在旗標胞元中時，在包括旗標胞元之分頁的一讀取操作期間，可首先讀取旗標胞元的LSB/MSB完成資料，且可自讀取資料判斷是否對分頁完整進行LSB編程操作或MSB編程操作。
然而，由於每個分頁包括儲存LSB/MSB完成資料的旗標胞元，因此將限制記憶胞之大小可被減少的程度。
實施例係為能夠藉由使用源極線電壓或源極線電流代替LSB/MSB完成資料(即，不使用儲存LSB/MSB完成資料的旗標胞元)來進行讀取操作的半導體裝置及其操作方法。
根據本發明之一實施例之半導體裝置的操作方法可包括對一選定記憶體區塊的一選定字元線施加一讀取電壓，選定記憶體區塊係在包括耦接在位元線與一源極線之間之胞元串的複數記憶體區塊當中、藉由在選定記憶體區塊的胞元串中形成一通道來偵測源極線電壓、比較源極線電壓與對應於選定記憶體區塊的一參考電壓、及當源極線電壓大於參考電壓時(由於該比較之結果)對耦接至選定字元線的記憶胞進行一最低有效位元(LSB)讀取操作，當源極線電壓小於參考電壓時(由於該比較之結果)對記憶胞進行一最高有效位元(MSB)讀取操作。
根據本發明之一實施例之半導體裝置的操作方法可包括對一選定記憶體區塊的一選定字元線施加一讀取電壓，選定記憶體區塊係在包括耦接在位元線與一源極線之間之胞元串的複數記憶體區塊當中、藉由在選定記憶體區塊的胞元串中形成一通道來偵測源極線電流、比較源極線電流與對應於選定 記憶體區塊的一參考電流、及當源極線電流大於參考電流時(由於比較之結果)對耦接至選定字元線的記憶胞進行一最低有效位元(LSB)讀取操作，當源極線電流小於參考電流時(由於比較之結果)對記憶胞進行一最高有效位元(MSB)讀取操作。
根據本發明之一實施例之半導體裝置可包括複數記憶體區塊，包括耦接在位元線與一源極線之間之複數胞元串、一周邊電路，適用於對在複數記憶體區塊當中的一選定記憶體區塊進行編程、讀取及抹除操作；一源極線檢查電路，適用於測量源極線電壓或源極線電流、比較源極線電壓或源極線電流與一參考電壓或一參考電流、及在於複數記憶體區塊當中的選定記憶體區塊之讀取操作期間輸出一比較結果；及一控制電路，適用於控制源極線檢查電路，以比較選定記憶體區塊的參考電壓或參考電流與源極線電壓或源極線電流，並控制周邊電路，以基於比較結果而對選定記憶體區塊進行讀取操作。
21‧‧‧電壓產生器
22‧‧‧列解碼器
23‧‧‧分頁緩衝器群組
24‧‧‧行解碼器
25‧‧‧輸入/輸出電路
100‧‧‧半導體裝置
110‧‧‧記憶胞陣列
120‧‧‧周邊電路
130‧‧‧控制電路
200‧‧‧源極線檢查電路
210‧‧‧源極線電壓偵測電路
220‧‧‧參考電壓產生電路
31‧‧‧臨界電壓分布
32‧‧‧第一編程狀態
33‧‧‧第二編程狀態
34‧‧‧第三編程狀態
51-54‧‧‧源極線電壓偵測操作
55-56‧‧‧讀取操作
1000‧‧‧半導體裝置
2000‧‧‧驅動裝置
2100‧‧‧主機
2200‧‧‧固態硬碟
2210‧‧‧SSD控制器
2220‧‧‧緩衝器記憶體
3100‧‧‧記憶體控制單元
3110‧‧‧SRAM
3120‧‧‧CPU
3130‧‧‧主機介面
3140‧‧‧錯誤改正碼電路
3150‧‧‧半導體I/F
4000‧‧‧計算系統
4100‧‧‧記憶體控制器
4200‧‧‧數據機
4300‧‧‧匯流排
4400‧‧‧微處理器
4500‧‧‧使用者介面
4600‧‧‧電池
ADD‧‧‧位址
BL‧‧‧位元線
BLOCK_ADD‧‧‧區塊位址
BLK0-BLKi‧‧‧記憶體區塊
CADD‧‧‧行位址
CMD‧‧‧命令訊號
DATA‧‧‧資料
DET_EN‧‧‧偵測致能訊號
DSL‧‧‧汲極選擇線
ER‧‧‧抹除狀態
FBLK_1‧‧‧旗標區塊
FBLK_2‧‧‧旗標區塊
LSB‧‧‧最低有效位元
MBLK‧‧‧主區塊
MLC‧‧‧多級胞元
MSB‧‧‧最高有效位元
OP_CMD‧‧‧操作命令訊號
PB‧‧‧分頁緩衝器
PBSIGNALS‧‧‧分頁緩衝器控制訊號
QLC‧‧‧四級胞元
RADD‧‧‧列位址
SL‧‧‧源極線
SLC‧‧‧單級胞元
SSL‧‧‧源極選擇線
TLC‧‧‧三級胞元
VM1‧‧‧第一讀取電壓
VM2‧‧‧第二讀取電壓
VM3‧‧‧第三讀取電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧編程電壓
Vread‧‧‧讀取電壓
Vref‧‧‧參考電壓
VSL‧‧‧源極線電壓
WL‧‧‧字元線
〔圖1〕係繪示根據一實施例之一半導體裝置的一方塊圖；〔圖2〕係圖1所示之記憶胞陣列的一詳細電路圖；〔圖3〕係繪示一多級胞元之一臨界電壓分布的一視圖；〔圖4〕係繪示取決於一記憶胞之一編程狀態之一源極線電壓差的一視圖；〔圖5〕係繪示根據一實施例之一讀取操作的一流程圖；〔圖6〕係繪示一參考電壓的一視圖；〔圖7〕係繪示包括根據一實施例之一半導體裝置的一固態硬碟之一方塊圖； 〔圖8〕係繪示包括根據一實施例之一半導體裝置的一記憶體系統之一方塊圖；及〔圖9〕係繪示包括根據一實施例之一半導體裝置的一計算系統之示意配置的一視圖。
於下文中，將參考附圖詳細說明本發明之各種示範實施例。然而，本發明可以不同形式實作且不應被當作限於本文提出之實施例。而是，提出這些實施例，使得本揭露將為完善且完整，且將對本領域具有通常知識者完整傳達本發明之範圍。在圖式中，為了方便說明而可放大元件的厚度及長度。在下面說明中，為了說明之簡單及簡潔而省略相關功能及結構的詳細說明。遍及說明書及圖式的相同元件符號係指相同元件。
圖1係繪示根據一實施例之一半導體裝置1000的一視圖。
參考圖1，半導體裝置1000可包括一記憶胞陣列110、一周邊電路120、一源極線檢查電路200及一控制電路130。記憶胞陣列110可儲存資料。周邊電路120可對記憶胞陣列110進行編程、讀取及抹除操作。源極線檢查電路200在讀取操作期間可測量源極線的電壓或電流、比較源極線之測得的電壓或電流與參考電壓或電流、及輸出一比較結果。控制電路130可控制周邊電路120及源極線檢查電路200。如上所述，可使用源極線電壓或源極線電流。然而，根據此實施例，為了簡化說明而敘述使用源極線電壓之設備及方法。
記憶胞陣列110可包括具有相同配置的第0個至第i個記憶體區塊。下面參考圖2來詳細說明記憶胞陣列110的配置。
周邊電路120可包括一電壓產生器21、一列解碼器22、一分頁 緩衝器群組23、一行解碼器24及一輸入/輸出電路25。
電壓產生器21可回應於操作命令訊號OP_CMD而產生具有不同位準的操作電壓。操作命令訊號OP_CMD可包括一編程命令訊號、一讀取命令訊號及一抹除命令訊號。例如，電壓產生器21可產生一編程電壓Vpgm、一讀取電壓Vread、一通過電壓Vpass、及具有各種位準的其他電壓。
列解碼器22可回應於一列位址RADD而選擇包括在記憶胞陣列110當中的其中一個記憶體區塊，並傳送操作電壓至耦接至選定記憶體區塊的字元線WL、汲極選擇線DSL及源極選擇線SSL。
分頁緩衝器群組23可包括透過位元線BL耦接至記憶體區塊的複數分頁緩衝器PB，且在編程、讀取及抹除操作期間反應於分頁緩衝器控制訊號PBSIGNALS而將選定分頁的資料暫時地儲存在鎖存器中。
行解碼器24可回應於一行位址CADD而與分頁緩衝器群組23交換資料。
輸入/輸出電路25可將自外部裝置傳送的一命令訊號CMD及一位址ADD傳送至控制電路130、將外部傳送資料DATA傳送至分頁緩衝器群組23、及將自分頁緩衝器群組23傳送的資料DATA輸出至外部裝置。
源極線檢查電路200可包括一源極線電壓偵測電路210及一參考電壓產生電路220。
參考電壓產生電路220可回應於偵測一致能訊號DET_EN及一區塊位址BLOCK_ADD而產生對應於選定記憶體區塊的一參考電壓Vref。參考電壓Vref可改變用於記憶體區塊。在此連接中，參考電壓產生電路220可包括一儲存單元，用於儲存關於對應於每個記憶體區塊之參考電壓Vref的資料。
源極線電壓偵測電路210可回應於偵測致能訊號DET_EN，而偵測記憶胞陣列110之源極線的電壓(以下稱為「源極線電壓」)、比較參考電壓Vref與源極線電壓、及輸出編程狀態訊號MSBPGMED作為比較結果。
控制電路130可回應於命令訊號CMD及位址ADD，而輸出操作命令訊號OP_CMD、列位址RADD、偵測致能訊號DET_EN、區塊位址BLOCK_ADD、分頁緩衝器控制訊號PBSIGNALS及行位址CADD，以控制周邊電路120。
控制電路130可同時將偵測致能訊號DET_EN輸出至源極線電壓偵測電路210及參考電壓產生電路220、及將對應於選定分頁的區塊位址BLOCK_ADD輸出至參考電壓產生電路220用於選定記憶體區塊之選定分頁的讀取操作。隨後，控制電路130可回應於自源極線電壓偵測電路210輸出的編程狀態訊號MSBPGMED而控制周邊電路120，使得可對選定記憶體區塊之選定分頁進行讀取操作。例如，控制電路130可回應於編程狀態訊號MSBPGMED而判斷選定分頁是否於抹除狀態、最低有效位元(LSB)編程狀態、或最高有效位元(MSB)編程狀態，且為每個狀態設定操作條件藉此控制周邊電路120。
以下詳述上述之記憶胞陣列110。
圖2係圖1所示之記憶胞陣列110的一詳細電路圖。
參考圖2，記憶胞陣列可包括第0個至第i個記憶體區塊BLK0至BLKi。第0個至第i個記憶體區塊BLK0至BLKi可共享源極線SL。第0個至第i個記憶體區塊BLK0至BLKi可彼此大致上以相同方式配置。第0個至第i個記憶體區塊BLK0至BLKi之每一者可包括主區塊MBLK及旗標區塊FBLK_1。下面詳細敘述第0個記憶體區塊BLK0的結構作為記憶胞陣列110的 記憶體區塊之實例。
第0個記憶體區塊BLK0可包括耦接於位元線BL與源極線SL之間的複數胞元串。每個胞元串可包括源極選擇電晶體、記憶胞及汲極選擇電晶體。包括在不同胞元串中的源極選擇電晶體之閘可耦接至源極選擇線SSL，且包括在不同胞元串中的汲極選擇電晶體之閘可耦接至汲極選擇線DSL。在列中包括在不同胞元串中的記憶胞之閘可耦接至字元線WL0至WLn之其一者。耦接至相同字元線的一群記憶胞可稱為分頁。該等胞元串之一些者可包括在主區塊MBLK中，且其他可包括在旗標區塊FBLK_1中。包括在主區塊MBLK中的記憶胞可稱為主胞元，且包括在旗標區塊FBLK_1中的記憶胞可稱為旗標胞元。被使用者使用的資料可儲存在主胞元中，且在半導體裝置中使用的資料可儲存在旗標胞元中。例如，關於編程、讀取及抹除操作的資料可儲存在旗標胞元中。然而，根據一實施例，不使用LSB/MSB完成資料(指示進行LSB編程操作或MSB編程操作的資料)，且用以儲存對應資料的旗標胞元可為不必要的。
由於第0個至第i個記憶體區塊BLK0至BLKi之每一者不包括用於LSB/MSB完成資料的旗標胞元，因此可減少記憶胞陣列110的大小。
每個上述記憶胞可依據待儲存之位元數量而被分成單級胞元(SLC)或多級胞元(MLC)。單級胞元(SLC)可係指其中儲存一個位元資料的記憶胞。多級胞元(MLC)可係指其中儲存二個或更多個位元資料的記憶胞。由於儲存在單一胞元的資料之位元數量增加，因此多級胞元(MLC)可係指其中儲存二位元資料的記憶胞。此外，其中儲存三位元資料的記憶胞可被定義為三級胞元(TLC)，且其中儲存四位元資料的記憶胞可被定義為四級胞元(QLC)。本發明可適用多級胞元(MLC)、三級胞元(TLC)及四級胞元(QLC)。然而，為了簡單說明， 以下敘述多級胞元(MLC)作為實例。
圖3係繪示一多級胞元之一臨界電壓分布的一視圖。
參考圖3，多級胞元可基於臨界電壓分布而具有一抹除狀態ER、一第一編程狀態32、一第二編程狀態33或一第三編程狀態34。為了將具有抹除狀態ER的記憶胞編程為第一編程狀態32、第二編程狀態33及第三編程狀態34之其一者，可對其進行最低有效位元(LSB)編程操作及最高有效位元(MSB)編程操作。在具有抹除狀態ER的記憶胞中，可對記憶胞進行LSB編程操作以編程至第二編程狀態33或第三編程狀態34之其一者。因此，被進行LSB編程操作的記憶胞之臨界電壓分布31可具有在具有第一編程狀態32之記憶胞之臨界電壓分布與具有第三編程狀態34之記憶胞之臨界電壓分布之間的大寬度。
在具有抹除狀態ER的記憶胞中，可記憶胞進行MSB編程操作以編程至第一編程狀態32，或在被進行LSB編程操作的記憶胞中，將記憶胞編程至第二編程狀態33或第三編程狀態34。讀取電壓可包括第一讀取電壓VM1以區分具有第一編程狀態32的記憶胞、第二讀取電壓VM2以區分具有第二編程狀態33的記憶胞、及第三讀取電壓VM3以區分具有第三編程狀態34的記憶胞。第二讀取電壓VM2可也用以進行判斷選定記憶體區塊是抹除記憶體區塊、LSB編程記憶體區塊、或MSB編程記憶體區塊的操作(以下稱為「源極線電壓偵測操作」)。
可進行源極線電壓偵測操作以比較自源極線偵測的電壓與對應於選定記憶體區塊的參考電壓，並基於比較結果來判定選定記憶體區塊處於何種狀態。
圖4係繪示取決於一記憶胞之一編程狀態之一源極線電壓差的一視圖。
參考圖4，源極線電壓VSL可依據選定記憶體區塊的狀態(ER、LSB或MSB)而具有不同位準。源極線電壓VSL可指當圖2所示之位元線BL被預充電，且將讀取電壓施加至選定字元線(其係為圖2所示之字元線WL0至WLn之其一者)、且將通過電壓施加至除了選定字元線之外的剩餘字元線、且將導通電壓施加至圖2所示之汲極選擇線DSL和源極選擇線SSL時之圖2所示之源極線SL的電壓。
當選定記憶體區塊在抹除狀態ER時，包括在選定分頁的所有記憶胞可具有抹除狀態。因此，施加至位元線BL的預充電電壓可被傳送至源極線SL，使得源極線電壓VSL可增加。
當對選定記憶體區塊完成LSB編程操作且不進行MSB編程操作時，選定記憶體區塊在LSB編程狀態(LSB)。選定記憶體區塊的選定分頁大約具有相同比例的具有抹除狀態ER之記憶胞及被完成LSB編程操作的記憶胞。LSB編程操作及MSB編程操作可藉由使用隨機編程方法來進行以用大致上近似比例來分布具有抹除狀態ER的記憶胞及具有LSB編程狀態(LSB)的記憶胞。
根據一隨機編程方法，可隨機化外部輸入資料，使得儲存資料的記憶胞可均勻地分布在選定記憶體區塊中。此隨機編程方法被廣泛使用，但仍有各種隨機方法。因此，省略其詳細說明。當以隨機編程方法對記憶體區塊進行LSB編程操作或MSB編程操作時，可以大致上近似比例來分布具有抹除狀態的記憶胞及編程至不同狀態的記憶胞。換言之，當對選定記憶體區塊進行一第一LSB編程操作及進行一第二LSB編程操作時，具有抹除狀態的記憶胞及 編程的記憶胞永遠在選定記憶體區塊中維持大致上近似比例(例如，1：1的比率)。例如，當選定記憶體區塊的選定分頁中包括1024個記憶胞時，在完成選定分頁的LSB編程操作之後在選定分頁中可存在大約512個具有抹除狀態的記憶胞及大約512個具有LSB編程狀態(LSB)的記憶胞。
如上所述，由於具有抹除狀態的記憶胞及具有編程狀態的記憶胞大致上存在近似比例，因此源極線電壓VSL可維持在抹除狀態ER、LSB編程狀態(LSB)、及MSB編程狀態(MSB)之每一者的一預定位準。例如，當在抹除狀態ER的記憶體區塊之源極線電壓VSL之位準被定義為一第一位準時，具有LSB編程狀態(LSB)的記憶體區塊之源極線電壓VSL之位準可具有低於第一位準的一第二位準，且具有MSB編程狀態(MSB)的記憶體區塊之源極線電壓VSL之位準可具有低於第二位準的一第三位準。
換言之，由於在抹除狀態ER的選定記憶體區塊之所有記憶胞具有抹除狀態，因此大部分施加至位元線BL之預充電電壓可被傳送至源極線SL，使得顯著電壓突跳(bouncing)可發生在源極線。因此，源極線電壓可具有最高的第一位準。在完成LSB編程操作的LSB編程狀態(LSB)中，選定記憶體區塊之大約一半的記憶胞可存在為LSB編程記憶胞，使得發生在源極線中的突跳可少於在抹除狀態ER中的。因此，具有LSB編程狀態(LSB)的記憶體區塊之源極線電壓可具有低於第一位準的第二位準。在完成MSB編程操作的MSB編程狀態(MSB)中，選定記憶體區塊之四分之三的記憶胞存在為MSB編程記憶胞。因此，發生在源極線中的突跳可少於在LSB編程狀態(LSB)中的。因此，具有MSB編程狀態(MSB)的記憶體區塊之源極線電壓可具有低於第二位準的第三位準。
為了區分上述之位準差，可為每個記憶體區塊設定參考電壓 Vref。可事先藉由對半導體裝置進行測試操作來設定參考電壓Vref。此外，參考電壓Vref可考慮到裝載位元線BL之差而在記憶體區塊之間改變。此外，上述參考電壓Vref可根據在測試操作期間施加至選定字元線的測試讀取電壓來改變。然而，可考慮到藉由LSB編程操作及MSB編程操作之記憶胞的臨界電壓分布而使用圖3所示之第二讀取電壓VM2作為測試讀取電壓。例如，可對每個記憶體區塊進行測試操作且參考電壓Vref可設定於在每個記憶體區塊之LSB編程狀態與MSB編程狀態中測得之源極線電壓之間。在測試操作期間，可藉由將測試讀取電壓施加至選定記憶體區塊的選定字元線且將通過電壓施加至剩餘字元線來形成通道。隨後，可將一導通電壓施加至汲極選擇線和源極選擇線，使得預充電位元線的電壓可被傳送至通道。可設定參考電壓Vref以區分根據源極線之電壓而完成之LSB編程操作或MSB編程操作的記憶體區塊。
在圖4中，參考源極線之電壓(VSL)作為實例來進行說明。然而，可使用源極線之電流差。當使用源極線電流時，最大電流可流過具有抹除狀態ER之記憶體區塊中的源極線，且源極線電流可具有最高位準。源極線電流在具有LSB編程狀態(LSB)的記憶體區塊中可具有中間位準。源極線電流在具有MSB編程狀態(MSB)的記憶體區塊中可具有最低位準。
接下來是基於上面說明的讀取操作。
圖5係繪示根據一實施例之一讀取操作的一流程圖。
參考圖5，當對圖1所示之控制電路130施用對選定記憶體區塊之選定分頁進行讀取操作的請求時，控制電路130可控制圖1所示之周邊電路120進行源極線電壓偵測操作(51、52、53、及54)及回應於源極線電壓偵測操作(51、52、53、及54)之結果而對選定分頁進行讀取操作(55或56)。下方詳細敘 述源極線電壓偵測操作(51、52、53、及54)及讀取操作(55或56)。
當選定分頁的讀取操作開始，可控制圖1所示之周邊電路120預充電位元線BL及字元線WL(51)。然而，在字元線WL中耦接至選定分頁的選定字元線可被預充電至圖3所示的第二讀取電壓VM2，且剩餘字元線可被預充電至大於第二讀取電壓VM2的通過電壓。
可產生對應於選定記憶體區塊的參考電壓Vref(52)。圖1所示之記憶胞陣列110可包括複數個記憶體區塊。可為每個記憶體區塊設定參考電壓Vref。
圖6係繪示一參考電壓的一視圖。
參考圖6，可設定對應於第0個至第i個記憶體區塊BLK0至BLKi之每一者的參考電壓Vref。例如，可對第0個記憶體區塊BLK0設定具有位準「a0」的參考電壓Vref，及可對第1個記憶體區塊BLK1設定具有位準「a1」的參考電壓Vref，及可對第i-1個記憶體區塊BLKi-1設定具有位準「ai-1」的參考電壓Vref，及可對第i個記憶體區塊BLKi設定具有位準「ai」的參考電壓Vref。對應於每個記憶體區塊之參考電壓Vref的資料可儲存在圖1之參考電壓產生電路220中。參考電壓產生電路220可自圖1所示之控制電路130接收區塊位址BLOCK_ADD，並回應於傳送之區塊位址BLOCK_ADD而產生參考電壓Vref。
請復參考圖5，當產生選定記憶體區塊的參考電壓Vref時，可偵測選定記憶體區塊的源極線電壓VSL(53)。例如，圖1所示之源極線電壓偵測電路210可反應於偵測致能訊號DET_EN而偵測記憶胞陣列110的源極線電壓VSL。為了偵測源極線電壓VSL，可將導通電壓施加至圖2所示之汲極選擇線DSL和源極選擇線SSL。由於選定字元線被預充電至第二讀取電壓VM2，因此可回應 於包括在選定分頁中之記憶胞之臨界電壓而改變源極線電壓VSL。
隨後，可互相比較源極線電壓VSL及參考電壓Vref(54)。當判定源極線電壓VSL大於參考電壓Vref時，由於對選定記憶體區塊進行LSB編程操作且不進行MSB編程操作，因此可進行選定分頁之LSB讀取操作(55)。
當判定源極線電壓VSL小於參考電壓Vref時，由於對選定記憶體區塊進行MSB編程操作，因此可進行選定分頁之MSB讀取操作(56)。
如上所述，雖然每個記憶體區塊不包括儲存指示完成LSB或MSB編程操作之資料的旗標胞元，但可藉由比較源極線電壓VSL與對應於選定記憶體區塊的參考電壓Vref來判定選定記憶體區塊的狀態。因此，由於減少包括在每個記憶體區塊中之旗標胞元的數量，因此可減少記憶胞陣列的大小，且可減少半導體裝置的大小。
圖7係繪示包括根據本發明之一實施例之一半導體裝置的一固態硬碟之一方塊圖。
參考圖7，一驅動裝置2000可包括一主機2100及一固態硬碟(SSD)2200。SSD 2200可包括一SSD控制器2210、一緩衝器記憶體2220及一半導體裝置1000。
SSD控制器2210可提供主機2100及SSD 2200之間的實體連接。換言之，SSD控制器2210可回應於主機2100的匯流排格式而與SSD 2200進行通訊。SSD控制器2210可解碼自主機2100提供的命令。根據一解碼結果，SSD控制器2210可存取半導體裝置1000。包括通用序列匯流排(USB)、小型電腦系統介面(SCSI)、周邊元件互連快捷(PCI-E)、先進技術附件(ATA)、平行ATA(PATA)、序列ATA(SATA)、及序列式SCSI(SAS)皆可作為主機2100的匯 流排格式。
緩衝器記憶體2220可暫時地儲存自主機2100提供的程式資料或自半導體裝置1000讀取的資料。當主機2100產生讀取請求且半導體裝置1000中的資料被快取時，緩衝器記憶體2220可支援快取功能以直接提供快取資料至主機2100。一般來說，藉由主機2100之匯流排格式(例如，STAT或SAS)的資料傳送速度可高於SSD 2200之記憶體通道的傳送速度。也就是說，當主機2100的介面速度高於SSD 2200之記憶體通道的傳送速度時，可藉由提供具有大容量的緩衝器記憶體2220來最小化速度差造成的效能降級。可提供緩衝器記憶體2220作為同步DRAM以在SSD 2200中充分緩衝。
可提供半導體裝置1000作為SSD 2200的儲存媒體。例如，可提供半導體裝置1000作為具有大儲存容量的非揮發性記憶體裝置，如上參考圖1詳細所述。半導體裝置1000可為NAND類型快閃記憶體。
圖8係繪示包括根據本發明之一實施例之一半導體裝置的一記憶體系統之一方塊圖。
參考圖8，根據一實施例之一記憶體系統3000可包括一記憶體控制單元3100及半導體裝置1000。
由於半導體裝置1000大致上可具有與圖1所示相同的配置，因此可省略其詳細敘述。
記憶體控制單元3100可配置以控制半導體裝置1000。一SRAM 3110可用以作為一CPU 3120的工作記憶體。一主機介面(I/F)3130可包括與記憶體系統3000電性耦接之一主機的資料交換協定。記憶體控制單元3100中的錯誤改正碼電路(ECC)3140可偵測且改正自半導體裝置1000讀取之資料的錯 誤。半導體(I/F)3150可與半導體裝置1000通訊。CPU 3120可進行用於記憶體控制單元3100之資料交換的控制操作。此外，雖然未顯示在圖8中，但可在記憶體系統3000中提供用於儲存與一主機溝通之碼資料的ROM。
在一實施例中，記憶體系統3000可應用於電腦、超級行動PC(UMPC)、工作站、小筆電、PDA、可攜式電腦、網路平板、無線電話、行動電話、智慧型手機、數位相機、數位錄音機、數位音頻播放機、數位錄像機、數位圖像播放機、數位錄影機、數位視頻播放機、在無線環境中傳送及接收資訊之裝置、及構成家庭網路之各種裝置之其一者。
圖9係繪示包括根據本發明之一實施例之一半導體裝置的一計算系統之一方塊圖。
參考圖9，計算系統4000包括電性耦接至一匯流排4300的一半導體裝置1000、一記憶體控制器4100、一數據機4200、一微處理器4400、及一使用者介面4500。當計算系統4000為一行動裝置時，可額外提供用於供應計算系統4000之操作電壓的電池4600。計算系統4000可包括應用晶片組(圖未示)、相機影像處理器(CIS)(圖未示)、行動DRAM(圖未示)等等。
半導體裝置1000可大致上以與圖1所示之半導體裝置1000相同方式來配置。因此，將省略其詳細說明。
記憶體控制器4100及半導體裝置1000可為固態硬碟/磁碟(SSD)的元件。
可使用各種類型的封裝來裝設半導體裝置1000及記憶體控制器4100。例如，可使用如封裝層疊(PoP)、球柵式陣列構裝(BGA)、晶片級封裝(CSP)、塑膠引腳晶片封裝(PLCC)、塑膠雙列直插式封裝(PDIP)、晶圓中之晶粒 封裝(DWP)、晶圓形式中之晶粒封裝(DWF)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)、等的封裝來裝設半導體裝置1000及記憶體控制器4100。
根據一實施例，可藉由使用源極線電壓或源極線電流來消除儲存LSB/MSB完成資料的旗標胞元，使得可降低半導體裝置的大小。
本領域具有通常知識者將了解在不違反本發明之精神或範疇下能對本發明之上述示範實施例進行各種修改。因此，這些修改仍將涵蓋在本發明所附之申請專利範圍及其等效之範圍內。

Claims (15)

  1. 一種半導體裝置的操作方法，該操作方法包含：對一選定記憶體區塊的一選定字元線施加一讀取電壓，該選定記憶體區塊係在包括耦接在位元線與一源極線之間之胞元串的複數記憶體區塊當中；藉由在該選定記憶體區塊的胞元串中形成一通道來偵測一源極線電壓；比較該源極線電壓與對應於該選定記憶體區塊的一參考電壓；及當該比較之結果為該源極線電壓大於該參考電壓時，對耦接至該選定字元線的記憶胞進行一最低有效位元(LSB,least significant bit)讀取操作，當該比較之結果為該源極線電壓小於該參考電壓時，對該等記憶胞進行一最高有效位元(MSB,most significant bit)讀取操作。
  2. 如申請專利範圍第1項之操作方法，其中施加該讀取電壓包含：對在該選定記憶體區塊之字元線當中的除了該選定字元線之外的剩餘字元線施加一通過電壓。
  3. 如申請專利範圍第1項之操作方法，其中該參考電壓是為各該記憶體區塊而設定。
  4. 如申請專利範圍第3項之操作方法，更包含：對各該記憶體區塊進行一測試操作，以為各該記憶體區塊設定該參考電壓。
  5. 如申請專利範圍第4項之操作方法，其中進行該測試操作包含：預充電該等位元線；對該選定字元線施加一測試讀取電壓且對剩餘字元線施加一通過電壓，以形成一通道； 傳送該等位元線的電壓至該通道；及基於該源極線電壓而設定該參考電壓。
  6. 如申請專利範圍第5項之操作方法，其中該參考電壓係設定於自具有一LSB編程狀態之一記憶體區塊測量的一源極線電壓與自具有一MSB編程狀態之一記憶體區塊測量的一源極線電壓之間。
  7. 如申請專利範圍第1項之操作方法，在偵測該源極線電壓之前更包含：產生對應於該選定記憶體區塊的該參考電壓。
  8. 一種半導體裝置的操作方法，該操作方法包含：對一選定記憶體區塊的一選定字元線施加一讀取電壓，該選定記憶體區塊係在包括耦接在位元線與一源極線之間之胞元串的複數記憶體區塊當中；藉由在該選定記憶體區塊的胞元串中形成一通道來偵測一源極線電流；比較該源極線電流與對應於該選定記憶體區塊的一參考電流；及當該比較之結果為該源極線電流大於該參考電流時，對耦接至該選定字元線的記憶胞進行一最低有效位元(LSB,least significant bit)讀取操作，當該比較之結果為該源極線電流小於該參考電流時，對該等記憶胞進行一最高有效位元(MSB,most significant bit)讀取操作。
  9. 如申請專利範圍第8項之操作方法，其中當對該選定記憶體區塊進行一測試操作時，設定該參考電流。
  10. 如申請專利範圍第9項之操作方法，其中該參考電流係在一測試操作期間設定於當該選定記憶體區塊具有一LSB編程狀態時測量的一源極線電流與當該選定記憶體區塊具有一MSB編程狀態時測量的一源極線電流之間。
  11. 如申請專利範圍第9項之操作方法，在偵測該源極線電流之前更包含： 產生對應於該選定記憶體區塊的該參考電流。
  12. 一種半導體裝置，包含：複數記憶體區塊，包括耦接於位元線與一源極線之間之複數胞元串；一周邊電路，適用於對在該等記憶體區塊當中的一選定記憶體區塊進行編程、讀取及抹除操作；一源極線檢查電路，適用於測量一源極線電壓或一源極線電流、比較該源極線電壓或該源極線電流與一參考電壓或一參考電流、及在於該等記憶體區塊當中的選定記憶體區塊之讀取操作期間輸出一比較結果；及一控制電路，適用於控制該源極線檢查電路以比較該選定記憶體區塊的參考電壓或參考電流與該源極線電壓或該源極線電流、及控制該周邊電路基於該比較結果而對該選定記憶體區塊進行該讀取操作；其中當該源極線電壓或該源極線電流大於該參考電壓或該參考電流時，該控制電路控制該周邊電路，以對該選定記憶體區塊的記憶胞進行一最低有效位元(LSB,least significant bit)讀取操作，當該源極線電壓或該源極線電流小於該參考電壓或該參考電流時，該控制電路控制該周邊電路，以對該等記憶胞進行一最高有效位元(MSB,most significant bit)讀取操作。
  13. 如申請專利範圍第12項之半導體裝置，其中該源極線檢查電路包含：一參考電壓產生電路或一參考電流產生電路，適用於回應於一偵測致能訊號及自該控制電路輸出的一區塊位址來產生對應於該選定記憶體區塊的參考電壓或參考電流；及 一源極線偵測電路，回應於該偵測致能訊號而偵測該源極線電壓或該源極線電流、比較該參考電壓或該參考電流與該源極線電壓或該源極線電流、及輸出一編程狀態訊號作為該比較結果。
  14. 如申請專利範圍第13項之半導體裝置，其中該參考電壓產生電路或該參考電流產生電路包括：一儲存單元，適用於儲存關於對應於各該記憶體區塊的該參考電壓或該參考電流之資料。
  15. 如申請專利範圍第12項之半導體裝置，其中該周邊電路進行最低有效位元(LSB,least significant bit)編程及最高有效位元(MSB,most significant bit)編程，但不儲存於該等記憶胞的關於一LSB編程狀態或一MSB編程狀態的資料於多個旗標胞元中，且使用該源極線電壓或該源極線電流來進行該LSB讀取操作及MSB讀取操作。
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