KR20090129625A

KR20090129625A - 불휘발성 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR20090129625A
Application number: KR1020080055642A
Authority: KR
Inventors: 오문욱; 박종태; 이양섭; 김선택; 박찬익
Original assignee: 삼성전자주식회사
Priority date: 2008-06-13
Filing date: 2008-06-13
Publication date: 2009-12-17
Also published as: KR101495795B1

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

본 발명에 따른 불휘발성 메모리 장치는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 저장될 데이터의 특성을 판별하도록 구성되는 제어 유닛을 포함하며, 상기 제어 유닛은 판별 결과에 의거하여 복수의 멀티 비트 프로그램 방법 중 하나를 선택하며, 상위 비트 데이터의 프로그램 페일시 하위 비트 데이터가 유지되는 상기 선택된 멀티 비트 프로그램 방법으로 상기 메모리 셀 어레이에 데이터가 저장된다.

본 발명에 따른 불휘발성 메모리 장치는 상위 비트 데이터의 프로그램이 정전 등에 의해 페일되는 경우에도, 하위 비트 데이터가 소실되지 않도록 한다. 본 발명에 따르면 불휘발성 메모리 장치의 신뢰성이 향상된다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}

최근 들어 불휘발성 메모리를 사용하는 장치들이 증가하고 있다, 예를 들면, MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 메모리 카드, 및 SSD(Solid State Drive) 등은 저장장치로 불휘발성 메모리를 사용하고 있다.

불휘발성 메모리 장치의 일종으로 플래시 메모리 장치(Flash Memory Device)가 있다. 일반적으로, 플래시 메모리 장치는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치이다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Code Memory) 등의 적용에서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어(NOR type) 플래시 메모리로 분류될 수 있다.

낸드형 플래시 메모리는 일반적으로 플로팅 게이트 트랜지스터(floating gate transistor)로 구성된 메모리 셀들의 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 각 메모리 블록은 플로팅 게이트 트랜지스터들의 스트링들(또는, "낸드 스트링"이라 불림)을 포함한다. 하나의 스트링은 스트링 선택 트랜지스터(string selecting transistor), 접지 선택 트랜지스터(ground selecting transistor), 그리고 그 사이에 연결되는 복수의 메모리 셀(memory cell)로 구성된다. 복수의 워드 라인들이 스트링들에 교차하도록 셀 어레이에 배열되며, 각 워드 라인은 각 스트링의 대응하는 셀 트랜지스터의 제어 게이트에 연결된다.

노어 플래시 메모리 장치의 셀 어레이는 하나의 비트 라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 노어 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 빠른 속도를 갖기 때문에 빠른 속도 특성을 요하는 분야에서 폭넓게 이용되고 있다. 그러나 집적도면에서 낸드형 플래시 메모리보다 불리하다.

저장 용량의 한계를 극복하기 위한 대안으로 멀티 레벨 셀(Multi level cell: 이하 MLC) 방식이 보편적으로 채택되고 있다. MLC는 하나의 메모리 셀에 복수 비트를 저장함으로 물리적 집적도의 한계를 극복한다.

도 1은 낸드 플래시와 같은 메모리에서 하나의 셀 당 2 비트(MSB, LSB)가 저장되는 멀티 레벨 셀의 문턱 전압 분포와 그에 대응하는 데이터 값을 나타낸 도면이다. 도 1을 참조하면, 멀티 레벨 셀의 데이터 값은 문턱 전압의 상태가 낮은 순서로부터 '11', '01', '10', '00'에 각각 대응된다. 일반적으로 '11' 상태는 소거된 상태이다. 프로그램 동작은 소거상태인 '11'에서 시작된다.

메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 프로그램된다. 먼저, 하위 비트(LSB)가 프로그램되는 과정이 설명된다. 하위 비트 데이터에 따라 메모리 셀의 문턱 전압은 소거 상태를 유지하거나, 10` 상태로 변한다. 예를 들어, 하위 비트 데이터가 1인 경우, 메모리 셀의 문턱 전압은 소거 상태를 유지하고 하위 비트 데이터가 0인 경우 메모리 셀의 문턱 전압은 10` 상태로 증가한다.

다음으로, 상위 비트(MSB) 데이터가 프로그램된다. 10' 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 00 상태를 갖도록 프로그램되거나, 10 상태를 갖도록 프로그램된다. 예를 들어, 10` 상태를 갖는 메모리 셀은 상위 비트가 0인 경우, 00 상태를 갖도록 프로그램되고, 상위 비트 데이터가 1인 경우, 10 상태를 갖도록 프로그램된다. 한편, 11 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 11 상태를 유지하거나, 01 상태를 갖도록 프로그램 된다. 예를 들어, 11 상태를 갖는 메모리 셀은 상위 비트가 0인 경우, 01 상태를 갖도록 프로그램되고, 상위 비트 데이터가 1인 경우, 11 상태를 유지한다. 위와 같은 방법으로, 멀티 비트 데이터가 하나의 메모리 셀에 프로그램된다. 즉, 하위 비트(LSB)가 먼저 프로그램되고, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)가 프로그램된다.

그러나 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램하는 과정에서 프로그램 페일(program fail)이 발생할 가능성이 있다. 예를 들어, 상위 비트 프로그램 중에 정전이 발생하는 경우 프로그램 페일이 발생한다. 또는, 메모리 셀의 결함에 의해 프로그램 페일이 발생할 수도 있다. 상위 비 트(MSB)를 프로그램하는 중에 프로그램 페일이 발생하면, 이미 프로그램되어 있는 하위 비트(LSB)가 영향을 받는 문제가 생긴다. 이러한 문제를 비트 커플링(bit coupling)이라 한다.

본 발명의 목적은 상위 비트 데이터의 프로그램 페일 시, 하위 비트 데이터가 소실되는 것을 방지함으로써 신뢰성이 향상된 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.

실시 예로서 상기 복수의 멀티 비트 프로그램 방법들은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 1 영역에 대응되는 경우 상기 제 1 멀티 비트 프로그램 방법이 적용되고, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 2 영역에 대응되는 경우 상기 제 2 멀티 비트 프로그램 방법이 상기 선택된 멀티 비트 프로 그램 방법으로서 적용된다. 상기 제 1 영역은 데이터 영역이고, 상기 제 2 영역은 상기 데이터 영역을 수정하기 위한 예비 영역이다. 상기 제 2 멀티 비트 프로그램 방법에 따라 상위 비트 데이터를 프로그램하는 경우, 하나의 데이터 상태에 대한 프로그램이 완료된 후, 다른 데이터 상태에 대한 프로그램이 수행된다. 상기 제 2 멀티 비트 프로그램 방법에 따라 프로그램 동작을 수행하는 경우, 상기 하위 비트 데이터가 프로그램된 후 제 1 데이터 상태가 프로그램되고, 상기 제 1 데이터 상태가 프로그램된 후 제 2 데이터 상태 프로그램되며, 상기 제 2 데이터 상태가 프로그램된 후 제 3 데이터 상태가 프로그램된다. 상기 제 1 데이터 상태는 가장 높은 문턱 전압 상태에 대응되고, 상기 제 2 데이터 상태는 상기 제 1 데이터 상태보다 낮은 문턱 전압 상태에 대응되고, 상기 제 3 데이터 상태는 상기 제 2 데이터 상태보다 낮은 문턱 전압 상태에 대응된다.

다른 실시 예로서, 상기 메모리 셀 어레이는 프로그램 진행 정보를 저장하기 위한 플래그 메모리 셀을 포함하고, 상기 프로그램 진행 정보는 각각의 데이터 상태에 대한 프로그램이 완료될 때마다 갱신된다. 상기 각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 상기 플래그 메모리 셀에 저장된 상기 프로그램 진행 정보를 참조하여 검출된다.

다른 실시 예로서, 상기 메모리 셀 어레이에 저장된 데이터의 에러 발생 여부를 검출하는 에러 정정 회로를 더 포함하고, 각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 읽혀진 데이터의 에러가 상기 에러 정정 회로에 의해서 정정될 수 있는지 여부를 참조하여 검출된다.

다른 실시 예로서, 프로그램 진행 정보를 저장하기 위한 플래그 레지스터를 구비한 메모리 컨트롤러를 더 포함하고, 상기 프로그램 진행 정보는 각각의 데이터 상태에 대한 프로그램이 완료될 때마다 갱신된다. 상기 각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 상기 플래그 레지스터에 저장된 상기 프로그램 진행 정보를 참조하여 검출된다. 상기 프로그램 페일 단계의 검출 결과에 따라 상기 하위 비트 데이터를 읽기 위한 읽기 전압이 결정된다. 상기 제 1 또는 제 2 데이터 상태의 프로그램 중에 프로그램 페일이 발생한 경우, 접지 전압이 읽기 전압으로서 결정된다. 상기 제 3 데이터 상태의 프로그램 중에 프로그램 페일이 발생한 경우, 상기 제 2 데이터 상태와 상기 제 3 데이터 상태 사이의 전압이 읽기 전압으로서 결정된다.

다른 실시 예로서, 상기 제 2 멀티 비트 프로그램 방법은 각각의 문턱 전압이 하나의 데이터 상태에 대응되도록 하위 비트 데이터 및 상위 비트 데이터를 프로그램한다.

본 발명에 따른 불휘발성 메모리 장치는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이를 포함하는 플래시 메모리 장치; 및 저장된 데이터의 특성을 참조하여 복수의 멀티 비트 프로그램 방법 중 하나로 상기 멀티 레벨 셀들이 프로그램되도록 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 복수의 멀티 비트 프로그램 방법 중 일부는 상위 비트 데이터 프로그램 페일 시, 하위 비트 데이터를 유지시킨다.

실시 예로서, 상기 복수의 멀티 비트 프로그램 방법은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며, 상기 메모리 컨트롤러는 상기 저장된 데이터가 높은 신뢰도를 요구하지 않는 경우 제 1 멀티 비트 프로그램 방법으로 프로그램 동작이 수행되도록 그리고 상기 저장된 데이터가 높은 신뢰도를 요구하는 경우 상기 일부의 멀티 비트 프로그램 방법으로서 상기 제 2 멀티 비트 프로그램 방법으로 프로그램 동작이 수행되도록 상기 플래시 메모리 장치를 제어한다. 상기 제 2 멀티 비트 프로그램 방법에 따라 상위 비트 데이터를 프로그램하는 경우, 하나의 데이터 상태에 대한 프로그램이 완료된 후, 다른 데이터 상태에 대한 프로그램이 수행된다. 상기 제 2 멀티 비트 프로그램 방법은 각각의 문턱 전압이 하나의 데이터 상태에 대응되도록 하위 비트 데이터 및 상위 비트 데이터를 프로그램한다.

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은 저장될 데이터의 특성을 참조하여 복수의 멀티 비트 프로그램 방법 중 하나를 선택하는 단계; 및 상위 비트 데이터의 프로그램 페일시 하위 비트 데이터가 유지되는 상기 선택된 멀티 비트 프로그램 방법으로 메모리 셀 어레이에 데이터를 저장하는 단계를 포함하고, 상기 복수의 멀티 비트 프로그램 방법들은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 1 영역에 대응되는 경우 상기 제 1 멀티 비트 프로그램 방법이 적용되고, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 2 영역에 대응되는 경우 상기 제 2 멀티 비트 프로그램 방법이 상기 선택된 멀티 비트 프로그램 방법으로서 적용된다.

아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 2는 본 발명에 따른 메모리 시스템을 보여주는 도면이다. 도 2를 참조하면, 본 발명에 따른 메모리 시스템(100)은 호스트(110), 메모리 컨트롤러(120), 그리고 플래시 메모리(130)를 구비한다.

메모리 컨트롤러(120)는 버퍼 메모리(121)를 포함한다. 플래시 메모리(130)는 셀 어레이(131) 및 페이지 버퍼(132)를 포함한다. 도 2에 도시되어 있지 않지만, 플래시 메모리(130)에는 디코더(decoder), 데이터 버퍼(data buffer), 그리고 제어 유닛(control unit)이 포함되어 있다.

메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 데이터(data)와 쓰기 커맨드(write command)를 입력받고, 데이터(data)가 셀 어레이(131)에 쓰여지도록 플래시 메모리(130)를 제어한다. 또한, 메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 읽기 커맨드(read command)에 따라, 셀 어레이(131)에 저장되어 있는 데이터가 읽혀지도록 플래시 메모리(130)를 제어한다.

버퍼 메모리(121)는 플래시 메모리(130)에 쓰여질 데이터 또는 플래시 메모리(130)로부터 읽은 데이터를 임시로 저장한다. 버퍼 메모리(121)는 메모리 컨트롤러(120)의 제어에 의해 임시적 저장된 데이터를 호스트(110) 또는 플래시 메모리(130)로 전송한다.

플래시 메모리(130)의 셀 어레이(131)는 복수의 메모리 셀(memory cell)로 구성된다. 메모리 셀은 불휘발성(nonvolatile)으로서, 데이터를 저장한 후 전원이 꺼져도 데이터가 지워지지 않는다. 페이지 버퍼(132)는 셀 어레이(131)의 선택된 페이지(page)에 쓰여질 데이터 또는 선택된 페이지로부터 읽은 데이터를 저장하는 버퍼이다.

플래시 메모리(130)는 페이지 단위로 프로그램 동작을 수행한다. 메모리 컨트롤러(120)는 프로그램 동작 시, 내부의 버퍼 메모리(121)를 사용하여 페이지 단위로 데이터를 플래시 메모리(130)로 전송한다. 페이지 버퍼(132)는 버퍼 메모리(121)로부터 로드(load)된 데이터를 임시로 저장하며, 로드된 데이터를 선택된 페이지에 동시에 프로그램한다. 프로그램을 마친 다음에는, 데이터가 정확하게 프로그램되었는지를 검증하기 위한 프로그램 검증 동작이 수행된다.

프로그램 검증 결과, 프로그램 페일(fail)이 발생하면 프로그램 전압을 증가시켜 가면서 다시 프로그램 동작 및 프로그램 검증 동작을 수행한다. 이런 방식으로 한 페이지 분량의 데이터에 대한 프로그램을 완료한 다음에, 다음 데이터를 수신하여 프로그램 동작을 수행한다.

도 3은 본 발명의 제 1 실시 예에 따른 프로그램 방법을 설명하기 위한 순서도이다. 본 실시 예에 있어서, 요구되는 신뢰도에 따라 상이한 상위 비트 프로그램 방법이 적용된다. 이전에 프로그램된 데이터가 나중에 프로그램될 때 소실되는 경우 신뢰도 문제가 발생한다. 그러한 까닭에 이전 데이터를 보호한다는 의미로서 신뢰도라는 용어가 사용될 수 있다.

도 3을 참조하면, S110 단계에서 외부(예를 들면, 호스트)로부터 프로그램 요청이 입력된다. 프로그램 요청이 입력되면 S120 단계에서 프로그램될 메모리 셀의 LSB 데이터가 검출된다. S130 단계에서, LSB 데이터가 높은 신뢰도를 요구하는지 여부가 검출된다. 예를 들어, 개인 정보나 패스워드와 같은 데이터는 높은 신뢰도를 요구한다. 만약, LSB 데이터가 높은 신뢰도를 요하지 않는 경우에는 S140 단계에서 제 1 프로그램 방법으로 프로그램된다. 반면에, 프로그램될 데이터가 높은 신뢰도를 요하는 경우에는 S150 단계에서 제 2 프로그램 방법으로 프로그램된다.

상술한 바와 같이 본 발명에 따른 실시 예에서는 요구되는 신뢰도 정도에 따라 제 1 프로그램 방법과 제 2 프로그램 방법이 선택적으로 적용된다. 제 1 및 제 2 프로그램 방법들 중 어느 프로그램 방법이 적용될지 여부는 메모리 컨트롤러(120)에 의해 결정될 수 있다. 예를 들어, 메모리 컨트롤러(120)는 프로그램될 메모리 셀에 저장된 LSB 데이터가 높은 신뢰도를 요구하는 경우에는 제 2 프로그램 방법이 적용되도록 플래시 메모리(130)를 제어할 수 있다.

또한, 제 1 및 제 2 프로그램 방법들 중 어느 프로그램 방법이 적용될지 여부는 플래시 메모리(130)에 의해 결정될 수 있다. 예를 들어, 플래시 메모리(130)는 저장될 데이터의 어드레스를 참조하여 적용될 프로그램 방법을 결정할 수 있다. 저장될 데이터의 어드레스가 메모리 셀 어레이의 특정 영역에 대응하는 경우 제 1 프로그램 방법이 적용되고, 다른 영역에 대응하는 경우에는 제 2 프로그램 방법이 적용될 수 있다. 이 경우, 종래의 메모리 컨트롤러(120)가 변형 없이 사용될 수 있다는 장점이 있다. 이하, 제 1 프로그램 방법 및 제 2 프로그램 방법은 후술될 도면들을 참조하여 설명될 것이다.

도 4A 내지 도 4C는 본 발명에 따른 제 1 프로그램 방법을 보여주는 도면이다. 도 4A는 LSB 데이터가 프로그램되는 경우의 문턱 전압 변화를 보여준다. 도 4B는 00 상태를 갖도록 프로그램된 경우의 문턱 전압 변화를 보여준다. 도 4C는 01 및 10 상태를 갖도록 프로그램된 경우의 문턱 전압 변화를 보여준다.

먼저, 도 4A를 참조하여 하위 비트(LSB)가 프로그램되는 과정이 설명된다. 11 상태(소거 상태)를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 10` 상태를 갖도록 프로그램된다. 예를 들어, 하위 비트 데이터가 1인 경우 11 상태를 유지하고, 하위 비트 데이터가 0인 경우 10' 상태로 전이한다. 이때, 검증 전압(Va)을 사용한 검증 읽기 동작이 수행된다. 0의 하위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압보다 높은 경우 프로그램 동작이 완료된다.

다음으로, 메모리 컨트롤러는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리 내에 있는 한 페이지 분량의 데이터를 플래시 메모리로 전송한다. 도 4B를 참조하면, 상위 비트 데이터가 0인 경우, 10` 상태를 갖는 메모리 셀은 00 상태를 갖도록 프로그램된다. 이때, 검증 전압(V3)을 사용한 검증 읽기 동작이 수행된다. 0의 상위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압(V3)보다 높은 경우 프로그램 동작이 완료된다.

도 4C를 참조하면, 상위 비트 데이터가 1인 경우, 11 상태를 갖는 메모리 셀은 01 상태를 갖도록 프로그램되고, 10' 상태를 갖는 메모리 셀은 10 상태를 갖도록 프로그램된다. 이때, 각각 V1 및 V2의 검증 전압을 이용하여 프로그램 패스 여부가 검출된다. 그러나 상술한 바와 같이, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램하는 과정에서, 프로그램 페일(program fail)이 발생할 수 있다. 상위 비트(MSB)의 프로그램 중에 에러가 발생하는 경우에 이미 프로그램되어 있는 하위 비트(LSB)에도 영향을 미칠 수 있다.

따라서, 본 발명에 따른 실시 예에서는 높은 신뢰도가 요구되는 경우에는 상술한 제 1 프로그램 방법이 적용되고, 높은 신뢰도가 요구되는 경우에는 후술 될 제 2 프로그램 방법이 적용된다. 후술 될 제 2 프로그램 방법이 적용될 경우 MSB 프로그램 페일 발생 시에도 LSB 데이터는 소실되지 않는다. 결국, 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.

도 5A 내지 5D는 본 발명에 따른 제 2 프로그램 방법을 설명하기 위한 도면이다. 도 5A 내지 5D는 하나의 메모리 셀에 하위 비트(LSB)와 상위 비트(MSB), 즉 2 비트 데이터가 프로그램되는 과정을 보여준다. 제 1 프로그램 방법과 달리 제 2 프로그램 방법은 10` 상태로부터 10 상태로의 프로그램과 11 상태로부터 01 상태로의 프로그램이 순차적으로 수행된다.

도 5A를 참조하면, 먼저 하위 비트(LSB)가 프로그램되는 방법이 설명된다. 11 상태를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 11 상태 또는 10` 상태를 갖도록 프로그램된다. 예를 들어, 하위 비트 데이터가 1인 경우 11 상태를 유지하고, 하위 비트 데이터가 0인 경우 10' 상태로 전이한다. 이때, 검증 전압(Va)을 사용한 검증 읽기 동작이 수행된다. 0의 상위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압(Va)보다 높은 경우 프로그램 동작이 완료된다.

다음으로, 메모리 컨트롤러는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리에 있는 한 페이지 분량의 데이터를 플래시 메모리로 전송한다. 도 5B를 참조하면, 상위 비트 데이터가 0인 경우, 10` 상태를 갖는 메모리 셀은 00 상태를 갖도록 프로그램된다. 이때, 검증 전압(V3)을 이용하여 프로그램 패스 여부가 검출된다. 0의 상위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압(V3)보다 높은 경우 프로그램 동작이 완료된다.

도 5C를 참조하면, 상위 비트 데이터가 1인 경우, 10` 상태를 갖는 메모리 셀은 10 상태를 갖도록 프로그램된다. 이때, 검증 전압(V2)을 이용하여 프로그램 패스 여부가 검출된다. 1의 상위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압(V2)보다 높은 경우 프로그램 동작이 완료된다.

도 5D를 참조하면, 상위 비트 데이터가 0인 경우, 11 상태를 갖는 메모리 셀 은 01 상태를 갖도록 프로그램된다. 이때, 검증 전압(V1)를 이용하여 프로그램 패스 여부가 검출된다. 0의 상위 비트를 가진 모든 메모리 셀의 문턱 전압이 검증 전압(V1)보다 높은 경우 프로그램 동작이 완료된다.

도 5A 내지 5D를 참조하면, 각각의 상태에 대한 프로그램 동작이 순차적으로 수행된다. 따라서, 어느 프로그램 페일이 발생하였는지를 검출하는 것이 가능해진다. 또한, 후술될 바와 같이 프로그램 페일 단계를 알 수 있으면 LSB 데이터를 복원하는 것이 가능해진다.

프로그램 페일이 어느 프로그램 단계에서 발생하였는지는 다양한 방법에 의해 검출될 수 있다. 본 발명에 따른 실시 예들로서 에러 정정 회로를 이용하는 방법과 플래그 메모리 셀 또는 플래그 레지스터를 이용하는 방법이 설명될 것이다. 단, 본 발명의 범위는 이에 한정되지 않는다. 이외에도 다양한 방법들이 프로그램 페일 단계 검출을 위해 사용될 수 있음은 물론이다.

도 6은 본 발명에 따른 프로그램 페일 단계를 검출하는 방법을 설명하기 위한 블록도이다. 도 6을 참조하면, 본 발명에 따른 메모리 시스템(200)은 호스트(210), 메모리 컨트롤러(220), 그리고 플래시 메모리(230)를 포함한다. 여기에서, 플래시 메모리(230)는 하나의 메모리 셀에 멀티 비트 데이터를 저장할 수 있다.

도 6에서, 메모리 컨트롤러(220) 및 플래시 메모리(230)는 하나의 메모리 카드 내에 포함될 수 있다. 이러한 메모리 카드에는 MMC(Multi Media Card), SD 카드, XD 카드, CF 카드, SIM 카드 등이 포함된다. 또한, 이러한 메모리 카드는 디지 털 카메라, 휴대폰, MP3 플레이어, PMP 등과 같은 호스트(210)에 접속되어 사용된다.

메모리 컨트롤러(220)는 호스트(210)로부터 커맨드(command)를 입력받고, 입력된 커맨드에 따라 플래시 메모리(230)의 제반 동작(예를 들면, 쓰기 또는 읽기 동작)을 제어한다. 도 6을 참조하면, 메모리 컨트롤러(220)는 버퍼 메모리(221)와 에러 정정 회로(222)를 포함한다.

버퍼 메모리(221)는 플래시 메모리(230)에 쓰일 데이터 또는 플래시 메모리(230)로부터 읽은 데이터를 임시로 저장하는 데 사용된다. 버퍼 메모리(221)에 저장된 데이터는 메모리 컨트롤러(220)의 제어에 의해 플래시 메모리(230) 또는 호스트(210)로 전송된다. 버퍼 메모리(221)는 랜덤 액세스 메모리(RAM), 예를 들면, SRAM이나 DRAM 등으로 구현될 수 있다.

본 발명에 따른 메모리 시스템(200)은 메모리 컨트롤러(220) 내에 에러 정정 회로(222)를 포함한다. 에러 정정(error correction)이라 함은 저장될 데이터에 일정한 법칙으로 검사 코드를 부가함으로써 데이터의 일부에 에러가 발생하여도 에러를 검출해서 정정하는 것이다.

에러 정정의 개념은 입력 동작시 입력 데이터에 의해 검사 코드를 발생시키고 입력 데이터와 검사 코드를 모두 저장시킨다. 그리고 출력 동작 시, 저장된 검사 코드와 상기 데이터에 의해 생성된 검사 코드를 비교하여 에러를 검출하고 정정한다.

계속해서 도 6을 참조하면, 플래시 메모리(230)는 셀 어레이(231), 디코 더(232), 페이지 버퍼(233), 비트 라인 선택 회로(234), 데이터 버퍼(235), 그리고 제어 유닛(236)을 구비한다. 도 6에서는 예로서 낸드 플래시 메모리가 도시되어 있다.

셀 어레이(231)는 복수의 메모리 블록(도시되지 않음)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 128 pages)로 구성되며, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀로 구성된다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.

한편, 상술한 바와 같이 각각의 메모리 셀은 멀티 비트 데이터(예를 들면, 2-비트 데이터)를 저장할 수 있다. 2-비트 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(state) 또는 레벨(level)을 갖는다.

디코더(232)는 워드 라인(WL1~WLn)을 통해 셀 어레이(231)와 연결되며, 제어 유닛(236)에 의해 제어된다. 디코더(232)는 메모리 컨트롤러(220)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인(예를 들면, WL1)을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(233)는 비트 라인(BL1~BLm)을 통해 셀 어레이(231)와 연결된다.

페이지 버퍼(233)는 버퍼 메모리(221)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(233)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택된 페이지(예를 들면, page0)에 동시에 프로그램된다. 반대로, 페이지 버퍼(233)는 읽기 동작 시에 페이지(page0)로부터 데이터를 읽고, 읽 은 데이터를 임시로 저장한다. 페이지 버퍼(233)에 저장된 데이터는 읽기 인에이블 신호(nRE, 도시되지 않음)에 응답하여 버퍼 메모리(221)로 전송된다.

비트 라인 선택 회로(234)는 선택 신호(Yi)에 응답하여 비트 라인을 선택하기 위한 회로이다. 데이터 버퍼(235)는 메모리 컨트롤러(235)와 플래시 메모리(230) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(236)은 메모리 컨트롤러(220)로부터 제어 신호를 입력받고, 플래시 메모리(230)의 내부 동작을 제어하기 위한 회로이다.

메모리 시스템(200)은 메모리 컨트롤러(220) 내에 에러 정정 회로(222)를 구비한다. 에러 정정 회로(222)는 어느 프로그램 단계에서 페일이 발생하였는지를 검출한다. 에러 정정 회로(222)가 페일 발생 여부를 검출하는 방법은 후술될 도면을 참조하여 자세하게 설명될 것이다.

도 7은 도 6에 도시된 에러 정정 회로가 프로그램 페일 여부를 검출하는 방법을 설명하기 위한 도면이다. 본 실시 예에서, 에러 정정 회로는 에러가 정정 불가능한 정도로 발생하였는지 여부를 검출함으로써 프로그램 페일 여부를 검출한다.

도 7을 참조하면, 먼저, 읽기 전압(R2)을 이용한 읽기 동작이 수행된다. 에러 정정 회로는 읽혀진 데이터를 참조하여 에러 발생 여부를 검출한다. 만약, 에러가 정정 불가능(uncorrectable)한 정도로 발생한 경우, 이는 MSB 데이터 프로그램 중에 페일이 발생하였음을 의미한다.

예를 들어, 10` 상태에서 10 상태로 전이 중에 프로그램 페일이 발생한 경우가 가정된다. 프로그램 페일에 의해 10 상태로 프로그램되어야 하는 메모리 셀들 중 일부 메모리 셀의 문턱 전압은 읽기 전압(R2)보다 작은 값을 갖고 다른 일부 메모리 셀의 문턱 전압은 읽기 전압(R2)보다 큰 값을 갖는다. 이는 10` 상태에서 10 상태로 전이 중에 프로그램 페일이 발생하였음을 의미한다. 따라서, 에러 정정 회로에 의해 에러가 검출된다.

따라서 읽기 전압(R1)을 이용한 읽기 동작을 수행함으로써 LSB 데이터가 정확하게 읽혀질 수 있다. 예를 들어 읽기 전압(R1)을 인가한 경우 메모리 셀이 턴 온 되면 이는 LSB 데이터가 1임을 의미한다. 반대로, 읽기 전압(R1)을 인가한 경우 메모리 셀이 턴 오프되면 이는 LSB 데이터가 0임을 의미한다.

상술한 바와 같이 에러 정정 회로에 의한 프로그램 페일 단계 검출이 가능한 이유는 앞의 제 2 프로그램 방법에서 10` 상태로부터 10 상태로의 전이와 11 상태로부터 01 상태로의 전이가 순차적으로 일어나기 때문이다. 만약, 제 1 프로그램 방법에서와 같이 10` 상태로부터 10 상태로의 전이와 11 상태로부터 01 상태로의 전이가 동시에 일어나는 경우, 에러 정정 회로는 프로그램 페일 단계를 정확하게 검출할 수 없다. 읽기 전압(R2)의 인가 시 에러가 발생한 경우, 이 에러가 11 상태로부터 01 상태로의 프로그램 중 페일에 의한 것인지 아니면 10` 상태로부터 10 상태로의 프로그램 중 페일에 의한 것인지 알 수 없기 때문이다.

결국, 본 발명에 따른 제 2 프로그램 방법에 의할 경우, 프로그램 페일 단계가 정확하게 검출될 수 있다. 이와 같은 방법을 통해 MSB 프로그램 페일이 발생한 경우에도 LSB 데이터가 정확하게 읽혀질 수 있다. 상기 실시 예에 있어서 낸드 플래시 메모리가 예로서 설명되었지만 본 발명은 노어 플래시 메모리에도 적용될 수 있다.

도 8은 본 발명에 따른 노어 플래시 메모리 장치의 바람직한 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 본 발명에 따른 메모리 시스템(300)은 호스트(310), 메모리 컨트롤러(320), 그리고 노어 플래시 메모리(330)를 포함한다. 여기에서, 노어 플래시 메모리(330)는 하나의 메모리 셀에 멀티 비트 데이터를 저장할 수 있다.

본 발명에 따른 노어 플래시 메모리(330)는 셀 어레이(10), 행 선택 회로(40), 그리고 열 선택 회로(50)를 포함한다. 셀 어레이(10)는 복수의 워드 라인과 복수의 비트 라인의 교점에 위치한 메모리 셀들(미도시)을 포함한다. 행 선택 회로(40)는 행 어드레스(XA)에 응답해서 하나의 워드 라인을 선택한다. 열 선택 회로(50)는 열 어드레스(YA)에 응답해서 비트 라인들을 선택한다.

본 발명에 따른 노어 플래시 메모리(330)는 데이터 입력 버퍼(20), 프로그램 드라이버(30), 그리고 제어회로(70)를 더 포함한다. 데이터 입력 버퍼(20)는 데이터 라인을 통해 프로그램 데이터를 병렬로 입력받는다. 입력된 프로그램 데이터는 각각의 입력 버퍼들(21, 22, 23)에 저장된다. 또한, 데이터 입력 버퍼(20)는 프로그램 선택신호(Psel)가 하이 일 때, 입력 버퍼들(21, 22,23)에 저장된 데이터들을 동시에 프로그램 드라이버(30)로 내보낸다.

제어회로(70)는 프로그램 선택신호(Psel) 및 데이터 래치신호(DLj; j=1~n)를 상기 데이터 입력 버퍼(20)에 제공한다. 프로그램 드라이버(30)는 상기 데이터 입력 버퍼(20)에 저장된 프로그램 데이터들(DB1i, DB2i, DBni; i=1~16)에 응답하여, 선택된 비트 라인들에 프로그램 전압(BL1i, BL2i, BLni; i=1~16)을 동시에 인가한다. 프로그램 드라이버(30)는 입력 버퍼들(21, 22, 23)에 대응되는 드라이버들(31, 32, 33)을 포함한다.

도 9는 본 발명에 따른 프로그램 페일 단계를 검출하는 다른 방법을 설명하기 위한 블록도이다. 도 9를 참조하면, 본 발명에 따른 메모리 시스템(400)은 호스트(410), 메모리 컨트롤러(420), 그리고 플래시 메모리(430)를 포함한다. 여기에서, 플래시 메모리(430)는 하나의 메모리 셀에 멀티 비트 데이터를 저장할 수 있다.

프로그램 페일 단계를 검출하기 위해 메모리 셀 어레이(430) 내의 일부 메모리 셀이 플래그 메모리 셀(flag memory cell)로 사용된다. 프로그램 단계가 완료될 때마다 플래그 메모리 셀의 문턱 전압이 변화한다. 프로그램 단계의 완료에 따라 플래그 메모리 셀의 문턱 전압이 변화되는 방법이 후술 될 도면을 참조하여 설명될 것이다.

도 10은 프로그램의 완료에 따라 플래그 메모리 셀의 문턱 전압을 변화시키는 방법을 설명하기 위한 순서도이다. 도 10을 참조하면, 제 1 내지 제 3 MSB 프로그램이 순차적으로 수행된다. 제 1 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 10` 상태에서 00 상태로 전이하는 것을 의미한다. 제 2 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 10` 상태에서 10 상태로 전이하는 것을 의미한다. 그리고 제 3 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 11 상태에서 01 상태로 전이하는 것을 의미한다.

먼저 S210 단계에서 제 1 MSB 프로그램이 수행된다. 제 1 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 10` 상태에서 00 상태로 전이(transition)한다. 그 밖의 메모리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S220 단계에서 제 1 MSB 프로그램이 패스(pass)되었는지 여부가 판단된다. 프로그램 패스 여부는 Y-스캔 체크(Y-scan check) 방법 또는 Wired-OR 체크 방법 등의 잘 알려진 방법들을 이용하여 수행될 수 있다. 따라서, 패스/페일 체크 방법에 관한 자세한 설명은 생략된다.

제 1 MSB 프로그램이 패스되지 않은 경우에는 다시 제 1 MSB 프로그램을 수행한다. 제 1 MSB 프로그램이 패스된 경우에는 S230 단계가 수행된다. S230 단계에서는 플래그 메모리 셀이 프로그램된다. 프로그램 동작에 의해 플래그 메모리 셀의 문턱 전압은 변한다. 예를 들어, 제 1 MSB 프로그램이 패스된 경우, 플래그 메모리 셀의 문턱 전압이 01 상태로 상승할 수 있다. 따라서, 플래그 메모리 셀의 문턱 전압이 01 상태인 경우 제 1 MSB 프로그램이 완료되었음을 알 수 있다.

플래그 메모리 셀이 프로그램된 후에는 S240 단계에서 제 2 MSB 프로그램이 수행된다. 제 2 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 10` 상태에서 10 상태로 전이한다. 그 밖의 메모리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S250 단계에서 제 2 MSB 프로그램이 패스되었는지 여부가 판단된다. 제 2 MSB 프로그램이 패스되지 않은 경우에는 다시 제 2 MSB 프로그램이 수행된다. 제 2 MSB 프로그램이 패스된 경우에는 S260 단계가 수행된다.

S260 단계에서는 플래그 메모리 셀이 프로그램된다. 프로그램 동작에 의해 플래그 메모리 셀의 문턱 전압은 변한다. 예를 들어, 제 2 MSB 프로그램이 패스 된 경우, 플래그 메모리 셀의 문턱 전압이 10 상태로 전이할 수 있다. 따라서, 플래그 메모리 셀의 문턱 전압이 10 상태인 경우 제 2 MSB 프로그램이 완료되었음을 알 수 있다.

플래그 메모리 셀이 프로그램된 후에는 S270 단계에서 제 3 MSB 프로그램이 수행된다. 제 3 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 11 상태에서 01 상태로 전이한다. 그 밖의 메모리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S280 단계에서 제 3 MSB 프로그램이 패스되었는지 여부가 판단된다. 제 3 MSB 프로그램이 패스되지 않은 경우에는 다시 제 3 MSB 프로그램이 수행된다. 제 3 MSB 프로그램이 패스된 경우에는 MSB 프로그램 동작이 종료된다.

상술한 바와 같이, 각각의 프로그램 단계가 완료될 때마다 플래그 메모리 셀의 문턱 전압을 변화시킨다. 따라서, 플래그 메모리 셀의 문턱 전압을 참조함으로써 어느 단계까지 프로그램이 완료되었는지가 검출될 수 있다. 예를 들어, 제 2 MSB 프로그램 동작 중에 정전 등에 의한 프로그램 페일이 발생한 경우, 플래그 메모리 셀의 문턱 전압은 01 상태를 갖는다.

여기서는 플래그 메모리 셀이 멀티 비트 셀인 것으로 가정되었지만, 플래그 메모리 셀은 복수의 싱글 레벨 셀일 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 상술한 방법은 노어 플래시 메모리 장치에도 적용될 수 있다. 이 경우, 노어 플래시 장치의 메모리 셀 어레이 내에 플래그 메모리 셀이 구비될 것이다.

도 11은 본 발명에 따른 메모리 시스템의 프로그램 페일 여부를 검출하기 위한 또 다른 방법을 보여주는 블록도이다. 도 11을 참조하면, 본 발명에 따른 메모리 시스템(500)은 호스트(510), 메모리 컨트롤러(520), 그리고 플래시 메모리(530)를 포함한다.

본 실시 예에 있어서, 프로그램 페일 여부를 검출하기 위해 메모리 컨트롤러(520) 내에 플래그 레지스터(522)가 구비된다. 플래그 레지스터(522)에 저장된 데이터는 프로그램 단계가 완료될 때마다 갱신된다. 플래그 레지스터(522)는 정전 등에 의한 데이터 손실이 없는 불휘발성(nonvolatile) 메모리 장치로 구성될 수 있다. 따라서, 플래그 레지스터(522)에 저장된 데이터를 참조하여 프로그램이 어느 단계까지 완료되었는지 여부를 알 수 있다. 프로그램 단계의 완료에 따라 플래그 레지스터(522)가 갱신되는 방법이 후술 될 도면을 참조하여 설명될 것이다.

도 12는 프로그램 단계에 완료에 따라 플래그 레지스터에 저장된 데이터가 변경되는 방법을 설명하기 위한 순서도이다. 도 12를 참조하면, 제 1 내지 제 3 MSB 프로그램이 순차적으로 수행된다. 제 1 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 10` 상태에서 00 상태로 전이하는 것을 의미한다. 제 2 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 10` 상태에서 10 상태로 전이하는 것을 의미한다. 그리고 제 3 MSB 프로그램 동작은 메모리 셀의 문턱 전압이 11 상태에서 01 상태로 전이하는 것을 의미한다.

먼저 S310 단계에서 제 1 MSB 프로그램이 수행된다. 제 1 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 10` 상태에서 00 상태로 전이한다. 그 밖의 메모 리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S320 단계에서 제 1 MSB 프로그램이 패스되었는지 여부가 판단된다. 프로그램 패스 여부는 Y-스캔 체크 방법 또는 Wired-OR 체크 방법 등의 잘 알려진 방법들을 이용하여 수행될 수 있다. 따라서, 패스/페일 체크 방법에 관한 자세한 설명은 생략된다. 제 1 MSB 프로그램이 패스되지 않은 경우에는 다시 제 1 MSB 프로그램을 수행한다. 제 1 MSB 프로그램이 패스된 경우에는 S330 단계가 수행된다.

S330 단계에서는 플래그 레지스터에 저장된 데이터가 갱신된다. 갱신에 의해 플래그 레지스터는 제 1 MSB 프로그램이 패스 되었음을 나타내는 데이터를 갖는다. 따라서, 플래그 레지스터에 저장된 데이터를 참조함으로써 어느 단계까지 프로그램이 패스되었는지를 알 수 있다.

플래그 레지스터가 갱신된 후에는 S340 단계에서 제 2 MSB 프로그램이 수행된다. 제 2 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 10` 상태에서 10 상태로 전이한다. 그 밖의 메모리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S350 단계에서 제 2 MSB 프로그램이 패스되었는지 여부가 판단된다. 제 2 MSB 프로그램이 패스되지 않은 경우에는 다시 제 2 MSB 프로그램이 수행된다. 제 2 MSB 프로그램이 패스된 경우에는 S360 단계가 수행된다.

S360 단계에서는 플래그 레지스터에 저장된 데이터가 갱신된다. 갱신에 의해 플래그 레지스터는 제 2 MSB 프로그램이 패스 되었음을 나타내는 데이터를 갖는다. 따라서, 플래그 레지스터에 저장된 데이터를 참조함으로써 어느 단계까지 프로그램이 패스되었는지를 알 수 있다.

플래그 레지스터가 갱신된 후에는 S370 단계에서 제 3 MSB 프로그램이 수행된다. 제 3 MSB 프로그램에 의해 일부 메모리 셀의 문턱 전압이 11 상태에서 01 상태로 전이한다. 그 밖의 메모리 셀의 프로그램은 금지되기 때문에 문턱 전압이 변하지 않는다. S380 단계에서 제 3 MSB 프로그램이 패스되었는지 여부를 판단한다. 제 3 MSB 프로그램이 패스되지 않은 경우에는 다시 제 3 MSB 프로그램이 수행된다. 제 3 MSB 프로그램이 패스된 경우에는 MSB 프로그램 동작이 종료된다.

상술한 바와 같이, 각각의 프로그램 단계가 완료될 때마다 플래그 레지스터에 저장된 데이터가 갱신된다. 따라서, 플래그 레지스터에 저장된 데이터를 참조함으로써 어느 단계까지 프로그램이 완료되었는지를 검출할 수 있다. 예를 들어, 제 2 MSB 프로그램 동작 중에 정전 등에 의한 프로그램 페일이 발생한 경우, 플래그 레지스터는 제 1 MSB 프로그램이 패스 되었음을 나타내는 데이터를 저장한다. 플래그 레지스터는 정전 등에 의한 영향을 받지 않는 불휘발성 메모리로 구성될 수 있을 것이다. 상술한 방법은 노어 플래시 메모리 장치에도 적용될 수 있다. 이 경우, 노어 플래시 장치의 메모리 컨트롤러 내에 플래그 레지스터가 구비될 것이다.

도 13A 내지 도 13C는 본 발명에 따른 LSB 데이터 읽기 방법을 보여주는 도면이다. 상술한 바와 같이 어느 단계에서 프로그램이 페일되었는지를 검출한 후에는 검출 결과에 따라 서로 다른 LSB 읽기 방법이 적용된다.

도 13A는 제 1 MSB 프로그램 동작 중에 정전 등에 의한 프로그램 페일이 발생한 경우의 LSB 데이터 읽기 방법을 보여주는 도면이다. 도 13A를 참조하면, 10` 상태에서 00 상태로의 문턱 전압 전이 중에 프로그램 페일이 발생한 경우, 선택된 메모리 셀의 게이트에 읽기 전압(R1)을 인가함으로써 LSB 데이터가 읽혀질 수 있다. 예를 들어, 읽기 전압(R1) 인가 시, 메모리 셀이 턴 온 되는 경우, 이는 LSB 데이터가 1임을 의미하고, 반면에 메모리 셀이 턴 오프 되는 경우, 이는 LSB 데이터가 0임을 의미한다.

도 13B는 제 2 MSB 프로그램 동작 중에 정전 등에 의한 프로그램 페일이 발생한 경우의 LSB 데이터 읽기 방법을 보여주는 도면이다. 도 13B를 참조하면, 10` 상태에서 10 상태로의 전이 중에 프로그램 페일이 발생한 경우, 읽기 전압(R1)을 인가함으로써 LSB 데이터가 읽혀질 수 있다. 예를 들어, 읽기 전압(R1) 인가 시, 메모리 셀이 턴 온 되는 경우 이는 LSB 데이터가 1임을 의미하고, 반면에 메모리 셀이 턴 오프 되는 경우 이는 LSB 데이터가 0임을 의미한다.

도 13C는 제 3 MSB 프로그램 동작 중에 정전 등에 의한 프로그램 페일이 발생한 경우의 LSB 데이터 읽기 방법을 보여주는 도면이다. 도 13C를 참조하면, 11 상태에서 01 상태로의 문턱 전압 전이 중에 프로그램 페일이 발생한 경우, 읽기 전압(R1)보다 높은 읽기 전압(R2)을 인가함으로써 LSB 데이터가 읽혀질 수 있다. 예를 들어, 읽기 전압(R2) 인가 시, 메모리 셀이 턴 온 되는 경우 이는 LSB 데이터가 1임을 의미하고, 반면에 메모리 셀이 턴 오프 되는 경우 이는 LSB 데이터가 0임을 의미한다.

상술한 방법으로 MSB 데이터 프로그램 중에 정전 등에 의한 프로그램 페일이 발생한 경우에도 안정적으로 LSB 데이터를 복원하는 것이 가능해진다. 따라서, 반도체 메모리 장치의 신뢰성이 향상된다.

도 3에 도시된 바와 같이, 요구되는 신뢰도에 따라 제 1 및 제 2 프로그램 방법이 선택적으로 적용된다. 그런데 제 1 및 제 2 프로그램 방법은 다양한 실시 예로 구현될 수 있다. 이하, 도 14 및 도 15를 통해 본 발명의 다른 실시 예에 따른 제 1 및 제 2 프로그램 방법이 설명될 것이다.

도 14A 내지 도 14C는 본 발명에 따른 제 1 프로그램 방법을 보여준다. 도 14A는 LSB 데이터가 프로그램되는 경우의 문턱 전압 변화를 보여준다. 도 14B는 00를 상태를 갖도록 프로그램된 경우의 문턱 전압 변화를 보여준다. 도 14C는 01 및 10 상태를 갖도록 프로그램된 경우의 문턱 전압 변화를 보여준다.

도 14A를 참조하면, 먼저, 하위 비트(LSB)가 프로그램되는 과정이 설명된다. 11 상태를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 10` 상태를 갖도록 프로그램된다. 예를 들어, 하위 비트 데이터가 1인 경우 11 상태를 유지하고, 하위 비트 데이터가 0인 경우 10' 상태로 전이한다. 이때, 검증 전압(Va)을 이용하여 프로그램 패스 여부가 검출된다.

다음으로, 메모리 컨트롤러(120)는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리(121) 내에 있는 한 페이지 분량의 데이터를 플래시 메모리(130)로 전송한다. 도 14B를 참조하면, 상위 비트 데이터가 0인 경우, 10` 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 00 상태를 갖도록 프로그램된다. 이때, 검증 전압(V3)을 이용하여 프로그램 패스 여부가 검출된다.

도 14C를 참조하면, 상위 비트 데이터가 1인 경우, 11 상태를 갖는 메모리 셀은 01 상태를 갖도록 프로그램되고, 10' 상태를 갖는 메모리 셀은 10 상태를 갖 도록 프로그램된다. 이때, 각각 V1 및 V2의 검증 전압을 이용하여 프로그램 패스 여부가 검출된다.

그러나 상술한 바와 같이, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램하는 과정에서, 프로그램 페일(program fail)이 발생할 가능성이 있다. 상위 비트(MSB)를 프로그램하다가 에러가 발생하는 경우에, 이미 프로그램되어 있는 하위 비트(LSB)에도 영향을 미칠 수 있다.

따라서, 본 발명에 따른 실시 예에서는 높은 신뢰도가 요구되지 않는 데이터에 대해서는 상술한 제 1 프로그램 방법을 적용하고, 높은 신뢰도가 요구되는 데이터에 대해서는 후술 될 제 2 프로그램 방법을 적용한다. 제 2 프로그램 방법을 적용할 경우 MSB 프로그램 페일 발생 시에도 LSB 데이터는 소실되지 않는다. 결국, 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.

도 15A 내지 15C는 본 발명에 따른 제 2 프로그램 방법을 보여준다. 도 15A 내지 15C는 하나의 메모리 셀에 하위 비트(LSB: Least Significant Bit)와 상위 비트(MSB: Most Significant Bit), 즉 2 비트 데이터가 프로그램되는 과정을 보여준다.

도 15A를 참조하면, 먼저, 하위 비트(LSB)가 프로그램되는 과정이 설명된다. 11 상태를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 10 상태를 갖도록 프로그램된다. 예를 들어, 하위 비트 데이터가 1인 경우 11 상태를 유지하고, 하위 비트 데이터가 0인 경우 10 상태로 전이한다. 이때, 검증 전압(V2)을 이용하여 프로그램 패스 여부가 검출된다.

다음으로, 메모리 컨트롤러는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리 내에 있는 한 페이지 분량의 데이터를 플래시 메모리로 전송한다. 도 15B를 참조하면, 상위 비트 데이터가 0인 경우, 10 상태를 갖는 메모리 셀은 00 상태를 갖도록 프로그램된다. 이때, 검증 전압(V3)을 이용하여 프로그램 패스 여부가 검출된다. 반면에, 상위 비트 데이터가 1인 경우, 메모리 셀의 문턱 전압은 10 상태를 유지한다.

도 15C를 참조하면, 상위 비트 데이터가 0인 경우, 11 상태를 갖는 메모리 셀은 01 상태를 갖도록 프로그램된다. 이때, 검증 전압(V1)을 이용하여 프로그램 패스 여부가 검출된다. 반면에 상위 비트 데이터가 1인 경우, 메모리 셀의 문턱 전압은 11 상태를 유지한다.

상술한 바와 같이, LSB 데이터 프로그램 시에 메모리 셀의 문턱 전압을 10 상태까지 상승시킨다. 따라서 11 및 01 상태와 10 및 00 상태가 명확하게 구별된다. 따라서, LSB 데이터를 복원하는 것이 가능해진다. 본 실시 예에 있어서, 프로그램 페일이 어느 단계에서 일어났는지 여부와는 무관하게 LSB 데이터가 복원될 수 있다. 후술될 바와 같이, 프로그램 페일이 어느 단계에서 일어났는지와 관계없이 동일한 읽기 전압(R2)에 의해 LSB 읽기 동작이 수행되기 때문이다.

도 16A 내지 도 16B는 본 발명에 따른 LSB 데이터 읽기 방법을 보여주는 도면이다. 본 방법에 있어서, 어느 단계에서 프로그램이 페일되었는지와 무관하게 동일한 읽기 전압(R2)을 이용한 읽기 동작이 수행된다.

도 16A는 10 상태에서 00 상태로의 전이 중에 정전 등에 의한 프로그램 페일 이 발생한 경우의 LSB 데이터 읽기 방법을 보여주는 도면이다. 도 16A를 참조하면, 10 상태에서 00 상태로의 문턱 전압 전이 중에 프로그램 페일이 발생한 경우, 읽기 전압(R2)을 인가함으로써 LSB 데이터가 읽혀질 수 있다. 예를 들어, 읽기 전압(R2) 인가 시, 메모리 셀이 턴 온 되는 경우 이는 LSB 데이터가 1임을 의미하고, 반면에 메모리 셀이 턴 오프 되는 경우 이는 LSB 데이터가 0임을 의미한다.

도 16B는 11 상태에서 01 상태로의 전이 중에 정전 등에 의한 프로그램 페일이 발생한 경우의 LSB 데이터 읽기 방법을 보여주는 도면이다. 도 16B를 참조하면, 11 상태에서 01 상태로의 문턱 전압 전이 중에 프로그램 페일이 발생한 경우, 읽기 전압(R2)을 인가함으로써 LSB 데이터가 읽혀질 수 있다. 예를 들어, 읽기 전압(R2) 인가 시, 메모리 셀이 턴 온 되는 경우 이는 LSB 데이터가 1임을 의미하고, 반면에 메모리 셀이 턴 오프 되는 경우 이는 LSB 데이터가 0임을 의미한다.

도 17은 본 발명의 다른 적용 예를 설명하기 위한 블록도이다. 도 17을 참조하면, 메모리 셀 어레이의 페이지들은 데이터 영역(data area)과 예비 영역(reserved area)으로 구분된다.

메모리 블록 내의 페이지들은 필요에 따라 구분되어 사용될 수 있다. 예를 들어, 일부 페이지는 랜덤 액세스(random access)를 위하여 구분되어 사용될 수 있다. 플래시 메모리 장치는 겹쳐쓰기(overwrite)를 지원하지 않기 때문에 기존의 페 이지에 저장된 데이터를 수정하기 위해서는 새로운 페이지가 요구된다. 이때, 메모리 블록 내에 사용가능한 페이지가 없는 경우 새로운 메모리 블록을 할당받아야 하는 등의 오버헤드(overhead)가 생긴다. 따라서, 미리 메모리 블록에 사용 가능한 페이지를 확보해 두고, 기존의 페이지를 수정하기 위해 사용한다. 결국, 오버헤드가 감소될 수 있다. 본 실시 예에 있어서 이러한 페이지들은 예비 영역을 구성한다.

그런데, 메모리 셀 어레이의 워드 라인에 MSB 데이터를 프로그램한 후, 다음 워드 라인에 LSB 데이터를 프로그램하는 경우, 이전 워드 라인에 연결된 메모리 셀에 저장된 데이터가 간섭에 의해 변경될 수 있다. 이러한 문제를 방지하기 위해 어드레스 스크램블링(address scrambling) 기법이 사용된다.

어드레스 스크램블링 기법은 제 1 워드 라인에 연결된 메모리 셀에 MSB 데이터를 프로그램하기 전에 다음 워드 라인에 연결된 메모리 셀에 LSB 데이터를 먼저 프로그램하는 기법이다. 따라서, 이전 워드 라인에 연결된 메모리 셀은 다음 워드 라인의 LSB 데이터 프로그램에 의한 간섭을 받지 않게 된다. 어드레스 스크램블링 기법은 후술 될 도면을 참조하여 자세히 설명될 것이다.

도 18A 및 도 18B는 어드레스 스크램블링 기법을 설명하기 위한 도면이다. 도 18A는 하나의 메모리 블록 내의 페이지들을 보여준다. 예시적으로 하나의 메모리 블록은 128개의 페이지들(page0 ~ page127)을 포함한다. 단, 본 발명의 범위는 이에 한정되지 않음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 하나의 메모리 블록은 임의의 개수의 페이지들을 포함할 수 있다.

도 18A를 참조하면, 페이지들(0~123)은 데이터 영역(data area)을 구성한다. 나머지 페이지들(124 ~ 127)은 예비 영역(reserved area)을 구성한다. 데이터 영역의 페이지들에는 순차적으로 데이터가 기입된다. 예비 영역의 페이지들은 랜덤 액세스를 위해 구비된다. 예를 들어, 0번 페이지부터 123번 페이지까지 데이터가 저장된 후에는 다음 메모리 블록 내의 페이지에 데이터가 저장된다. 예비 영역의 페이지들은 페이지 0 내지 123을 수정하기 위해 나중에 사용된다.

도 18B는 각각의 메모리 셀에 데이터가 저장되는 순서를 설명하기 위한 도면이다. 하나의 워드 라인은 짝수(even) 비트 라인들 및 홀수(odd) 비트 라인들과 교차된다. 짝수 비트 라인들에 연결된 메모리 셀들과 홀수 비트 라인들에 연결된 메모리 셀들은 별개의 페이지를 구성한다. 또한, 하나의 메모리 셀에는 LSB 데이터와 MSB 데이터가 저장된다. 따라서, 하나의 워드 라인에는 모두 4개의 페이지가 저장될 수 있다. 예를 들어, 0번 워드 라인에는 페이지들(0, 1, 4, 5)이 저장된다.

어드레스 스크램블링에 의해 페이지들은 일정한 규칙에 따라 저장된다. 0번 페이지는 0번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다. 1번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다. 2번 페이지는 1번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다. 3번 페이지는 1번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다.

4번 페이지는 0번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 MSB 데이터의 형태로 저장된다. 5번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 MSB 데이터의 형태로 저장된다. 6번 페이지는 2번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다. 7번 페이지는 2번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 LSB 데이터의 형태로 저장된다. 이와 같은 방법을 통해 LSB 데이터 프로그램에 의한 간섭이 최소화될 수 있다.

다시, 도 18A를 참조하면, 예비 영역은 124번 페이지 내지 127번 페이지로 구성된다. 상술한 바와 같이, 예비 영역은 데이터 영역에 저장된 데이터를 수정하는 경우에 사용된다. 그런데, 예비 영역에 데이터를 저장하는 중에 정전 등에 의한 프로그램 페일이 발생하는 경우, 데이터 영역에 저장된 데이터가 손실될 수 있다. 예를 들어, 예비 영역 내의 126번 페이지를 프로그램하는 중에 프로그램 페일이 발생하면 데이터 영역 내의 페이지 122에 저장된 데이터가 손실될 수 있다. 122번 페이지와 126번 페이지는 동일 메모리 셀에 각각 LSB 데이터 및 MSB 데이터의 형태로 저장되기 때문이다. 따라서, MSB 데이터 프로그램 중에 프로그램 페일이 발생하는 경우에도 LSB 데이터를 복구하는 방법이 필요해진다. 본 발명에 따른 프로그램 방법에 의할 경우 이러한 문제를 해결하는 것이 가능해진다.

본 실시 예에서는 2-비트 MLC가 예로서 설명되었지만, 본 발명의 범위는 이에 한정되지 않는다. 본 발명은 n-비트(n은 정수) MLC에 적용될 수 있다. 4-비트 MLC가 후술될 도면을 참조하여 설명될 것이다.

도 19A 및 도 19B는 하나의 메모리 셀에 4-비트가 저장되는 경우의 프로그램 순서를 설명하기 위한 도면이다. 도 19A는 하나의 메모리 블록 내의 페이지들을 보여준다. 예시적으로 하나의 메모리 블록은 256개의 페이지들을 포함한다. 단, 본 발명의 범위는 이에 한정되지 않음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 하나의 메모리 블록은 임의의 개수의 페이지들을 포함할 수 있다.

도 19A를 참조하면, 페이지들(0~247)은 데이터 영역을 구성한다. 나머지 페이지들(248 ~ 255)은 예비 영역을 구성한다. 데이터 영역의 페이지들에는 순차적으로 데이터가 기입된다. 예비 영역의 페이지들은 나중의 랜덤 액세스를 위해 구비된다. 예를 들어, 0번 페이지부터 247번 페이지까지 데이터가 저장된 후에는 다음 메모리 블록 내의 페이지에 데이터가 저장된다.

도 19B는 각각의 메모리 셀에 데이터가 저장되는 순서를 설명하기 위한 도면이다. 하나의 워드 라인은 짝수 비트 라인들과 홀수 비트 라인들과 교차된다. 짝수 비트 라인들에 연결된 메모리 셀들과 홀수 비트 라인들에 연결된 메모리 셀들은 별개의 페이지를 구성한다. 또한, 하나의 메모리 셀에는 4-비트(제 1 비트 내지 제 4 비트)가 저장된다. 따라서, 하나의 워드 라인에는 모두 8개의 페이지가 저장될 수 있다. 예를 들어, 0번 워드 라인에는 페이지들(0 ~ 3, 8 ~ 11)이 저장된다.

어드레스 스크램블링에 의해 페이지들은 일정한 규칙에 따라 저장된다. 0번 페이지는 0번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 1 비트 데이터의 형태로 저장된다. 1번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 1 비트 데이터의 형태로 저장된다. 2번 페이지는 0번 워 드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 2 비트 데이터의 형태로 저장된다. 3번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 2 비트 데이터의 형태로 저장된다.

4번 페이지는 1번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 1 비트 데이터의 형태로 저장된다. 5번 페이지는 1번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 1 비트 데이터의 형태로 저장된다. 6번 페이지는 1번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 2 비트 데이터의 형태로 저장된다. 7번 페이지는 1번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 2 비트 데이터의 형태로 저장된다.

8번 페이지는 0번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 3 비트 데이터의 형태로 저장된다. 9번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 3 비트 데이터의 형태로 저장된다. 10번 페이지는 0번 워드 라인과 짝수 비트 라인의 교점에 위치한 메모리 셀에 제 4 비트 데이터의 형태로 저장된다. 11번 페이지는 0번 워드 라인과 홀수 비트 라인의 교점에 위치한 메모리 셀에 제 4 비트 데이터의 형태로 저장된다. 이와 같은 방법을 통해 LSB 데이터 프로그램에 의한 간섭이 최소화될 수 있다.

도 19A를 참조하면, 예비 영역은 248번 페이지 내지 255번 페이지로 구성된다. 상술한 바와 같이, 예비 영역은 데이터 영역에 저장된 데이터를 수정하는 경우에 사용된다. 그런데, 예비 영역에 데이터를 저장하는 중에 정전 등에 의한 프로그램 페일이 발생하는 경우, 데이터 영역에 저장된 데이터가 손실될 수 있다. 예를 들어, 예비 영역 내의 252번 페이지를 프로그램하는 중에 프로그램 페일이 발생하면 데이터 영역 내의 244번 페이지의 데이터가 손실될 수 있다. 252번 페이지와 244번 페이지는 동일 메모리 셀에 각각 제 2 비트 데이터 및 제 3 비트 데이터의 형태로 저장되기 때문이다. 따라서, 상위 비트 데이터 프로그램 중에 프로그램 페일이 발생하는 경우에도 하위 비트 데이터를 복구하는 방법이 필요해진다. 본 발명에 따른 프로그램 방법에 의할 경우 이러한 문제를 해결하는 것이 가능해진다.

도 20은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템(700)을 개략적으로 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 메모리 컨트롤러(720), 입력 장치들(730), 출력 장치들(740), 플래시 메모리(750), 그리고 주 기억 장치(760)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.

메모리 컨트롤러(720)와 플래시 메모리 장치(750)는 메모리 카드를 구성할 수 있다. 그리고, 프로세서(710), 입력 장치들(730), 출력 장치들(740), 그리고 주 기억 장치(760)는 메모리 카드를 기억 장치로 사용하는 호스트를 구성할 수 있다.

본 발명에 따른 컴퓨팅 시스템(700)은 입력 장치들(730)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 플래시 메모리(750) 또는 주 기억 장치(760)에 저장된다.

프로세서(710)에 의한 처리 결과는 플래시 메모리(750) 또는 주 기억 장치(760)에 저장된다. 출력 장치들(740)은 플래시 메모리(750) 또는 주 기억 장 치(760)에 저장된 데이터를 출력한다. 출력 장치들(740)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(740)는 디스플레이 또는 스피커 등을 포함한다.

플래시 메모리(750)에는 본 발명에 따른 워드 라인 구동 방법이 적용될 것이다. 플래시 메모리(750)의 신뢰성이 향상됨에 따라 컴퓨팅 시스템(700)의 신뢰성도 이에 비례하여 향상될 것이다.

플래시 메모리(750), 그리고/또는 메모리 컨트롤러(720)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리(750) 그리고/또는 컨트롤러(720)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(700)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(700)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(700)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.

도 21는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 21를 참조하면, SSD 시스템(800)은 SSD 컨트롤러(810)와 플래시 메모리들(820~823)을 포함한다.

본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.

다시 도 21를 참조하면, 중앙처리장치(811)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 독출하여 호스트로 전송할지의 여부를 결정하고 제어한다. ATA 인터페이스(812)는 상술한 중앙처리장치(811)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(812)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 중앙처리장치(811)로 전달한다. ATA 인터페이스(812)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(811)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(813)를 통해 전달된다.

SRAM 캐시(813)는 호스트와 플래시 메모리들(820~823) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(813)는 중앙처리장치(811)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(813)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(814)는 저장 장치로 사용되는 불 휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(814)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.

본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.

도 22는 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다. 도 22에 도시된 메모리 시스템은 메모리(910)와 메모리 제어기(920)가 카드(930)를 구성한다. 예를 들면, 카드(930)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(930)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(920)가 카드(930)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(910)를 제어할 수 있다는 것이 이해될 것이다.

도 23은 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다. 도 23에 도시된 시스템은 휴대용 장치(1000)를 나타낸다. 휴대용 장치(1000)는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레 이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(1000)는 메모리(1510) 및 메모리 제어기(1520)를 포함한다. 휴대용 장치(1000)는 또한 인코더 및 디코더(1610), 프리젠테이션 구성요소들(1620) 및 인터페이스(1630)를 포함할 수 있다.

인코더 및 디코더(EDC)(1610)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(1520)를 통해 메모리(1510)로 입력되고 메모리(1510)로부터 출력될 수 있다. 도 23에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(1610)로부터 메모리(1510)로 직접 입력되고 그리고/또는 메모리(1510)로부터 EDC(1610)로 직접 출력될 수 있다.

EDC(1610)는 메모리(1510)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(1610)는 메모리(1510)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(1610)는 메모리(1510)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(1610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(1610)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.

EDC(1610)는 메모리(1510)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(1610)는 메모리(1510)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(1610)는 메모리(1510)로부터 출력된 비디오 데이터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(1610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(1610)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.

EDC(1610)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(1610)에 의해 수신될 수 있고 메모리 제어기(1520) 및/또는 메모리(1510)로 패스될 수 있다.

EDC(1610)는 인터페이스(1630)를 통해 인코딩을 위한 데이터를 수신하거나 이미 인코딩된 데이터를 수신할 수 있다. 인터페이스(1630)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(1630)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(1630)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(1510)로부터의 데이터는 인터페이스(1630)를 통해 출력될 수도 있다.

프리젠테이션 구성요소들(1620)은 메모리로부터 출력되고 그리고/또는 EDC(1610)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(1620)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.

도 24는 호스트 시스템(1100)이 도 16의 카드(930)에 연결되는 실시 예들을 보여준다. 실시 예들에서, 메모리 제어기(920)가 메모리(910)의 동작을 제어하도록 호스트 시스템(1100)은 제어 신호들을 카드(930)로 인가할 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하 게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 낸드 플래시와 같은 메모리에서 하나의 셀 당 2 비트(MSB, LSB)가 저장되는 멀티 레벨 셀의 문턱 전압 분포와 그에 대응하는 데이터 값을 나타낸 도면이다.

도 2는 본 발명에 따른 메모리 시스템을 보여주는 도면이다.

도 3은 본 발명의 제 1 실시 예에 따른 프로그램 방법을 설명하기 위한 순서도이다.

도 4A 내지 도 4C는 본 발명에 따른 제 1 프로그램 방법을 보여주는 도면이다.

도 5A 내지 5D는 본 발명에 따른 제 2 프로그램 방법을 설명하기 위한 도면 이다.

도 6은 본 발명에 따른 프로그램 페일 단계를 검출하는 방법을 설명하기 위한 블록도이다.

도 7은 도 6에 도시된 에러 정정 회로가 프로그램 페일 여부를 검출하는 방법을 설명하기 위한 도면이다.

도 8은 본 발명에 따른 노어 플래시 메모리 장치의 바람직한 실시 예를 보여주는 블록도이다.

도 9는 본 발명에 따른 프로그램 페일 단계를 검출하는 다른 방법을 설명하기 위한 블록도이다.

도 10은 프로그램의 완료에 따라 플래그 메모리 셀의 문턱 전압을 변화시키는 방법을 설명하기 위한 순서도이다.

도 11은 본 발명에 따른 메모리 시스템의 프로그램 페일 여부를 검출하기 위한 또 다른 방법을 보여주는 블록도이다.

도 12는 프로그램 단계에 완료에 따라 플래그 레지스터에 저장된 데이터가 변경되는 방법을 설명하기 위한 순서도이다.

도 13A 내지 도 13C는 본 발명에 따른 LSB 데이터 읽기 방법을 보여주는 도면이다.

도 14A 내지 도 14C는 본 발명에 따른 제 1 프로그램 방법을 보여준다.

도 15A 내지 15C는 본 발명에 따른 제 2 프로그램 방법을 보여준다.

도 16A 내지 도 16B는 본 발명에 따른 LSB 데이터 읽기 방법을 보여주는 도 면이다.

도 17은 본 발명의 다른 적용 예를 설명하기 위한 블록도이다.

도 18A 및 도 18B는 어드레스 스크램블링 기법을 설명하기 위한 도면이다.

도 19A 및 도 19B는 하나의 메모리 셀에 4-비트가 저장되는 경우의 프로그램 순서를 설명하기 위한 도면이다.

도 20은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

도 21는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다.

도 22는 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다.

도 23은 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다.

도 24는 호스트 시스템(1100)이 도 16의 카드(930)에 연결되는 실시 예들을 보여준다.

Claims

복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 및

상기 메모리 셀 어레이에 저장될 데이터의 특성을 판별하도록 구성되는 제어 유닛을 포함하며,

상기 제어 유닛은 판별 결과에 의거하여 복수의 멀티 비트 프로그램 방법 중 하나를 선택하며,

상위 비트 데이터의 프로그램 페일시 하위 비트 데이터가 유지되는 상기 선택된 멀티 비트 프로그램 방법으로 상기 메모리 셀 어레이에 데이터가 저장되는 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 복수의 멀티 비트 프로그램 방법들은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며,

상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 1 영역에 대응되는 경우 상기 제 1 멀티 비트 프로그램 방법이 적용되고, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 2 영역에 대응되는 경우 상기 제 2 멀티 비트 프로그램 방법이 상기 선택된 멀티 비트 프로그램 방법으로서 적용되는 불휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 1 영역은 데이터 영역이고, 상기 제 2 영역은 상기 데이터 영역을 수정하기 위한 예비 영역인 것을 특징으로 하는 불휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 2 멀티 비트 프로그램 방법에 따라 상위 비트 데이터를 프로그램하는 경우, 하나의 데이터 상태에 대한 프로그램이 완료된 후, 다른 데이터 상태에 대한 프로그램이 수행되는 불휘발성 메모리 장치.
제 4 항에 있어서,

상기 제 2 멀티 비트 프로그램 방법에 따라 프로그램 동작을 수행하는 경우, 상기 하위 비트 데이터가 프로그램된 후 제 1 데이터 상태가 프로그램되고, 상기 제 1 데이터 상태가 프로그램된 후 제 2 데이터 상태 프로그램되며, 상기 제 2 데이터 상태가 프로그램된 후 제 3 데이터 상태가 프로그램되는 불휘발성 메모리 장치.
제 5 항에 있어서,

상기 제 1 데이터 상태는 가장 높은 문턱 전압 상태에 대응되고, 상기 제 2 데이터 상태는 상기 제 1 데이터 상태보다 낮은 문턱 전압 상태에 대응되고, 상기 제 3 데이터 상태는 상기 제 2 데이터 상태보다 낮은 문턱 전압 상태에 대응되는 것을 특징으로 하는 불휘발성 메모리 장치.
제 4 항에 있어서,

상기 메모리 셀 어레이는 프로그램 진행 정보를 저장하기 위한 플래그 메모리 셀을 포함하고,

상기 프로그램 진행 정보는 각각의 데이터 상태에 대한 프로그램이 완료될 때마다 갱신되는 불휘발성 메모리 장치.
제 7 항에 있어서,

상기 각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 상기 플래그 메모리 셀에 저장된 상기 프로그램 진행 정보를 참조하여 검출되는 불휘발성 메모리 장치.
제 4 항에 있어서,

상기 메모리 셀 어레이에 저장된 데이터의 에러 발생 여부를 검출하는 에러 정정 회로를 더 포함하고,

각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 읽혀진 데이터의 에러가 상기 에러 정정 회로에 의해서 정정될 수 있는지 여부를 참조하여 검출되는 불휘발성 메모리 장치.
제 4 항에 있어서,

프로그램 진행 정보를 저장하기 위한 플래그 레지스터를 구비한 메모리 컨트롤러를 더 포함하고,

상기 프로그램 진행 정보는 각각의 데이터 상태에 대한 프로그램이 완료될 때마다 갱신되는 불휘발성 메모리 장치.
제 10 항에 있어서,

상기 각각의 데이터 상태에 대한 복수의 프로그램 단계 중 어느 하나의 단계에서 프로그램 페일이 발생한 경우, 프로그램 페일이 발생한 단계는 상기 플래그 레지스터에 저장된 상기 프로그램 진행 정보를 참조하여 검출되는 불휘발성 메모리 장치.
제 11 항에 있어서,

상기 프로그램 페일 단계의 검출 결과에 따라 상기 하위 비트 데이터를 읽기 위한 읽기 전압이 결정되는 불휘발성 메모리 장치.
제 12 항에 있어서,

상기 제 1 또는 제 2 데이터 상태의 프로그램 중에 프로그램 페일이 발생한 경우, 접지 전압이 읽기 전압으로서 결정되는 불휘발성 메모리 장치.
제 12 항에 있어서,

상기 제 3 데이터 상태의 프로그램 중에 프로그램 페일이 발생한 경우, 상기 제 2 데이터 상태와 상기 제 3 데이터 상태 사이의 전압이 읽기 전압으로서 결정되는 불휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 2 멀티 비트 프로그램 방법은 각각의 문턱 전압이 하나의 데이터 상태에 대응되도록 하위 비트 데이터 및 상위 비트 데이터를 프로그램하는 불휘발성 메모리 장치.
복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이를 포함하는 플래시 메모리 장치; 및

저장된 데이터의 특성을 참조하여 복수의 멀티 비트 프로그램 방법 중 하나로 상기 멀티 레벨 셀들이 프로그램되도록 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,

상기 복수의 멀티 비트 프로그램 방법 중 일부는 상위 비트 데이터 프로그램 페일 시, 하위 비트 데이터를 유지시키는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 복수의 멀티 비트 프로그램 방법은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며,

상기 메모리 컨트롤러는 상기 저장된 데이터가 높은 신뢰도를 요구하지 않는 경우 제 1 멀티 비트 프로그램 방법으로 프로그램 동작이 수행되도록 그리고 상기 저장된 데이터가 높은 신뢰도를 요구하는 경우 상기 일부의 멀티 비트 프로그램 방법으로서 상기 제 2 멀티 비트 프로그램 방법으로 프로그램 동작이 수행되도록 상기 플래시 메모리 장치를 제어하는 불휘발성 메모리 장치.
제 17 항에 있어서,

상기 제 2 멀티 비트 프로그램 방법에 따라 상위 비트 데이터를 프로그램하는 경우, 하나의 데이터 상태에 대한 프로그램이 완료된 후, 다른 데이터 상태에 대한 프로그램이 수행되는 불휘발성 메모리 장치.
제 17 항에 있어서,

상기 제 2 멀티 비트 프로그램 방법은 각각의 문턱 전압이 하나의 데이터 상태에 대응되도록 하위 비트 데이터 및 상위 비트 데이터를 프로그램하는 불휘발성 메모리 장치.
저장될 데이터의 특성을 참조하여 복수의 멀티 비트 프로그램 방법 중 하나 를 선택하는 단계; 및

상위 비트 데이터의 프로그램 페일시 하위 비트 데이터가 유지되는 상기 선택된 멀티 비트 프로그램 방법으로 메모리 셀 어레이에 데이터를 저장하는 단계를 포함하고,

상기 복수의 멀티 비트 프로그램 방법들은 제 1 및 제 2 멀티 비트 프로그램 방법들을 포함하며, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 1 영역에 대응되는 경우 상기 제 1 멀티 비트 프로그램 방법이 적용되고, 상기 저장될 데이터의 어드레스가 상기 메모리 셀 어레이의 제 2 영역에 대응되는 경우 상기 제 2 멀티 비트 프로그램 방법이 상기 선택된 멀티 비트 프로그램 방법으로서 적용되는 불휘발성 메모리 장치의 프로그램 방법.