JP2012038410A - フラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法 - Google Patents

フラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法 Download PDF

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Abstract

【課題】フラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法を提供する。
【解決手段】フラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法であり、該フラッシュメモリ装置の読み取り方法は、第１ワードラインのフラグセル・データと、第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つから、第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階と、決定された読み取り電圧セットによって、第１ワードラインに対応するメモリセルを読み取る段階と、を含む。
【選択図】図３

Description

本発明は、フラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法に係り、特に、フラグセル（flag cell）・データによって、読み取り電圧を制御するフラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法に関する。
フラッシュメモリ装置（flash memory device）は、電力が遮断されても、保存されたデータを維持することができる不揮発性メモリ装置（non-volatile memory device）の一つである。フラッシュメモリ装置は、いずれか１つのメモリセルをプログラム（program）すれば、メモリセル間のカップリング効果によって、隣接したメモリセルの散布が変わる。
ところで、フラッシュメモリセルのプログラム動作が、メモリブロック（block）の中間で止まる場合、最後にプログラムされたワードラインのメモリセルは、カップリング効果を受けないので、プログラムされた他のメモリセルに比べて、メモリセルの散布が下に下がるという問題点がある。
本発明は、前記のような問題点を解決するためのものであり、フラグセル・データによって、読み取り電圧を制御するフラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法を提供することを目的とする。
前記のような目的を達成するために、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、第１ワードラインのフラグセル・データと、前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つから、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階と、前記決定された読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とする。
望ましくは、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階は、前記第１ワードラインのフラグセル・データと、前記第２ワードラインフラグセル・データとのうち少なくとも一つから、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、前記第１ワードラインが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第１ワードラインが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定する段階と、を含むことができる。
また望ましくは、前記第２読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。
また望ましくは、前記補正量は、前記第１ワードラインのフラグセル・データと、前記第２読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。
一方、本発明の他の実施例によるフラッシュメモリ装置の読み取り方法は、第１ワードラインのフラグセル・データと、前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つを読み取る段階と、前記少なくとも１つのフラグセル・データによって、第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階、前記第１ワードラインが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、前記第１ワードラインが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とする。
望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第２ワードラインのＭＳＢ（most significant bit）フラグセル・データが第１論理状態である場合、前記第１ワードラインが最後に書き込まれたワードラインではないと判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第２ワードラインのＭＳＢフラグセル・データが第２論理状態である場合、前記第１ワードラインが最後に書き込まれたワードラインであると判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第２ワードラインのＭＳＢフラグセルのデータが第２論理状態である場合、前記第１ワードラインのＭＳＢフラグセルのデータが第１論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインであると判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第１ワードラインのＭＳＢフラグセルのデータと、前記第２ワードラインのＭＳＢフラグセルのデータとがいずれも第２論理状態である場合、前記第２ワードラインのＬＳＢ（least significant bit）フラグセルのデータが第１論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインではないと判断し、前記第２ワードラインのＬＳＢフラグセルのデータが第２論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインであると判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第１ワードラインのＭＳＢフラグセルのデータが第１論理状態である場合、前記第２ワードラインのＭＳＢフラグセルのデータが第１論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインではないと判断し、前記第２ワードラインのＭＳＢフラグセルのデータが第２論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインであると判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第１ワードラインのＭＳＢフラグセルのデータが第２論理状態である場合、前記第２ワードラインのＬＳＢフラグセルのデータが第１論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインではないと判断し、前記第２ワードラインのＬＳＢフラグセルのデータが第２論理状態であるならば、前記第１ワードラインが最後に書き込まれたワードラインであると判断することができる。
また望ましくは、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第１ワードラインのフラグセルそれぞれのデータが、前記第２ワードラインのフラグセルのうち対応するフラグセルのデータといずれも同一であるならば、前記第１ワードラインが最後に書き込まれたワードラインではないと判断することができる。
また望ましくは、前記第２読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。
また望ましくは、前記補正量は、前記第１ワードラインのフラグセル・データと、前記第２読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。
一方、本発明の一実施形態によるフラッシュメモリ装置は、複数個のメモリセルを含むメモリセル・アレイと、前記メモリセル・アレイのワードラインに印加されるワードライン電圧を制御するロウ・デコーダと、前記メモリセル・アレイと複数個のビットラインを介して連結され、前記メモリセル・アレイに含まれる複数個のメモリセルのデータを読み取るページ・バッファと、第１ワードラインのフラグセル・データと前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つを、前記ページ・バッファから入力され、前記入力された少なくとも１つのフラグセル・データによって、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とする。
望ましくは、前記読み取り電圧制御部は、前記入力された少なくとも１つのフラグセル・データによって、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断し、前記第１ワードラインが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第１ワードラインが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定することができる。
また望ましくは、前記第２読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。
また望ましくは、前記補正量は、前記第１ワードラインのフラグセル・データと、前記第２読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。
また望ましくは、前記読み取り電圧制御部は、前記決定された読み取り電圧セットによって、読み取り電圧制御信号を前記ロウ・デコーダに出力し、前記ワードラインに印加される読み取り電圧を制御することができる。
一方、本発明の一実施形態によるメモリ・システムは、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するメモリ・コントローラと、を具備し、前記フラッシュメモリ装置は、複数個のメモリセルを含むメモリセル・アレイと、前記メモリセル・アレイのワードラインに印加されるワードライン電圧を制御するロウ・デコーダと、前記メモリセル・アレイと複数個のビットラインを介して連結され、前記メモリセル・アレイに含まれる複数個のメモリセルのデータを読み取るページ・バッファと、第１ワードラインのフラグセル・データと前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つを、前記ページ・バッファから入力され、前記入力された少なくとも１つのフラグセル・データによって、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とする。
本発明によるフラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法は、フラグセル・データによって読み取り電圧を制御することができる。
本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリ・セルアレイを示す図面である。 本発明の一実施形態によるフラッシュメモリ装置に備わるメモリセルのスレショルド電圧散布を示すグラフである。 本発明の一実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。 図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。 図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。 図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。 図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。 図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。 本発明の他の実施例によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。 本発明のさらに他の実施例によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。 本発明の一実施形態によるフラッシュメモリ装置の読み取り方法によって制御される読み取り電圧を示す図面である。 本発明の一実施形態によるフラッシュメモリ装置の読み取り方法によって制御される読み取り電圧を示す図面である。 本発明の一実施形態によるフラッシュメモリ装置を示す図面である。 本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカードを示す図面である。 本発明の一実施形態によるフラッシュメモリ装置を具備するコンピュータ・システムを示す図面である。
本文に開示されている本発明の実施形態において、特定の構造的説明あるいは機能的説明は、単に本発明の実施形態を説明するための目的で例示されているものであり、本発明の実施形態は、多様な形態に実施され、本文に説明された実施形態に限定されるものであると解釈されることがあってはならない。
本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して本文に詳細に説明する。しかし、それらは、本発明を特定の開示形態について限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものであると理解せねばならない。
第１、第２などの用語は、多様な構成要素を説明するのに使われるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的で使われるものである。例えば、本発明の権利範囲から離脱せずに、第１構成要素は第２構成要素と命名され、同様に、第２構成要素も第１構成要素と命名されうる。
ある構成要素が他の構成要素に「連結されて」いたり、「接続されて」いると述べるときには、その他の構成要素に直接的に連結されていたり、または接続されていてもよく、あるいは中間に他の構成要素が存在することもあると理解せねばならない。一方、ある構成要素が他の構成要素に「直接連結して」いたり、または「直接接続されて」いると述べるときには、中間に他の構成要素が存在しないものであると理解せねばならない。構成要素間の関係を説明する他の表現、すなわち、「〜の間」及び「すぐに〜の間に」、または」〜に隣接する」及び「〜に直接隣接する」も同様に解釈されねばならない。
本出願で使用した用語は、単に特定の実施形態について説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本出願で、「含む」または「有する」などの用語は、説示された特徴、数字、段階、動作、構成要素、グループまたはそれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、グループまたはそれらを組み合わせたものの存在または付加の可能性をあらかじめ排除するものではないということを理解せねばならない。
取り立てて定義されない限り、技術的及び科学的な用語を含めて、ここで使われるあらゆる用語は、本発明が属する技術分野で当業者によって一般的に理解されているところと同一の意味である。一般的に使われる事前に定義されているような用語は、関連技術の文脈上で有する意味と一致する意味であると解釈されねばならず、本出願で明白に定義しない限り、理想的、または過度に形式的な意味に解釈されるものではない。
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図１は、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリ・セルアレイを示す図面である。図１に図示されたフラッシュメモリ・セルアレイ１００は、ＮＡＮＤフラッシュメモリ・セルアレイでありうる。図１を参照すれば、フラッシュメモリ・セルアレイ１００は、ストリング選択トランジスタＳＳＴ（string selection transistor）、複数個のメモリセルＭＣ０〜ＭＣｎ及び接地選択トランジスタＧＳＴ（ground selection transistor）を具備することができる。
複数個のメモリセルＭＣ０〜ＭＣｎは、ストリング選択トランジスタＳＳＴと、接地選択トランジスタＧＳＴとの間に連結され、複数個のメモリセルＭＣ０〜ＭＣｎそれぞれのコントロール・ゲート（control gate）は、対応するワードラインＷＬ０〜ＷＬｎに連結されうる。
ストリング選択トランジスタＳＳＴのドレインは、対応するビットラインＢＬ０〜ＢＬｍと連結され、ストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬ（string selection line）に連結されうる。また、接地選択トランジスタＧＳＴのソースは、共通ソースラインＣＳＬ（common source line）と連結され、接地選択トランジスタＧＳＴのゲートは、接地選択ラインＧＳＬ（ground selection line）に連結されうる。１つのストリング選択トランジスタＳＳＴ、１つの接地選択トランジスタＧＳＴ、及びその間に連結された複数個のメモリセルＭＣ０〜ＭＣｎを、１つのストリングと呼ぶことができる。図１に図示されたフラッシュメモリ・セルアレイ１００の構成及び動作は、当業者に周知であるので、ここでは、詳細な説明を省略する。
一方、図１に図示されたフラッシュメモリ・セルアレイ１００は、複数個のフラグ（flag）セルＬＦ０〜ＬＦｎ，ＭＦ０〜ＭＦｎをさらに具備することができる。複数個のフラグセルＬＦ０〜ＬＦｎ，ＭＦ０〜ＭＦｎは、ＬＳＢ（least significant bit）フラグセルＬＦ０〜ＬＦｎ及びＭＳＢ（most significant bit）フラグセルＭＦ０〜ＭＦｎを含むことができる。ＬＳＢフラグセルＬＦ０〜ＬＦｎは、対応するワードラインＷＬ０〜ＷＬｎに連結されたメモリセルＭＣ０〜ＭＣｎが、ＬＳＢページまでプログラムされているか否かを指示するセルである。そして、ＭＳＢフラグセルＭＦ０〜ＭＦｎは、対応するワードラインＷＬ０〜ＷＬｎに連結されたメモリセルＭＣ０〜ＭＣｎが、ＭＳＢページまでプログラムされているか否かを指示するセルである。
一例として、ＬＳＢフラグセルＬＦ０が論理状態「０」にプログラムされてオフセル（OFF CELL）状態であり、ＭＳＢフラグセルＭＦ０は、論理状態「１」であってオンセル（ON CELL）状態である場合は、対応するワードラインＷＬ０のメモリセルＭＣ０は、ＬＳＢページまでプログラムされていると判断することができる。他の例として、ＬＳＢフラグセルＬＦ０及びＭＳＢフラグセルＭＦ０がいずれも論理状態「０」にプログラムされてオフセル（OFF CELL）状態である場合は、対応するワードラインＷＬ０のメモリセルＭＣ０は、ＭＳＢページまでプログラムされていると判断することができる。
すなわち、マルチレベルセル（ＭＬＣ：multi level cell）を有するフラッシュメモリ・セルアレイは、それぞれのメモリセルが、ＬＳＢページまたはＭＳＢページまでプログラムされうるので、フラグセルのデータを利用し、該当するメモリセルがどのページまでプログラムされているかを判断することができる。
前述の例で、ＬＳＢフラグセルＬＦ０及びＭＳＢフラグセルＭＦ０がオフセル状態である場合、対応するワードラインＷＬ０が、それぞれＬＳＢページ及びＭＳＢページまでプログラムされていると判断したのは、例示的なものであり、フラグセルのいかなる状態によって、対応するワードラインがＬＳＢページまたはＭＳＢページまでプログラムされていると判断するかは、上の例から多様な変形が可能なものである。
一方、図１に図示されたフラッシュメモリ・セルアレイ１００に備わるメモリセルＭＣ０〜ＭＣｎそれぞれは、１つのメモリセルに２ビットのデータを保存することができるマルチレベルセル（ＭＬＣ）であり、これによって、それぞれのワードラインＷＬ０〜ＷＬｎには、２個のフラグセルＬＦ０〜ＬＦｎ，ＭＦ０〜ＭＦｎが連結されうる。しかし、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリ・セルアレイは、これに限定されものではない。すなわち、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリ・セルアレイは、１つのメモリセルに少なくとも１ビットを保存することができ、それぞれのワードラインＷＬ０〜ＷＬｎには、１つのメモリセルに保存されうるビット数と同じ個数のフラグセルが連結されうる。
図２は、本発明の一実施形態によるフラッシュメモリ装置に備わるメモリセルのスレショルド電圧散布を示すグラフである。
前述の通り、フラッシュメモリセルのプログラム動作が、メモリセル・アレイのブロックの中間で止まる場合、最後にプログラムされたワードラインに連結されたメモリセルは、カップリング効果を受けないので、すでにプログラムされた他のメモリセルに比べて、メモリセルのスレショルド電圧散布が下がる。
図２を参照すれば、第１散布Ｐ１は、最後に書き込まれたワードラインを除外した残りのワードラインに連結されたメモリセルのスレショルド電圧散布であり、第２散布Ｐ１＿Ｌは、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す。ここで、図２に図示された第１散布Ｐ１及び第２散布Ｐ１＿Ｌは、同じデータをメモリセルにプログラムした場合のスレショルド電圧散布を意味することができ、「書き込み」は、フラッシュメモリ装置のプログラム動作を意味することができる。
従って、図２に図示されたように、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す第２散布Ｐ１＿Ｌが、残りのワードラインに連結されたメモリセルのスレショルド電圧散布を示す第１散布Ｐ１に比べて、スレショルド電圧レベルが低く示される。
一例として、図１に図示されたフラッシュメモリ・セルアレイ１００で、ワードラインＷＬ０からワードラインＷＬｎ−１まで同じデータがプログラムされた場合、最後にプログラムされたワードラインＷＬｎ−１に連結されたメモリセルＭＣｎ−１のスレショルド電圧散布は、図２の第２散布Ｐ１＿Ｌに該当し、残りのワードラインＷＬ０〜ＷＬｎ−２に連結されたメモリセルＭＣ０〜ＭＣｎ−２のスレショルド電圧散布は、図２の第１散布Ｐ１に該当する。
一方、厳密な意味でプログラムされるのは、メモリセルＭＣ０〜ＭＣｎであって、ワードラインＷＬ０〜ＷＬｎではないので、本明細書で、「最後にプログラムされたワードライン」は、「最後にプログラムされたメモリセルに連結されるワードライン」を意味する。
図３は、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図３に図示されたフラッシュメモリ装置の読み取り方法３００は、第１ワードラインＷＬｋのメモリセルのデータを読み取る方法に係わるものである。ここで、ｋは、０以上であって、ｎ以下である整数でありうる。
図３を参照すれば、前記フラッシュメモリ装置の読み取り方法３００は、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルのデータを読み取る段階（Ｓ３１）、読み取られたフラグセルのデータによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する段階（Ｓ３２）、第１ワードラインＷＬｋが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルを読み取る段階（Ｓ３３）、及び第１ワードラインＷＬｋが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルを読み取る段階（Ｓ３４）を含むことができる。
ここで、第１ワードラインＷＬｋは、図１に図示されたフラッシュメモリ・セルアレイでｋ番目のワードラインを示し、第２ワードラインＷＬｋ＋１は、第１ワードラインの上位ワードラインであるｋ＋１番目のワードラインを示す。そして、メモリセルのプログラム順序は、第１ワードラインＷＬｋに連結されたメモリセルＭＣｋの次に、第２ワードラインＷＬｋ＋１に連結されたメモリセルＭＣｋ＋１がプログラムされると仮定する。
本発明の一実施形態によるフラッシュメモリ装置の読み取り方法３００は、第１ワードラインＷＬｋのメモリセルのデータを読み取る前に、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦｋ，ＭＦｋ，ＬＦｋ＋１，ＭＦｋ＋１のデータを読み取る（Ｓ３１）。ただし、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、これに限定されるものではなく、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦｋ，ＭＦｋ＋１，ＬＦｋ＋１，ＭＦｋ＋１のうち少なくとも１つのデータを読み取りもする。
次に、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法３００は、読み取られたフラグセルＬＦｋ，ＭＦｋ＋１，ＬＦｋ＋１，ＭＦｋ＋１のデータによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する（Ｓ３２）。
一例として、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦｋ＋１のデータによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する。すなわち、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦｋ＋１のデータが「０」であってオフセル状態である場合には、第２ワードラインＷＬｋ＋１がＭＳＢページまでプログラムされているということを意味するので、第１ワードラインＷＬｋは、最後に書き込まれたワードラインではないと判断する。そして、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦｋ＋１のデータが「１」であってオンセル状態である場合には、第１ワードラインＷＬｋを、最後に書き込まれたワードラインであると判断する。ただし、この場合には、メモリセルＭＣ０〜ＭＣｎのＭＳＢページだけを考慮したものである。
本発明の一実施形態によるフラッシュメモリ装置の読み取り方法３００は、かような例に限定されるものではなく、多様な方法を介して読み取られたフラグセルＬＦｋ，ＭＦｋ＋１，ＬＦｋ＋１，ＭＦｋ＋１のデータによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する。これについては、図４Ａないし図６を参照しつつ、追って詳細に説明する。
図３を参照すれば、第１ワードラインＷＬｋが最後に書き込まれたワードラインではないと判断されれば、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルを読み取る（Ｓ３３）。ここで、第１読み取り電圧セットは、メモリセルのデータを読み取るために使用する正常な（normal）読み取り電圧セットを意味する。そして、読み取ろうとするメモリセルが、マルチレベルセル（ＭＬＣ）である場合には、複数個の互いに異なる読み取り電圧が必要なので、第１読み取り電圧セットは、複数個の読み取り電圧を含むことができる。
第１ワードラインＷＬｋが最後に書き込まれたワードラインではないならば、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１がプログラムされたとき、第１ワードラインＷＬｋのメモリセルＭＣｋがカップリング効果を受けたという点が分かる。従って、第１ワードラインＷＬｋのメモリセルのスレショルド電圧散布は、図２の第１散布Ｐ１のようになるので、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルの読み取り動作を行う。
一方、第１ワードラインＷＬｋが最後に書き込まれたワードラインであると判断されれば、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルを読み取る（Ｓ３４）。
第１ワードラインＷＬｋが最後に書き込まれたワードラインであるならば、第１ワードラインＷＬｋのメモリセルＭＣｋは、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１からカップリング効果を受けていないということが分かる。従って、第１ワードラインＷＬｋのメモリセルのスレショルド電圧散布は、図２の第２散布Ｐ１＿Ｌと同じようになるので、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルの読み取り動作を行うことができる。第１読み取り電圧セットと類似して、読み取ろうとするメモリセルが、マルチレベルセル（ＭＬＣ）である場合には、第２読み取り電圧セットは、複数個の読み取り電圧を含むことができる。
第２読み取り電圧セットは、最後に書き込まれてカップリング効果を受けていないワードラインのメモリセルを読み取るための読み取り電圧を意味するので、第２読み取り電圧セットに含まれる読み取り電圧それぞれは、第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値を有する。一例として、２ビットのデータを保存するできるマルチレベルセル（ＭＬＣ）を含むフラッシュメモリ装置の読み取り動作時には、３個の互いに異なるレベルの読み取り電圧が必要であるが、第１読み取り電圧セットがＶ１、Ｖ２、Ｖ３である場合、第２読み取り電圧セットは、Ｖ１−ａ、Ｖ２−ｂ、Ｖ２−ｃである。ここで、補正量ａ，ｂ，ｃは、第１読み取り電圧セットに含まれる読み取り電圧と、第２読み取り電圧セットに含まれる読み取り電圧との差であり、読み取り電圧セットのうち何番目の読み取り電圧であるかということによって、互いに異なる値に設定されうる。
また、前記補正量は、第１ワードラインＷＬｋがＬＳＢページまでプログラムされているか、またはＭＳＢページまでプログラムされているかによって、互いに異なる値を有する。これは、ＬＳＢページまでプログラムされたメモリセルによるカップリング効果と、ＭＳＢページまでプログラムされたメモリセルによるカップリング効果とが異なるためである。これについては、追って図７Ａ及び図７Ｂを参照しつつ詳細に説明する。
前述の通り、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法３００は、ワードラインのフラグセル・データによって、当該ワードラインが最後に書き込まれたワードラインであるか否かを判断し、前記判断結果によって、当該ワードラインに連結されたメモリセルの読み取り電圧レベルを制御することによって、メモリセルのデータを誤って読み取ることを防止することができる。また、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法３００は、ワードラインのフラグセル・データだけで、読み取り電圧レベルを制御することができるので、短時間で読み取り電圧を制御し、メモリセルのデータを読み取ることが可能である。
図４Ａないし図４Ｅは、図１に図示されたフラッシュメモリ・セルアレイで発生しうるフラグセル・データの組み合わせを示す図面である。図４Ａないし図４Ｅを参照すれば、ＬＦは、ＬＳＢフラグセルを意味し、ＭＦは、ＭＳＢフラグセルを意味する。また、ＷＬｋは、読み取ろうとする第１ワードラインを意味し、ＷＬｋ＋１は、第１ワードラインの上位ワードラインである第２ワードラインを意味する。また、「０」は、当該フラグセルのデータがオフセルであることを意味し、「１」は、当該フラグセルのデータがオンセルであることを意味する。
図４Ａは、第１ワードラインＷＬｋのフラグセルＬＦ，ＭＦと、第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦとがいずれもオフセルである場合を示している。従って、図４Ａは、第１ワードラインＷＬｋのメモリセルＭＣｋと、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１とがいずれもＭＳＢページまでプログラムされた場合を示す。従って、図４Ａは、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされた後、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１も、ＭＳＢページまでプログラムされた場合を示すので、第１ワードラインＷＬｋが最後に書き込まれたワードラインではない場合に該当する。
図４Ｂは、第１ワードラインＷＬｋのフラグセルＬＦ，ＭＦと、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦは、いずれもオフセルであるが、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦは、オンセルである場合を示す。従って、図４Ｂは、第１ワードラインＷＬｋのメモリセルＭＣｋは、ＭＳＢページまでプログラムされ、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１は、ＬＳＢページまでプログラムされた場合を示す。ところで、一般的に、フラッシュメモリ装置は、フラッシュメモリ・セルアレイで、まずＬＳＢページをいずれもプログラムした後、ＭＳＢページをプログラムする。従って、図４Ｂは、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされた後、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１のＭＳＢページは、プログラムされていないということを意味する。従って、図４Ｂで、第１ワードラインＷＬｋのメモリセルＭＣｋは、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１からカップリング効果を受けないために、第１ワードラインＷＬｋは、最後に書き込まれたワードラインであると判断する。従って、図４Ｂは、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合を示す。
図４Ｃは、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦは、いずれもオフセルであるが、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦは、いずれもオンセルである場合を示す。従って、図４Ｃは、第１ワードラインＷＬｋのメモリセルＭＣｋ及び第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１がいずれもＬＳＢページまでプログラムされた場合を示す。従って、図４Ｃは、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされた後、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１も、ＬＳＢページまでプログラムされた場合を示すので、第１ワードラインＷＬｋが、最後に書き込まれたワードラインではない場合を示す。
図４Ｄは、第１ワードラインＷＬｋのＬＳＢフラグセルＬＦは、オフセルであるが、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦは、いずれもオンセルである場合を示す。従って、図４Ｄは、第１ワードラインＷＬｋのメモリセルＭＣｋは、ＬＳＢページまでプログラムされているが、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１は、プログラムされていない場合を示す。従って、図４Ｄは、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合を示す。
図４Ｅは、第１ワードラインＷＬｋのフラグセルＬＦ，ＭＦは、いずれもオフセルであるが、第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦは、いずれもオンセルである場合を示す。従って、図４Ｅは、第１ワードラインＷＬｋのメモリセルＭＣｋは、ＭＳＢページまでプログラムされているが、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１は、プログラムされていない場合を示す。従って、図４Ｅは、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合を示す。
図４Ａないし図４Ｅを参照すれば、図４Ａ及び図４Ｃは、第１ワードラインＷＬｋが最後に書き込まれたワードラインではない場合に該当し、図４Ｂ、図４Ｄ及び図４Ｅは、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合に該当する。従って、かような点から、多様な方法を介して、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦのデータによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する。
一例として、図４Ａと図４Ｃは、第１ワードラインＷＬｋのＬＳＢフラグセルＬＦと、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦとが同じ値を有し、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦと、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦとが同じ値を有する。従って、第１ワードラインＷＬｋのＬＳＢフラグセルＬＦと、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦとを排他的論理和（ＸＯＲ：exclusive ＯＲ）した結果が「０」であり、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦと、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦとを排他的論理和した結果も「０」である場合、第１ワードラインＷＬｋが最後に書き込まれたワードラインではないと判断する。第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合を示す図４Ｂ、図４Ｄ及び図４Ｅは、かような条件を満足しない。
従って、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦのデータから、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する方法は、当業者であるならば、前記例から多様に変形することが可能であろう。
一方、図４Ａないし図４Ｅは、フラッシュメモリ・セルアレイに含まれるメモリセルが、２ビットのデータを保存することができ、それぞれのワードラインＷＬ０〜ＷＬｎに、２個のフラグセルＬＦ，ＭＦが連結された場合を仮定したものである。しかし、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、これに限定されるものではなく、少なくとも１ビット以上のデータを保存することができるメモリセルを具備するフラッシュメモリ装置に適用されうる。
図５は、本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図５に図示されたフラッシュメモリ装置の読み取り方法５００は、第１ワードラインＷＬｋのメモリセルのデータを読み取る方法に係わるものである。
図５を参照すれば、前記フラッシュメモリ装置の読み取り方法５００は、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータを読み取る段階（Ｓ５１）、及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ５２）を含むことができる。
また、前記フラッシュメモリ装置の読み取り方法５００は、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態である場合、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータを読み取る段階（Ｓ５３）、及び第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ５４）をさらに含むことができる。
また、前記フラッシュメモリ装置の読み取り方法５００は、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオンセル状態である場合、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータを読み取る段階（Ｓ５５）、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ５６）、及び第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオンセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ５７）をさらに含むことができる。
図５を参照すれば、前記フラッシュメモリ装置の読み取り方法５００は、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る（Ｓ５２）。すなわち、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオフセル状態である場合は、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータも、オフセル状態である場合であるから、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされた後、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１も、ＭＳＢページまでプログラムされた場合を示す。
従って、図５のＳ５２段階は、第１ワードラインＷＬｋが最後に書き込まれたワードラインではない場合に該当するので、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。このとき、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされているので、第１読み取り電圧セットは、３個の読み取り電圧を含むことができる。一方、図５のＳ５２段階は、図４Ａに対応するといえる。
また、前記フラッシュメモリ装置の読み取り方法５００は、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態であり、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る（Ｓ５４）。すなわち、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態であり、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオフセル状態である場合は、第１ワードラインＷＬｋのメモリセルＭＣｋは、ＭＳＢページまでプログラムされ、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１は、ＬＳＢページまでプログラムされた場合を示す。
従って、第１ワードラインＷＬｋのメモリセルＭＣｋは、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１からカップリング効果を受けないために、図５のＳ５４段階は、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合に該当する。従って、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。このとき、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされているので、第２読み取り電圧セットは、３個の読み取り電圧を含むことができる。一方、図５のＳ５４段階は、図４Ｂ及び図４Ｅに対応するといえる。
また、前記フラッシュメモリ装置の読み取り方法５００は、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態であり、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る（Ｓ５６）。すなわち、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態であり、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオフセル状態である場合は、第１ワードラインＷＬｋのＬＳＢフラグセルＬＦのデータもオフセル状態である場合であるから、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされた後、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１も、ＬＳＢページまでプログラムされた場合を示す。
従って、図５のＳ５６段階は、第１ワードラインＷＬｋが最後に書き込まれたワードラインではない場合に該当するので、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。このとき、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされているので、第１読み取り電圧セットは、１個の読み取り電圧を含むことができる。一方、図５のＳ５６段階は、図４Ｃに対応するといえる。
また、前記フラッシュメモリ装置の読み取り方法５００は、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータ、及び第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオンセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る（Ｓ５７）。すなわち、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータ、及び第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオンセル状態である場合は、第１ワードラインＷＬｋのメモリセルＭＣｋは、ＬＳＢページまでプログラムされているが、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１は、プログラムされていない場合を示す。
従って、第１ワードラインＷＬｋのメモリセルＭＣｋは、第２ワードラインＷＬｋ＋１のメモリセルＭＣｋ＋１からカップリング効果を受けないために、図５のＳ５７段階は、第１ワードラインＷＬｋが最後に書き込まれたワードラインである場合に該当する。従って、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。このとき、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされているので、第２読み取り電圧セットは１個の読み取り電圧を含むことができる。一方、図５のＳ５７段階は、図４Ｄに対応するといえる。
従って、図５に図示された本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法は、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセル・データを利用し、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断し、判断結果によって、読み取り電圧を制御し、第１ワードラインＷＬｋのメモリセルＭＣｋを読み取る。また、読み取り電圧を制御するとき、第１ワードラインＷＬｋのメモリセルＭＣｋがどのページまでプログラムされているかを考慮することもできる。
図６は、本発明のさらに他の実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図６に図示されたフラッシュメモリ装置の読み取り方法６００は、第１ワードラインＷＬｋのメモリセルのデータを読み取る方法に係わるものである。
図６を参照すれば、前記フラッシュメモリ装置の読み取り方法６００は、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータを読み取る段階（Ｓ６１）、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータを読み取る段階（Ｓ６２）、第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ６３）、及び第２ワードラインＷＬｋ＋１のＭＳＢフラグセルＭＦのデータがオンセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ６４）を含むことができる。
また、前記フラッシュメモリ装置の読み取り方法６００は、第１ワードラインＷＬｋのＭＳＢフラグセルＭＦのデータがオンセル状態である場合、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータを読み取る段階（Ｓ６５）、第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＬＦのデータがオフセル状態である場合、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ６６）、及び第２ワードラインＷＬｋ＋１のＬＳＢフラグセルＭＦのデータがオンセル状態である場合、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る段階（Ｓ６７）を含むことができる。
図６に図示された本発明のさらに他の実施形態によるフラッシュメモリ装置の読み取り方法６００は、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断する方法の差があるのみ、第１読み取り電圧セットまたは第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋがデータを読み取る方法は、図５に図示された本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法５００と類似している。従って、当業者であるならば、図５に係わる説明から、図６に図示されたフラッシュメモリ装置の読み取り方法６００を、フラッシュメモリ装置で具現することが可能であろうから、ここでは、図６についての詳細な説明を省略する。
一方、図３ないし図６を参照しつつ、本発明の多様な実施形態によるフラッシュメモリ装置の読み取り方法について説明した。しかし、本発明によるフラッシュメモリ装置の読み取り方法は、それらに限定されるものではなく、それらから多様な変形が可能であるということは、当業者に自明である。
また、本発明の多様な実施形態によるフラッシュメモリ装置の読み取り方法は、２ビットのデータを保存することができるマルチレベルセル（ＭＬＣ）の場合を仮定して説明したが、３ビット以上のデータを保存することができるマルチレベルセル（ＭＬＣ）の場合にも、本発明によるフラッシュメモリ装置の読み取り方法が拡張適用されるであろう。
図７Ａ及び図７Ｂは、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法によって制御される読み取り電圧を示す図面である。図２を参照して説明した通り、図７Ａ及び図７Ｂに図示された第１散布ないし第３散布Ｐ１，Ｐ２，Ｐ３は、最後に書き込まれたワードラインを除外した残りのワードラインに連結されたメモリセルのスレショルド電圧散布であり、第１散布ないし第３散布Ｐ１＿Ｌ，Ｐ２＿Ｌ，Ｐ３＿Ｌは、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す。
図７Ａは、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされた場合の読み取り電圧制御を示す図面である。
第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされ、第１ワードラインＷＬｋが最後にプログラムされたワードラインではない場合（図４Ｃ）、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。図７Ａを参照すれば、第１読み取り電圧セットは、第１読み取り電圧Ｖｒｅａｄ０を含むことができる。
第１ワードラインＷＬｋのメモリセルＭＣｋが、ＬＳＢページまでプログラムされ、第１ワードラインＷＬｋが最後にプログラムされたワードラインである場合（図４Ｄ）、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。図７Ａを参照すれば、第２読み取り電圧セットは、第１読み取り電圧Ｖｒｅａｄ０＿Ｌを含むことができる。第２読み取り電圧セットに含まれた第１読み取り電圧Ｖｒｅａｄ０＿Ｌは、第１読み取り電圧セットに含まれた第１読み取り電圧Ｖｒｅａｄ０に比べて、第１補正量ほど小さい値に設定されうる。ここで、第１補正量は、第１散布Ｐ１と第１散布Ｐ１＿Ｌとのスレショルド電圧差に対応する値に設定されうる。
図７Ｂは、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされた場合の読み取り電圧制御を示す図面である。
第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされ、第１ワードラインＷＬｋが最後にプログラムされたワードラインではない場合（図４Ａ）、第１読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。図７Ｂを参照すれば、第１読み取り電圧セットは、第１読み取り電圧Ｖｒｅａｄ０、第２読み取り電圧Ｖｒｅａｄ１及び第３読み取り電圧Ｖｒｅａｄ２を含むことができる。前述の通り、第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされた場合、２ビットのデータがメモリセルＭＣｋに保存されるので、データ読み取りのために、３個の読み取り電圧が必要になる。
第１ワードラインＷＬｋのメモリセルＭＣｋが、ＭＳＢページまでプログラムされ、第１ワードラインＷＬｋが最後にプログラムされたワードラインである場合（図４Ｂ及び図４Ｅ）、第２読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。図７Ｂを参照すれば、第２読み取り電圧セットは、第１読み取り電圧Ｖｒｅａｄ０＿Ｌ、第２読み取り電圧Ｖｒｅａｄ１＿Ｌ及び第３読み取り電圧Ｖｒｅａｄ２＿Ｌを含むことができる。第２読み取り電圧セットに含まれる第１読み取り電圧Ｖｒｅａｄ０＿Ｌ、第２読み取り電圧Ｖｒｅａｄ１＿Ｌ及び第３読み取り電圧Ｖｒｅａｄ２＿Ｌは、第１散布Ｐ１＿Ｌ、第２散布Ｐ２＿Ｌ及び第３散布Ｐ３＿Ｌの相対的な位置を考慮し、各散布間の中間値に設定されうる。
従って、第２読み取り電圧セットに含まれた第１読み取り電圧Ｖｒｅａｄ０＿Ｌは、第１読み取り電圧セットに含まれた第１読み取り電圧Ｖｒｅａｄ０に比べ、第１補正量ほど小さい値に設定されうる。ここで、前記第１補正量は、第１散布Ｐ１と第１散布Ｐ１＿Ｌとのスレショルド電圧差に対応する値に設定されうる。第２読み取り電圧セットに含まれた第２読み取り電圧Ｖｒｅａｄ１＿Ｌ及び第３読み取り電圧Ｖｒｅａｄ２＿Ｌも、これと類似して、第１読み取り電圧セットに含まれた第２読み取り電圧Ｖｒｅａｄ１及び第３読み取り電圧Ｖｒｅａｄ２に比べ、それぞれ第２補正量及び第３補正量ほど小さい値に設定されうる。
ここで、第１補正量、第２補正量及び第３補正量は、読み取り電圧の相対的な位置によって、互いに異なる値に設定されうる。一般的なフラッシュメモリ・セルアレイは、スレショルド電圧が高い状態であるほど、カップリング効果をより受けないために、第３散布Ｐ３，Ｐ３＿Ｌ間のスレショルド電圧差が、第２散布Ｐ２，Ｐ２＿Ｌ間のスレショルド電圧差より小さい。また、同じ原理で、第２散布Ｐ２，Ｐ２＿Ｌ間のスレショルド電圧差が、第１散布Ｐ１，Ｐ１＿Ｌ間のスレショルド電圧差より小さい。従って、かような点を考慮し、第１補正量、第２補正量及び第３補正量は、互いに異なる値に設定されうる。ただし、かような内容は例示的なものであり、フラッシュメモリ・セルアレイの状態によって、補正量の大きさを多様に設定することが可能なものである。
また、前記補正量は、第１ワードラインＷＬｋが、ＬＳＢページまでプログラムされているか否か、またはＭＳＢページまでプログラムされているか否かによって、互いに異なる値を有することもできる。すなわち、図７Ａに図示された第１読み取り電圧Ｖｒｅａｄ０，Ｖｒｅａｄ０＿Ｌ間の差を示す第１補正量と、図７Ｂに図示された第１読み取り電圧Ｖｒｅａｄ０，Ｖｒｅａｄ０＿Ｌ間の差を示す第１補正量は、互いに異なる値に設定されうる。ただし、かような内容は例示的なものであり、フラッシュメモリ・セルアレイの状態によって、補正量の大きさを多様に設定することが可能なものである。
図８は、本発明の一実施形態によるフラッシュメモリ装置を示す図面である。図８を参照すれば、前記フラッシュメモリ装置８００は、メモリセル・アレイ８１０、ロウ・デコーダ８２０、ページ・バッファ８３０及び読み取り電圧制御部８４０を具備することができる。メモリセル・アレイ８１０、ロウ・デコーダ８２０及びページ・バッファ８３０の構造及び動作は、当業者に周知されているので、ここでは詳細な説明を省略する。
読み取り電圧制御部８４０は、ページ・バッファ８３０からフラグセル・データＦ＿ＤＡＴＡを入力される。フラグセル・データＦ＿ＤＡＴＡは、図３を参照して説明した通り、第１ワードラインＷＬｋ及び第２ワードラインＷＬｋ＋１のフラグセルＬＦ，ＭＦのデータのうち少なくとも一つを含むことができる。読み取り電圧制御部８４０は、入力されたフラグセル・データＦ＿ＤＡＴＡによって、第１ワードラインＷＬｋが最後に書き込まれたワードラインであるか否かを判断し、これによって、第１ワードラインＷＬｋのメモリセルＭＣｋの読み取り電圧セットを決定することができる。読み取り電圧制御部８４０は、決定された読み取り電圧セットによって、読み取り電圧制御信号ＶＲＥＡＤ＿ＣＯＮを生成し、ロウ・デコーダ８２０に出力することができる。これによって、図８に図示された本発明の一実施形態によるフラッシュメモリ装置８００は、読み取り電圧制御部８４０で決定された読み取り電圧セットによって、第１ワードラインＷＬｋのメモリセルＭＣｋのデータを読み取る。
かような読み取り電圧制御部８４０の動作は、すでに図３ないし図７Ｂを参照して説明した内容と類似しているので、当業者であるならば、前記読み取り電圧制御部８４０を具現することが困難ではないであろう。従って、こでは、図８に図示された読み取り電圧制御部８４０についての詳細な説明は省略する。
図９は、本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカードを示す図面である。図９に図示されているように、本発明によるフラッシュメモリ装置９１０は、メモリ・コントローラ９２０と共に、メモリカード９００を構成することができる。このような場合、メモリ・コントローラ９２０は、ＵＳＢ（universal serial bus）、ＭＭＣ（multimedia card）、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ（small computer system interface）、ＥＳＤＩ（enhanced small device interface）そしてＩＤＥのような多様なインターフェース・プロトコルのうちいずれか一つを介して、外部（例えば、ホスト）と通信するように構成されるのである。図９のメモリ・コントローラ９２０に備わっているＳＲＡＭ（static random access memory）９２１、ＣＰＵ（central processor unit）９２２、ホスト・インターフェース９２３、ＥＣＣ（Error Check and Correct memory）９２４、メモリ・インターフェース９２５及びバス９２６の構造及び動作は、この分野の当業者に自明な事項であり、詳細な説明は省略する。
望ましくは、メモリ・コントローラ９２０とフラッシュメモリ装置９１０は、例えば、データを保存するのに、不揮発性メモリを使用するＳＳＤ（solid state drive/disk）を構成することができる。ここで、メモリカード及びＳＳＤは、メモリ・システムと呼ぶことができる。
図１０は、本発明の一実施形態によるフラッシュメモリ装置を具備するコンピュータ・システムを示す図面である。図１０を参照すれば、前記コンピュータ・システム１０００は、バス１０６０に電気的に連結されたＣＰＵ １０３０、ユーザ・インターフェース１０５０、及びメモリ・コントローラ１０１２及びフラッシュメモリ装置１０１１を具備するフラッシュメモリ・システム１０１０を具備することができる。本発明によるコンピュータ・システム１０００は、さらにＲＡＭ（random-access memory）１０４０及びパワー供給装置１０２０をさらに具備することができる。
図１０に図示されたフラッシュメモリ・システム１０１０は、図９に図示されたメモリカード９００に対応しうる。フラッシュメモリ装置１０１１には、マイクロプロセッサ１０３０によって処理された／処理されるＮビットデータ（Ｎは、１またはそれより大きい整数）、がメモリ・コントローラ１０１２を介して保存されうる。
本発明によるコンピュータ・システム１０００が、モバイル装置である場合、コンピュータ・システムの動作電圧を供給するためのバッテリ及びベースバンド・チップセット（baseband chipset）のようなモデムがさらに提供されうる。また、本発明によるコンピュータ・システム１０００には、応用チップセット（application chip set）、カメライメージ・プロセッサ（camera image processor）、モバイルＤＲＡＭ（dynamic random-access memory）などがさらに提供されうることは、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
一方、前記で説明した本発明によるフラッシュメモリ装置は、多様な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ装置は、ＰｏＰ（package on package）、ＢＧＡ（ball grid array）、ＣＳＰ（chip scale package）、ＰＬＣＣ（plastic leaded chip carrier）、ＰＤＩＰ（plastic dual in-line package）、Die in Waffle Pack、Die in Wafer Form、ＣＯＢ（chip on board）、ＣＥＲＤＩＰ（ceramic dual in-line package）、ＭＱＦＰ（plastic metric quad flat pack）、ＴＱＦＰ（thin quad flat pack）、ＳＯＩＣ（small out line）、ＳＳＯＰ（shrink small outline package）、ＴＳＯＰ（thin small outline）、ＴＱＦＰ（thin quad flatpack）、ＳＩＰ（system in package）、ＭＣＰ（multi chip package）、ＷＦＰ（wafer-level fabricated package）、ＷＳＰ（wafer-level processed stack package）のようなパッケージを利用して実装されうる。
本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
１００ フラッシュメモリ・セルアレイ
８００，９１０，１０１１ フラッシュメモリ装置
８１０ メモリセル・アレイ
８２０ ロウ・デコーダ
８３０ ページ・バッファ
８４０ 読み取り電圧制御部
９００ メモリカード
９２０，１０１２ メモリ・コントローラ
９２１ ＳＲＡＭ
９２２，１０３０ ＣＰＵ
９２３ ホスト・インターフェース
９２４ ＥＣＣ
９２５ メモリ・インターフェース
９２６，１０６０ バス
１０００ コンピュータ・システム
１０１０ フラッシュメモリ・システム
１０２０ パワー供給装置
１０４０ ＲＡＭ
１０５０ ユーザ・インターフェース

Claims (10)

  1. フラッシュメモリ装置の読み取り方法において、
    第１ワードラインのフラグセル・データと、前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つから、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階と、
    前記決定された読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とするフラッシュメモリ装置の読み取り方法。
  2. 前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階は、
    前記第１ワードラインのフラグセル・データと、前記第２ワードラインフラグセル・データとのうち少なくとも一つから、前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、
    前記第１ワードラインが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第１ワードラインが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットを、前記第１ワードラインに対応するメモリセルの読み取り電圧セットとして決定する段階と、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の読み取り方法。
  3. 前記第２読み取り電圧セットに含まれる読み取り電圧それぞれは、
    前記第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値であることを特徴とする請求項２に記載のフラッシュメモリ装置の読み取り方法。
  4. 前記補正量は、
    前記第１ワードラインのフラグセル・データと、前記第２読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されることを特徴とする請求項３に記載のフラッシュメモリ装置の読み取り方法。
  5. フラッシュメモリ装置の読み取り方法において、
    第１ワードラインのフラグセル・データと、前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つを読み取る段階と、
    前記少なくとも１つのフラグセル・データによって、第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、
    前記第１ワードラインが最後に書き込まれたワードラインではなければ、第１読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、
    前記第１ワードラインが最後に書き込まれたワードラインであるならば、第２読み取り電圧セットによって、前記第１ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とするフラッシュメモリ装置の読み取り方法。
  6. 前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、
    前記第２ワードラインのＭＳＢ（most significant bit）フラグセル・データが第１論理状態である場合、前記第１ワードラインが最後に書き込まれたワードラインではないと判断することを特徴とする請求項５に記載のフラッシュメモリ装置の読み取り方法。
  7. 前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、
    前記第２ワードラインのＭＳＢフラグセル・データが第２論理状態である場合、前記第１ワードラインが最後に書き込まれたワードラインであると判断することを特徴とする請求項６に記載のフラッシュメモリ装置の読み取り方法。
  8. 前記第１ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、
    前記第１ワードラインのフラグセルそれぞれのデータが、前記第２ワードラインのフラグセルのうち対応するフラグセルのデータといずれも同一であるならば、前記第１ワードラインが最後に書き込まれたワードラインではないと判断することを特徴とする請求項５に記載のフラッシュメモリ装置の読み取り方法。
  9. 前記第２読み取り電圧セットに含まれる読み取り電圧それぞれは、
    前記第１読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値であることを特徴とする請求項５に記載のフラッシュメモリ装置の読み取り方法。
  10. 複数個のメモリセルを含むメモリセル・アレイと、
    前記メモリセル・アレイのワードラインに印加されるワードライン電圧を制御するロウ・デコーダと、
    前記メモリセル・アレイと複数個のビットラインを介して連結され、前記メモリセル・アレイに含まれる複数個のメモリセルのデータを読み取るページ・バッファと、
    第１ワードラインのフラグセル・データと、前記第１ワードラインに隣接した第２ワードラインのフラグセル・データとのうち少なくとも一つを、前記ページ・バッファから入力され、前記入力された少なくとも１つのフラグセル・データによって、前記第１ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とするフラッシュメモリ装置。
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