CN105513639A - 非易失性存储器件及其操作方法 - Google Patents

Abstract

一种非易失性存储器件的操作方法，可以包括：擦除包括在存储块的多个串中的存储单元，其中存储单元耦接在位线与公共源极线之间。非易失性存储器件的操作方法可以包括：对存储单元之中的具有低擦除速度的被选存储单元执行擦除验证操作。非易失性存储器件的操作方法可以包括：重复存储单元的擦除和擦除验证操作的执行，直到擦除验证操作通过为止。

Description

非易失性存储器件及其操作方法

相关申请的交叉引用

本申请要求于2014年10月13日向韩国知识产权局提交的申请号为10-2014-0137818的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。

技术领域

各种实施例总体涉及一种非易失性存储器件及其操作方法，更具体地，涉及一种三维非易失性存储器件的擦除操作。

背景技术

非易失性存储器件可以被分类为二维(2D)非易失性存储器件或三维(3D)非易失性存储器件。在2D非易失性存储器件中，串平行于衬底的方向来安置。在3D非易失性存储器件中，串安置在衬底的垂直方向上。例如，3D非易失性存储器件可以包括安置在衬底的垂直方向上的多个垂直沟道层。存储层围绕垂直沟道层。3D非易失性存储器件也可以包括沿着存储层层叠并彼此分开的多个字线。

然而，不同于2D非易失性存储器件，3D非易失性存储器件的字线是用不同的层来层叠的。因此，在字线之间可以存在电阻，且这种电气差异可以降低3D非易失性存储器件的操作可靠性。

发明内容

根据一个实施例的非易失性存储器件的操作方法可以包括：擦除包括在存储块的多个串中的存储单元。存储单元可以耦接在位线与公共源极线之间。该操作方法可以包括：对存储单元之中的具有低擦除速度的被选存储单元执行擦除验证操作。该操作方法可以包括：重复存储单元的擦除和擦除验证操作的执行，直到擦除验证操作通过为止。

根据一个实施例的非易失性存储器件可以包括：存储块，被配置用于储存数据；电路组，被配置用于对存储块执行测试操作和主擦除操作；以及储存单元，被配置用于储存关于包括慢单元的页的地址信息。该非易失性存储器件可以包括控制电路，控制电路被配置用于控制电路组来在主擦除操作期间擦除包括在存储块中的存储单元，来基于地址信息而对慢单元执行擦除验证操作，以及来执行主擦除操作直到擦除验证操作通过为止。

附图说明

图1是图示根据一个实施例的半导体器件的例示的示图。

图2是图示根据一个实施例的测试操作的例示的流程图。

图3是图示图2中示出的在测试擦除验证操作期间选择慢单元的方法的例示的示图。

图4是图示根据一个实施例的擦除操作的例示的流程图。

图5是图示具有三维结构的串的例示的透视图。

图6是图示根据第一实施例的擦除操作的例示的示图。

图7是图示根据第二实施例的擦除操作的例示的示图。

图8是图示根据一个实施例的具有三维结构的串的例示的透视图。

图9是图示根据第三实施例的擦除操作的例示的示图。

图10是图示根据第四实施例的擦除操作的例示的示图。

图11是图示包括根据一个实施例的半导体器件的固态驱动的例示的框图。

图12是图示包括根据一个实施例的半导体器件的存储系统的例示的框图。

图13是图示包括根据一个实施例的半导体器件的计算系统的例示的示意性框图。

具体实施方式

在下文中，将参照附图来详细地描述实施例的各种示例。附图被提供以允许本领域技术人员理解各种实施例的范围。然而，本公开可以以不同形式来实现，而不应当被解释为局限于所陈述的实施例。相反地，提供这些实施例使得本公开将彻底且完整。此外，提供实施例以将本申请的范围充分地传达给本领域技术人员。

各种实施例总体而言可以涉及一种非易失性存储器件及其操作方法，该非易失性存储器件能够改善三维存储器件的擦除操作的可靠性。

图1是图示根据一个实施例的半导体器件1000的例示的示图。

参见图1，半导体器件1000可以包括被配置用于储存数据的存储单元阵列110和被配置用来执行存储单元阵列110的编程操作、读取操作或擦除操作的电路组120。半导体器件1000可以包括被配置用来控制电路组120的控制电路130。

存储单元阵列110可以包括彼此具有基本上相同的配置的多个存储块。存储块中的每个可以包括多个串。多个串中的每个可以包括储存数据的多个存储单元，且具有安置在关于衬底的垂直方向上或基本上垂直的方向上的三维结构。存储单元可以包括在其中储存一位数据的单电平单元(SLC)、在其中可以储存两位数据的多电平单元(MLC)、三电平单元(TLC)或四电平单元(QLC)。例如，在多电平单元(MLC)的每个中可以储存两位数据，在三电平单元(TLC)的每个中可以储存三位数据，而在四电平单元(QLC)的每个中可以储存四位数据。

电路组120可以包括电压发生器21、行解码器22和页缓冲器23。电路组120可以包括列解码器24和输入/输出电路25。

电压发生器21可以响应于操作命令信号OP_CMD来产生包括各种电平的操作电压。例如，为了执行擦除操作，电压发生器21可以产生例如(但不局限为)擦除电压Vera、通过电压Vpass、擦除验证电压Vf、选择导通电压VSL和管道导通电压VPL。电压发生器21可以产生用于各种操作所必需的各种电压。在擦除操作期间，擦除电压Vera、通过电压Vpass、擦除验证电压Vf、选择导通电压VSL和管道导通电压VPL可以被施加到行解码器22。

行解码器22可以选择包括在存储单元阵列110中的存储块中的一个。行解码器22可以响应于行地址RADD来选择包括在存储单元阵列110中的存储块中的一个，且可以将操作电压传送到连接至被选存储块的字线WL、漏极选择线DSL和源极选择线SSL。

页缓冲器23可以通过位线BL来连接或电耦接至存储块。页缓冲器23可以在编程操作、读取操作和/或擦除操作期间与被选存储块交换数据，并可以响应于页缓冲器控制信号PBSIGNALS来暂时地储存被传送的数据。

列解码器24可以与页缓冲器23交换数据。列解码器24可以响应于列地址CADD来与页缓冲器23交换数据。

输入/输出电路25可以将从外部设备传送来的命令信号CMD和地址ADD传送到控制电路130。输入/输出电路25可以将从外部设备传送来的数据DATA传送到列解码器24，以及将从列解码器24传送来的数据DATA输出到外部设备，或将数据DATA传送到控制电路130。

控制电路130可以响应于命令信号CMD和地址ADD来控制电路组120。控制电路130可以控制电路组120，使得电路组120可以在半导体器件1000的测试擦除操作期间判定慢单元并储存慢单元的地址。控制电路130可以在测试擦除操作之后执行擦除操作，而基于储存的地址信息仅对慢单元执行擦除验证操作。

图2是图示根据一个实施例的测试擦除操作的例示的流程图。

参见图2，可以在执行测试擦除操作(202)之前执行测试编程操作(201)。例如，测试编程操作可以通过用任意测试数据对包括在存储单元阵列110(见图1)中的存储块之中的被选存储块编程来执行。测试编程操作可以通过例如增量阶跃脉冲编程(ISPP)方法或者不执行编程验证操作来执行。

在完成测试编程操作之后，可以执行测试擦除操作(202)。测试擦除操作可以通过施加测试擦除电压到耦接至被选存储块的位线、公共源极线以及管道线来执行。例如，测试擦除操作可以通过施加具有单脉冲的测试擦除电压到位线、公共源极线和管道线以预定的时间段、或者通过施加具有与测试擦除电压基本上相同的电平的多个擦除脉冲以预定的时间段来执行。

在擦除包括在被选存储块中的存储单元之后，可以从擦除的存储单元中选出慢单元，且被选慢单元的地址可以被储存(203)。为了判定慢单元，可以执行测试擦除验证操作。测试擦除验证操作可以通过使用测试验证电压来执行。例如，测试擦除验证操作可以通过施加测试验证电压到耦接至被选存储块的所有字线来执行。在测试擦除验证操作期间，具有比测试验证电压高的阈值电压的存储单元可以被选择作为慢单元，且关于包括被选慢单元的页的地址信息可以被储存在图1中示出的半导体器件1000的储存单元中。

页可以指耦接至同一字线的存储单元组。因此，在三维结构的半导体器件中，页可以指包括在被选存储块的同一层中的存储单元组。包括在半导体器件1000中的任意储存单元可以被用作在其中储存关于包括慢单元的页的地址信息的储存单元。例如，包括在图1中示出的控制电路130中的储存单元、包括在存储单元阵列110中的某些存储单元(例如，标志单元)可以被使用，以及仅储存通过测试操作而提取的页的地址的单独的储存单元可以被使用。

当对被选页的测试擦除验证操作的结果被判定为失败时，关于被选页的地址信息可以被储存在储存单元中。可以对存储块中的每个执行上述的测试擦除操作(201、202和203)。关于包括慢单元的页的地址信息可以根据每个存储块而变化。

图3是图示图2中示出的在测试擦除验证操作期间选择慢单元的方法的例示的示图。

参见图3，当测试擦除操作对被执行了测试编程操作的存储单元PV执行时，存储单元的阈值电压可以降低(310)。然而，尽管为相同的测试擦除电压，每个存储单元仍可以由于其电特性上的差异而以不同的速度擦除。擦除的存储单元的阈值电压(310)之中具有比测试验证电压Vf_test高的阈值电压(300)的存储单元可以以比具有低于测试验证电压Vf_test的阈值电压的存储单元慢的速率擦除。测试验证电压Vf_test可以被设置在0V与擦除验证电压之间。擦除验证电压可以指在擦除操作期间施加的验证电压，该擦除操作通常可以在测试擦除操作之后执行。

图4是图示根据一个实施例的擦除操作的例示的流程图。

参见图4，擦除操作可以通过使用增量阶跃脉冲擦除(ISPE)来执行。该擦除操作可以被定义为主擦除操作，以便于与上述的测试擦除操作区分。使用ISPE方法的擦除操作可以包含多个子擦除操作以及擦除验证操作。可以对包括在被选存储块中的存储单元执行子擦除操作。可以仅对包括慢单元的页执行擦除验证操作。以下描述擦除操作。

当擦除操作开始时，可以执行被选存储块的第n子擦除操作(402)。例如，第n子擦除操作可以通过施加擦除电压到位线和公共源极线、施加选择导通电压到漏极选择线和源极选择线以及将字线耦接至接地端子来执行。这里，'n'可以指子擦除操作的数目，其中n是正整数，且被设置为初始值'1'(401)。第一次执行的第n子擦除操作可以为第一子擦除操作。

可以在第一子擦除操作被执行之后执行擦除验证操作(403)。可以仅对包括慢单元的页执行擦除验证操作。换言之，由于对于同一擦除操作而言，比慢单元具有更快的擦除操作速度的存储单元的阈值电压低于慢单元的阈值电压，故对除慢单元之外的其它存储单元的擦除验证操作可以是不必要的。

此外，在三维结构的半导体器件中，即使当假设形成在不同层中的存储单元具有相同的电特性时，就制造工艺而论，包括在不同页中的字线仍可以形成在不同的层中。因此，可以出现诸如电阻的电差异。换言之，形成在同一页中(即，在同一层中)的字线可以具有类似的电特性，而形成在不同层中的字线可以具有不同的电特性。字线之间的这种电差异可以导致慢单元。

在擦除验证操作(403)期间，可以基于测试操作期间储存的地址信息来选择包括慢单元的页。在对包括慢单元的页选择性地执行擦除验证操作(403)之后，可以根据擦除验证操作的结果来判定擦除验证操作通过或失败(404)。例如，当慢单元的阈值电压低于擦除验证电压时，擦除验证操作可以被判定为通过，否则擦除验证操作可以被判定为失败。

当对包括在被选页中的慢单元的擦除验证操作通过时，包括在被选存储块中的其它存储单元的阈值电压可以被判定为具有低于擦除验证电压的电压电平。因此，可以终止被选存储块的擦除操作。

当包括在被选页中的慢单元的擦除验证操作失败时，第二子擦除操作(402)可以根据'n＝n+1'来执行(405)。第二子擦除操作可以通过使用高于第一子擦除操作的擦除电压来执行。

如上所述，可以在对被选存储块执行子擦除操作。可以仅对包括慢单元的页执行擦除验证操作，使得用于擦除操作的功耗可以降低。此外，由于擦除验证操作是基于包括慢单元的页而执行的，故类似于读取操作的操作条件可以被满足。因此，读取操作以及擦除操作的可靠性可以改善。此外，在擦除操作期间，施加到不包括慢单元的页中的存储单元的应力可以降低。因此，半导体器件的性能劣化可以被抑制，而可靠性可以改善。

由于三维半导体器件可以包括具有不同结构的串，故执行擦除操作的方法可以根据串的结构而不同。下面描述相应的串结构及其擦除操作。

图5是图示根据一个实施例的三维结构的串的例示的透视图。

参见图5，根据一个实施例的三维结构的串可以安置在位线BL与公共源极线CSL之间的垂直方向上。这种结构可以被称为位成本可扩展(BiCS)结构。例如，当公共源极线CSL形成在相对于衬底的水平方向上时，具有BiCS结构的串可以形成在相对于公共源极线CSL的垂直方向上。串可以包括源极选择线SSL、字线WL、漏极选择线DSL以及垂直沟道层CH。源极选择线SSL、字线WL以及漏极选择线DSL可以安置在第一方向上。源极选择线SSL、字线WL以及漏极选择线DSL可以层叠并彼此分开。垂直沟道层CH可以垂直地穿过源极线SSL、字线WL和漏极选择线DSL，并接触公共源极线CSL。位线BL可以接触垂直沟道层CH突出在漏极选择线DSL之上的顶部，且安置在与第一方向正交或基本上正交的第二方向上。还可以在位线BL与垂直沟道层CH之间形成接触插塞CT。

下面描述包括具有上述BiCS结构的串的半导体器件的擦除操作。

图6是图示根据第一实施例的擦除操作的例示的示图。

图6是图示图5中示出的串中的一串的例示的电路图。串可以包括源极选择晶体管SST、第一存储单元C1到第六存储单元C6以及漏极选择晶体管DST。源极选择晶体管SST、第一存储单元C1到第六存储单元C6以及漏极选择晶体管DST可以串联地耦接在公共源极线CSL与位线BL之间。为了解释的方便，在图6中图示了一个源极选择晶体管SST、一个漏极选择晶体管DST以及六个存储单元C1至C6。然而，更多的源极选择晶体管、更多的漏极选择晶体管以及更多的存储单元可以根据半导体器件而被包括。

在对被选存储块执行子擦除操作(图4中的402)之后，可以对包括在被选存储块中的存储单元之中的慢单元执行擦除验证操作(图4中的403)。从存储单元之中选择慢单元以及在擦除验证操作期间选择慢单元的方法的详细描述被省略，因为以上参照图4描述了这种方法。参照图6而描述了当第二存储单元C2被选择作为慢单元时施加到相应的线的电压。当第二存储单元C2被选择作为慢单元时，擦除验证电压Vf可以被施加到耦接至第二存储单元C2的第二字线WL2，而通过电压Vpass可以被施加到第一字线WL1以及第三字线WL3到第六字线WL6。

在三维结构的半导体器件中，由于形成在同一层中的字线具有类似的电特性，故耦接至形成在同一层中的字线的单元可以具有类似的电特性。例如，当包括在串的一个串中的第二存储单元C2为慢单元时，包括在其它串中的第二存储单元C2可能是比第一存储单元C1以及第三存储单元C3到第六存储单元C6具有更慢的擦除速度的慢单元。因此，在擦除验证操作期间，第二存储单元C2的阈值电压可以通过施加擦除验证电压Vf到耦接至被选存储块的字线之中的耦接至第二存储单元C2的所有第二字线WL2来同时或基本上同时验证。

当擦除验证操作被执行时，擦除电压Vera可以被施加到位线BL和公共源极线CSL，而选择导通电压VSL可以被施加到漏极选择线DSL和源极选择线SSL。例如，选择导通电压VSL可以被设置为大于0V，通过电压Vpass可以被设置为大于选择导通电压VSL，而擦除电压Vera可以被设置为大于通过电压Vpass。

当包括在被选存储块中的第二存储单元C2的擦除验证操作通过时，可以终止被选存储块的擦除操作。当擦除验证操作由于包括在被选存储块中的第二存储单元C2之中的其阈值电压不低于擦除验证电压的单元而失败时，可以重复被选存储块的子擦除操作以及第二存储单元C2的擦除验证操作直到第二存储单元C2的擦除验证操作通过为止。由于第一存储单元C1以及第三存储单元C3到第六存储单元C6以比第二存储单元C2快的速率擦除，故如果第二存储单元C2的擦除验证操作通过，则被选存储块的擦除操作可以终止。换言之，当被选存储块的擦除操作被执行时，对第一存储单元C1以及第三存储单元C3到第六存储单元C6的擦除验证操作可以被省略。

图7是图示根据第二实施例的擦除操作的例示的示图。

图7是图示图6中示出的同一串的电路图。参照图7描述了当第一存储单元C1和第五存储单元C5被选择作为慢单元时施加到相应的线的电压。然而，当第一存储单元C1和第五存储单元C5被选择作为慢单元时，擦除验证电压Vf可以被施加到耦接至第一存储单元C1和第五存储单元C5的第一字线WL1和第五字线WL5，而通过电压Vpass可以被施加至第二字线WL2至第四字线WL4以及第六字线WL6。

在三维结构的半导体器件中，由于形成在同一层中的字线具有类似的电特性，因此耦接至形成在同一层中的字线的单元可以具有类似的电特性。例如，当包括在串的一个串中的第一存储单元C1和第五存储单元C5是慢单元时，包括在其它串中的第一存储单元C1和第五存储单元C5可能是比第二存储单元C2到第四存储单元C4以及第六存储单元C6具有更慢的擦除速度的慢单元。

因此，在擦除验证操作期间，第一存储单元C1和第五存储单元C5的阈值电压可以通过施加擦除验证电压到耦接至被选存储块的字线之中的耦接至第一存储单元C1和第五存储单元C5的第一字线WL1和第五字线WL5来同时或基本上同时验证。当擦除验证操作被执行时，擦除电压Vera可以被施加到位线BL和公共源极线CSL，而选择导通电压VSL可以被施加到漏极选择线DSL和源极选择线SSL。

当包括在被选存储块中的第一存储单元C1和第五存储单元C5的擦除验证操作通过时，被选存储块的擦除操作可以终止。当擦除验证操作由于包括在被选存储块中的第一存储单元C1和第五存储单元C5之中的其阈值电压不低于擦除验证电压的单元而失败时，被选存储块的子擦除操作以及第一存储单元C1和第五存储单元C5的擦除验证操作可以被重复直到第一存储单元C1和第五存储单元C5的擦除验证操作通过为止。由于第二存储单元C2到第四存储单元C4以及第六存储单元C6以比第一存储单元C1和第五存储单元C5快的速率擦除，故如果对第一存储单元C1和第五存储单元C5的擦除验证操作通过，则被选存储块的擦除操作可以终止。换言之，当被选存储块的擦除操作被执行时，第二存储单元C2到第四存储单元C4以及第六存储单元C6的擦除验证操作可以被跳过。

图8是图示根据一个实施例的三维结构的串的例示的透视图。

参见图8，根据一个实施例的具有三维结构的串可以包括以管道线PL彼此耦接的第一子串和第二子串。第一子串可以安置在位线BL与管道线PL之间的垂直方向上。第二子串可以安置在公共源极线CSL与管道线PL之间的垂直方向上。这种结构可以被称作管道形状位成本可扩展(P-BiCS)结构。例如，当管道线PL形成在相对于衬底的水平方向上时，具有P-BiCS结构的串可以包括第一子串和第二子串。第一子串可以形成在相对于管道线PL的垂直方向上，且安置在位线BL之间。第二子串可以形成在相对于管道线PL的垂直方向上，且安置在公共源极线CSL之间。

第一子串可以包括字线WL、漏极选择线DSL和第一垂直沟道层D_CH。字线WL和漏极选择线DSL可以安置在第一方向上，且层叠并彼此分开。第一垂直沟道层D_CH可以垂直地穿过字线WL和漏极选择线DSL。第二子串可以包括字线WL、源极选择线SSL和第二垂直沟道层S_CH。字线WL和源极选择线SSL可以安置在第一方向上，且层叠并彼此分开。第二垂直沟道层S_CH可以垂直地穿过字线WL和源极选择线SSL。第一垂直沟道层D_CH与第二垂直沟道层S_CH可以通过管道线PL中的管道沟道层P_CH来彼此耦接。位线BL可以接触第一垂直沟道层D_CH突出在漏极选择线DSL之上的顶部，且安置在与第一方向正交或基本上正交的第二方向上。

下面描述包含具有上述P-BiCS结构的串的半导体器件的擦除操作。

图9是图示根据第三实施例的擦除操作的例示的示图。

图9是图示图8中示出的串中的一串的例示的电路图。该串可以包括源极选择晶体管SST、第一存储单元C1到第四存储单元C4、第五存储单元C5到第八存储单元C8以及漏极选择晶体管DST。源极选择晶体管SST以及第一存储单元C1到第四存储单元C4可以串联地耦接在公共源极线CSL与管道晶体管PT之间。第五存储单元C5到第八存储单元C8以及漏极选择晶体管DST可以串联地耦接在管道晶体管PT与位线BL之间。参见图9，为了解释的方便，示出了一个源极选择晶体管SST、一个漏极选择晶体管DST以及八个存储单元C1到C8。然而，根据半导体器件或者一个实施例，更多的源极选择晶体管、更多的漏极选择晶体管以及更多的存储单元可以被包括。

在执行子擦除操作(图4中的420)之后，可以对包括在被选存储块中的存储单元之中的慢单元执行擦除验证操作(图4中的403)。从存储单元中选择慢单元以及在擦除验证操作期间选择慢单元的方法的详细描述被省略，因为以上参考图4而描述了这种方法。可以参照图9来描述当形成在同一层中的第一存储单元C1和第八存储单元C8被选择作为慢单元时施加到相应的线的电压。当第一存储单元C1和第八存储单元C8被选择作为慢单元时，擦除验证电压Vf可以被施加到耦接至第一存储单元C1和第八存储单元C8的第一字线WL1和第八字线WL8，而通过电压Vpass可以被施加到第二字线WL2到第七字线WL7。

在三维结构的半导体器件中，由于形成在同一层中的字线具有类似的电特性，故耦接至形成在同一层中的字线的单元可以具有类似的电特性。例如，当包括在串的一串中的第一存储单元C1和第八存储单元C8为慢单元时，包括在其它串中的第一存储单元C1和第八存储单元C8可以是比第二存储单元C2到第七存储单元C7具有更慢的擦除速度的慢单元。因此，在擦除验证操作期间，在耦接至被选存储块的字线之中，第一存储单元C1和第八存储单元C8的阈值电压可以通过施加擦除验证电压Vf到耦接至第一存储单元C1和第八存储单元C8的所有第一字线WL1和第八字线WL8来同时或基本上同时验证。

当擦除验证操作被执行时，擦除电压Vera可以被施加到位线BL和公共源极线CSL，选择导通电压VSL可以被施加到漏极选择线DSL和源极选择线SSL，而管道导通电压VPL可以被施加到管道线PL。例如，选择导通电压VSL可以被设置为大于0V，通过电压Vpass可以被设置为大于选择导通电压VSL，管道导通电压VPL可以被设置为高于通过电压Vpass，而擦除电压Vera可以被设置为大于管道导通电压VPL。

当对包括在被选存储块中的第一存储单元C1和第八存储单元C8的擦除验证操作通过时，对被选存储块的擦除操作可以终止。当擦除验证操作由于包括在被选存储块中的第一存储单元C1和第八存储单元C8之中的其阈值电压不低于擦除验证电压的存储单元而失败时，被选存储块的子擦除操作以及第一存储单元C1和第八存储单元C8的擦除验证操作可以被重复，直到第一存储单元C1和第八存储单元C8的擦除验证操作通过为止。由于第二存储单元C2到第七存储单元C7以比第一存储单元C1和第八存储单元C8快的速率擦除，故如果第一存储单元C1和第八存储单元C8的擦除验证操作通过，则被选存储块的擦除操作可以终止。换言之，当对被选存储块的擦除操作被执行时，第二存储单元C2到第七存储单元C7的擦除验证操作可以被跳过。

图10是图示根据第四实施例的擦除操作的例示的示图。

图10是图示与图9中示出的串相同的串的例示的电路图。参照图10来描述当形成在不同层中的第三存储单元C3和第六存储单元C6以及第四存储单元C4和第五存储单元C5被选择作为慢单元时施加到相应的线的电压。当第三存储单元C3到第六存储单元C6被选择作为慢单元时，擦除验证电压Vf可以被施加到耦接至第三存储单元C3到第六存储单元C6的第三字线WL3到第六字线WL6，而通过电压Vpass可以被施加到第一字线WL1、第二字线WL2、第七字线WL7以及第八字线WL8。

在三维结构的半导体器件中，由于形成在同一层中的字线具有类似的电特性，故耦接至形成在同一层中的字线的单元可以具有类似的电特性。例如，当包括在串的一个中的第三存储单元C3到第六存储单元C6为慢单元时，包括在其它串中的第三存储单元C3到第六存储单元C6可以是比第一存储单元C1、第二存储单元C2、第七存储单元C7以及第八存储单元C8具有更慢的擦除速度的慢单元。因此，在擦除验证操作期间，第三存储单元C3到第六存储单元C6的阈值电压可以通过施加擦除验证电压到耦接至被选存储块的字线之中的耦接到第三存储单元C3到第六存储单元C6的第三字线WL3到第六字线WL6来同时或基本上同时验证。当擦除验证操作被执行时，擦除电压Vera可以被施加到位线BL和公共源极线CSL，管道导通电压VPL可以被施加到管道线PL，而选择导通电压VSL可以被施加到漏极选择线DSL和源极选择线SSL。

当对包括在被选存储块中的第三存储单元C3到第六存储单元C6的擦除验证操作通过时，被选存储块的擦除操作可以终止。当第三存储单元C3到第六存储单元C6的擦除验证操作由于包括在被选存储块中的第三存储单元C3到第六存储单元C6之中的其阈值电压不低于擦除验证电压的存储单元而失败时，被选存储块的子擦除操作以及第三存储单元C3到第六存储单元C6的擦除验证操作可以被重复，直到对第三存储单元C3到第六存储单元C6的擦除验证操作通过为止。

由于第一存储单元C1、第二存储单元C2、第七存储单元C7以及第八存储单元C8以比第三存储单元C3到第六存储单元C6快的速率擦除，故如果对第三存储单元C3到第六存储单元C6的擦除验证操作通过，则对被选存储块的擦除操作可以终止。换言之，当擦除操作对被选存储块执行时，对第一存储单元C1、第二存储单元C2、第七存储单元C7以及第八存储单元C8的擦除验证操作可以终止。

图11是图示包括根据一个实施例的半导体器件的固态驱动的例示的框图。

参见图11，驱动设备2000可以包括主机2100和SSD2200。SSD2200可以包括SSD控制器2210、缓冲存储器2220和半导体器件1000。

SSD控制器2210可以提供主机2100与SSD2200之间的物理连接。换言之，SSD控制器2210可以响应于主机2100的总线格式来执行与SSD2200接口。SSD控制器2210可以将从主机2100提供的命令解码。根据解码结果，SSD控制器2210可以访问半导体器件1000。通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连快速(PCI-E)、先进技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)以及串行连接SCSI(SAS)可以被包括作为主机2100的总线格式。

缓冲存储器2220可以暂时储存从主机2100提供的编程数据或者从半导体器件1000读取的数据。当主机2100作出读取请求时，如果半导体器件1000中的数据被高速缓存(cached)，则缓冲存储器2220可以支持高速缓存功能以将高速缓存的数据直接提供到主机2100。通常，通过主机2100的总线格式(例如，SATA或SAS)的数据传送速度可以高于SSD2200的存储器信道的传送速度。换言之，当主机2100的接口速度高于SSD2200的存储器信道的传送速度时，由速度差异引起的性能劣化可以通过提供具有大容量的缓冲存储器2220而被最小化。缓冲存储器2220可以被设置为同步DRAM以在SSD2200中提供充足的缓冲。

半导体器件1000可以被设置为SSD2200的储存媒介。例如，半导体器件1000可以被设置为如以上参照图1而详细描述的具有大储存容量的非易失性存储器件。半导体器件1000可以为NAND型快闪存储器。

图12是图示包括根据一个实施例的半导体器件的存储系统的例示的框图。

参见图12，根据一个实施例的存储系统3000可以包括存储控制单元3100和半导体器件1000。

由于半导体器件1000可以具有与图1中示出的基本上相同的配置，因此可以省略对其的详细描述。

存储器控制单元3100可以被配置用来控制半导体器件1000。SRAM3110可以被用作CPU3120的工作存储器。主机接口(I/F)3130可以包括与存储系统3000电耦接的主机的数据交换协议。存储器控制单元3100中的错误校正电路(ECC)3140可以检测并校正从半导体器件1000读取的数据中的错误。半导体接口(I/F)3150可以与半导体器件1000接口。CPU3120可以执行用于存储器控制单元3100的数据交换的控制操作。此外，尽管未在图10中示出，但用于储存用来与主机接口的编码数据的ROM(未示出)可以被设置在存储系统3000中。

在一个实施例中，存储系统3000可以被应用到计算机、超移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字相机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、在无线环境中发送和接收信息的设备以及构成家庭网络的各种设备中的一种。

图13是图示包括根据一个实施例的半导体器件的计算系统4000的例示的框图。

参见图13，计算系统4000包括电耦接至总线4300的半导体器件1000的实施例、存储器控制器4100、调制解调器4200、微处理器4400以及用户接口4500。当计算系统4000是移动设备时，可以额外提供用于供应计算系统4000的操作电压的电池4600。计算系统4000可以包括应用芯片组(未示出)、相机图像处理器(CIS)(未示出)和移动DRAM(未示出)等。

半导体器件1000可以以与图1中示出的半导体器件1000基本上相同的方式来配置。因此，将省略对其的详细描述。

存储器控制器4100和半导体器件1000可以是固态驱动/盘(SSD)的部件。

半导体器件1000和存储器控制器4100可以使用各种类型的封装来安装。例如，半导体器件1000和存储器控制器4100可以使用诸如叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理层叠封装(WSP)等封装来安装。

根据各种实施例，三维非易失性存储器件的擦除操作和读取操作的可靠性可以改善。

各种实施例可以提供一种新型操作方法及电路，以按照存储阵列的改变了的结构来实施其以增加集成度，由此增进操作特性和可靠性。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种非易失性存储器件的操作方法，所述操作方法包括：

擦除包括在存储块的多个串中的存储单元，其中，存储单元耦接在位线与公共源极线之间；

对存储单元之中的具有低擦除速度的被选存储单元执行擦除验证操作；以及

重复存储单元的擦除和擦除验证操作的执行，直到擦除验证操作通过为止。

技术方案2.如技术方案1所述的操作方法，其中，通过使用增量阶跃脉冲擦除ISPE方法来执行存储单元的擦除。

技术方案3.如技术方案1所述的操作方法，其中，通过施加擦除电压到位线和公共源极线并将耦接至存储单元的字线耦接至接地端子来执行存储单元的擦除。

技术方案4.如技术方案1所述的操作方法，其中，通过施加擦除验证电压到耦接至被选存储单元的字线并施加通过电压到剩余的字线来执行擦除验证操作。

技术方案5.如技术方案4所述的操作方法，其中，擦除验证操作在被选存储单元的阈值电压低于擦除验证电压时通过，而当在存储单元之中检测到至少一个具有不低于擦除验证电压的阈值电压的存储单元时失败。

技术方案6.如技术方案5所述的操作方法，其中，当擦除验证操作失败时，重复以上的步骤，直到擦除验证操作通过为止。

技术方案7.如技术方案1所述的操作方法，还包括：执行测试操作以在存储单元的擦除之前判定存储单元之中具有低擦除速度的被选存储单元。

技术方案8.如技术方案7所述的操作方法，其中，测试操作包括测试编程操作、测试擦除操作和用于慢单元的地址储存操作。

技术方案9.如技术方案8所述的操作方法，其中，通过用任意测试数据对存储块编程来执行测试编程操作。

技术方案10.如技术方案9所述的操作方法，其中，可以通过增量阶跃脉冲编程ISPP方法或不执行编程验证操作来执行测试编程操作。

技术方案11.如技术方案8所述的操作方法，其中，通过施加测试擦除电压到耦接至存储块的位线、公共源极线和管道线来执行测试擦除操作。

技术方案12.如技术方案11所述的操作方法，其中，测试擦除电压具有单脉冲形状或包含具有预定电平的多个擦除脉冲。

技术方案13.如技术方案8所述的操作方法，其中，用于慢单元的地址储存操作包括：

执行测试擦除验证操作以选择慢单元；以及

储存关于包括在测试擦除验证操作期间被选择的慢单元的页的地址信息。

技术方案14.如技术方案13所述的操作方法，其中，通过施加测试验证电压到耦接至存储块的字线来执行测试擦除验证操作。

技术方案15.如技术方案14所述的操作方法，其中，具有比测试验证电压高的阈值电压的存储单元被选择作为慢单元。

技术方案16.一种非易失性存储器件，包括：

存储块，被配置用于储存数据；

电路组，被配置用于对存储块执行测试操作和主擦除操作；

储存单元，被配置用于储存关于包括慢单元的页的地址信息；以及

控制电路，被配置用于控制电路组来在主擦除操作期间擦除包括在存储块中的存储单元，来基于所述地址信息而对慢单元执行擦除验证操作，以及来执行主擦除操作直到擦除验证操作通过为止。

技术方案17.如技术方案16所述的非易失性存储器件，其中，控制电路在测试操作期间控制电路组来执行测试编程操作以将任意数据储存在存储块中，来执行测试擦除操作以擦除储存所述任意数据的存储块，以及来执行测试擦除验证操作以选择存储块中包括的存储单元之中的慢单元。

技术方案18.如技术方案17所述的非易失性存储器件，其中，控制电路控制电路组，使得关于包括在测试擦除验证操作期间被选择的慢单元的页的地址信息被储存在储存单元中。

技术方案19.如技术方案16所述的非易失性存储器件，其中，控制电路控制电路组，使得在执行主擦除操作时不对除慢单元之外的剩余的存储单元执行擦除验证操作。

技术方案20.如技术方案16所述的非易失性存储器件，其中，控制电路控制电路组，使得在对慢单元的擦除验证操作通过时存储块的主擦除操作终止。

Claims (10)

1.一种非易失性存储器件的操作方法，所述操作方法包括：

擦除包括在存储块的多个串中的存储单元，其中，存储单元耦接在位线与公共源极线之间；

对存储单元之中的具有低擦除速度的被选存储单元执行擦除验证操作；以及

重复存储单元的擦除和擦除验证操作的执行，直到擦除验证操作通过为止。

2.如权利要求1所述的操作方法，其中，通过使用增量阶跃脉冲擦除ISPE方法来执行存储单元的擦除。

3.如权利要求1所述的操作方法，其中，通过施加擦除电压到位线和公共源极线并将耦接至存储单元的字线耦接至接地端子来执行存储单元的擦除。

4.如权利要求1所述的操作方法，其中，通过施加擦除验证电压到耦接至被选存储单元的字线并施加通过电压到剩余的字线来执行擦除验证操作。

5.如权利要求4所述的操作方法，其中，擦除验证操作在被选存储单元的阈值电压低于擦除验证电压时通过，而当在存储单元之中检测到至少一个具有不低于擦除验证电压的阈值电压的存储单元时失败。

6.如权利要求5所述的操作方法，其中，当擦除验证操作失败时，重复以上的步骤，直到擦除验证操作通过为止。

7.如权利要求1所述的操作方法，还包括：执行测试操作以在存储单元的擦除之前判定存储单元之中具有低擦除速度的被选存储单元。

8.如权利要求7所述的操作方法，其中，测试操作包括测试编程操作、测试擦除操作和用于慢单元的地址储存操作。

9.如权利要求8所述的操作方法，其中，通过用任意测试数据对存储块编程来执行测试编程操作。

10.一种非易失性存储器件，包括：

存储块，被配置用于储存数据；

电路组，被配置用于对存储块执行测试操作和主擦除操作；

储存单元，被配置用于储存关于包括慢单元的页的地址信息；以及

控制电路，被配置用于控制电路组来在主擦除操作期间擦除包括在存储块中的存储单元，来基于所述地址信息而对慢单元执行擦除验证操作，以及来执行主擦除操作直到擦除验证操作通过为止。